專利名稱：靜電放電保護電路和半導(dǎo)體設(shè)備的制作方法
技術(shù)領(lǐng)域：
這里討論的方面涉及靜電放電保護電路。
背景技術(shù)：
為了防止因靜電放電導(dǎo)致的損害，靜電放電(ESD)保護電路被設(shè)置在芯片中，例如設(shè)置在具有金屬氧化物半導(dǎo)體(MOS)結(jié)構(gòu)的集成電路(IC)的輸入和輸出單元中。當(dāng)正的或負的高電壓被施加到該芯片的端子時，ESD保護電路包括這樣的路徑，該路徑變?yōu)閭鲗?dǎo)性的以將電荷釋放到電源線或接地線中。在日本早期公開專利公報No. 2005-101386、日本早期公開專利公報 No. 2002-522906等中公開了相關(guān)技術(shù)。

發(fā)明內(nèi)容
一種靜電放電保護電路包括PNPN結(jié)，所述PNPN結(jié)的P型側(cè)耦合到端子，所述 PNPN結(jié)的N型側(cè)耦合到地；以及P型金屬氧化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的源極和柵極被耦合到PN結(jié)的N型側(cè)，所述PN結(jié)的P型側(cè)耦合到地，所述P型金屬氧化物半導(dǎo)體晶體管的漏極耦合到所述端子。本發(fā)明的另外的優(yōu)點和新穎特征的一部分將在下面的描述中被闡述，并且一部分在本領(lǐng)域技術(shù)人員細閱了下面的描述或者在通過實踐本發(fā)明而進行學(xué)習(xí)之后將更加明白。


圖1圖示出了示例性芯片端子；圖2圖示出了示例性電壓波形；圖3圖示出了示例性電壓波形；圖4圖示出了示例性ESD保護電路；圖5圖示出了示例性晶體管電路；圖6圖示出了晶體管電路的示例性特性；圖7圖示出了示例性晶體管電路；圖8圖示出了晶體管電路的示例性特性；圖9圖示出了半導(dǎo)體設(shè)備的示例性布圖；圖10圖示出了半導(dǎo)體設(shè)備的示例性截面圖；圖11圖示出了示例性ESD保護電路；圖12圖示出了示例性ESD保護電路；以及圖13圖示出了示例性半導(dǎo)體芯片；
具體實施例方式在實現(xiàn)了射頻(RF)模塊的芯片中，通過切換流經(jīng)電感元件(例如電感器元件)的電流而生成的電壓可以經(jīng)由電容元件(例如電容器元件)而被輸出給焊盤。從焊盤輸出的電壓可能超出該芯片的電源電壓的范圍。例如，當(dāng)芯片的地電壓為OV并且電源電壓為3. 3V 時，輸出電壓可能在-5V到+5V的范圍中。由于電流流經(jīng)二極管元件、二極管連接型MOS晶體管等，因此可以不使用包括二極管元件、二極管連接型MOS晶體管等的ESD保護電路。圖1圖示出了示例性電路。超過電源電壓的信號的電壓可能被施加到圖1所示的電路的芯片端子。圖1所示的電路包括焊盤10、電容元件11、電感器元件12、N型MOS (NMOS) 晶體管13、電源線14以及接地線15。焊盤10是外部端子，并且信號從焊盤10被發(fā)送到外面。作為電容元件11的兩端之一的m端被耦合到焊盤10。作為電容元件11的另一端的 N2端被耦合到包括電感器元件12和NMOS晶體管13的信號輸出電路。該信號輸出電路基于第一電位VDE和第二電位VSS之間的電源電壓來操作。電位VDE可以是電源電壓的正極側(cè)上的電位，并且電位VSS可以是電源電壓的負極側(cè)上(例如地電壓側(cè)上)的電位。電源電壓VDE通過電源線14來提供，并且地電壓VSS通過接地線15來提供。電源電壓VDE例如可以是3. 3V，并且地電壓VSS例如可以是0V。圖2圖示出了示例性電壓波形。圖2所示的電壓波形可以指示節(jié)點N2處的電壓的改變。圖3圖示出了示例性電壓波形。圖3所示的電壓波形可以指示節(jié)點m處的電壓的改變。例如，在圖1所示的信號輸出電路中，當(dāng)通過增大NMOS晶體管13的柵極電壓來減小 NMOS晶體管13的導(dǎo)通電阻時，流經(jīng)NMOS晶體管13的電流增大。因此，流經(jīng)電感器元件12 的電流逐漸增大。該電流的改變可以與電感器元件12兩端之間的電壓之差相對應(yīng)。電感器元件12兩端的電壓可以在電流減小的方向上生成，例如在電源線14側(cè)變?yōu)殡妷旱恼龢O側(cè)的方向上來生成。節(jié)點N2處的電壓的最小值可以等于經(jīng)由接地線15提供的地電壓VSS， 例如圖2所示的0V。當(dāng)電流流經(jīng)電感器元件12時，根據(jù)該電流的量以及電感器元件12的電感來在電感器元件12中存儲磁能。當(dāng)通過減小NMOS晶體管13的柵極電壓來使NMOS晶體管13的導(dǎo)通電阻增大時，流經(jīng)NMOS晶體管13的電流減小。因此，流經(jīng)電感器元件12的電流逐漸減小。該電流的改變可以與電感器元件12兩端處的電壓之差相對應(yīng)。電感器元件12兩端的電壓可以在因磁能的釋放而使電流增大的方向上生成，例如在節(jié)點N2側(cè)變?yōu)殡妷旱恼龢O側(cè)的方向上來生成。節(jié)點N2處的電壓的最大值可以為比經(jīng)由電源線14提供的電源電壓VDE (例如3. 3V)高的電壓，例如圖2所示的10V。此后，磁能繼續(xù)被釋放，電流的減小量減小，并且節(jié)點N2處的電壓也減小。在節(jié)點 N2處生成具有圖2所示的電壓波形的電壓。具有圖3所示的電壓波形的電壓在經(jīng)由電容元件11而被電容性地耦合到節(jié)點N2的節(jié)點m處生成，該電壓是通過從圖2所示的電壓波形中去除直流分量而獲得的并且例如是具有在-5V與+5V之間改變的電壓波形的電壓。例如，當(dāng)?shù)仉妷篤SS為0V，電源電壓VDE為3. 3V并且將要輸出的信號例如在-5V 到+5V的范圍中時，二極管元件、二極管連接型MOS晶體管等可以不被采用作為ESD保護電路。當(dāng)信號電壓超過電源電壓VDE或者變得低于地電壓VSS時，二極管元件、二極管連接型 MOS晶體管等可以變?yōu)閭鲗?dǎo)性的以使得電流可以流經(jīng)二極管元件、二極管連接型MOS晶體管等。例如，常規(guī)操作期間的信號的電壓可使得ESD保護電路變?yōu)閭鲗?dǎo)性的。圖4圖示出了示例性ESD保護電路。圖4所示的ESD保護電路可被包括在圖1 所示的電路中。ESD保護電路20被設(shè)置在焊盤10與接地線15之間。電力鉗位器(power clamp) 18被設(shè)置在電源線14與接地線15之間。
ESD保護電路20包括PNP型晶體管21、NPN型晶體管22、電阻器23和P型 MOS(PMOS)晶體管M。PNP型晶體管21的基極被耦合到NPN型晶體管22的集電極。PNP 型晶體管21的集電極被耦合到NPN型晶體管22的基極。因此，PNP型晶體管21和NPN型晶體管22具有閘流管(thyristor)結(jié)構(gòu)，并且具有PNPN結(jié)，其中，與一端相對應(yīng)的P型側(cè)耦合到焊盤10并且與另一端相對應(yīng)的N型側(cè)耦合到地。PNPN結(jié)可以被提供。圖4圖示出了其中PNP型晶體管21和NPN型晶體管22彼此分離的等效電路。PNP型晶體管21和NPN 型晶體管22可以被彼此分離。PNP型晶體管21和NPN型晶體管22是否彼此分離可能并不重要。電阻元件可被設(shè)置在PNP型晶體管21的集電極與接地線15之間。設(shè)置在PNP型晶體管21與接地線15之間的阱電阻可以為電阻器23。PNP型晶體管21的集電極經(jīng)由電阻器23被耦合到接地線15。PMOS晶體管M的源極和柵極被耦合到PN結(jié)的N型側(cè)，其中，P型側(cè)被耦合到地。 PMOS晶體管M的漏極耦合到焊盤10。PMOS晶體管的基體(bulk)可被耦合到其源極。參考圖4，PNP型晶體管21的基極與集電極之間的PN結(jié)被用作該PN結(jié)。該PN結(jié)的P型側(cè) (PNP型晶體管21的集電極)經(jīng)由電阻器23被耦合到地。圖5圖示出了示例性晶體管電路。參考圖5，電壓可被施加到與PNP型晶體管21 和NPN型晶體管22相對應(yīng)的PNPN結(jié)。圖6圖示出了晶體管電路的示例性特性。圖6所示的特性可以是圖5所示的晶體管電路的特性。圖5所示的晶體管電路可以與ESD保護電路 20去除PMOS晶體管M后的部分相對應(yīng)，例如與PNP型晶體管21、NPN型晶體管22和電阻器23相對應(yīng)。圖6圖示出了當(dāng)電壓VI被施加到晶體管電路的PNP型晶體管21的發(fā)射極側(cè)時該電壓VI與流經(jīng)PNP型晶體管21的發(fā)射極的電流之間的關(guān)系。圖6所示的特性可以是沒有觸發(fā)的閘流管的操作特性。當(dāng)電壓VI在-5V到+5V 的范圍中時，電流可能不流經(jīng)圖5所示的晶體管電路。當(dāng)電壓VI增大并達到大約15V時， 在PNP型晶體管21的集電極與基極之間發(fā)生擊穿，并且電流開始從PNP型晶體管21的發(fā)射極經(jīng)由基極流向集電極。擊穿可以對應(yīng)于這樣的特性，其中，電流從圖6所示的水平軸表示的電壓達到15V時的點起突然流動。當(dāng)電流變?yōu)榧s0.8mA時，NPN型晶體管22導(dǎo)通，并且電流從PNP型晶體管21的發(fā)射極經(jīng)由PNP型晶體管21的基極和處于導(dǎo)通狀態(tài)的NPN型晶體管22流向GND。因此，由于電流也流經(jīng)PNP型晶體管21的基極，因此PNP型晶體管21 進入導(dǎo)通狀態(tài)，并且電流經(jīng)由處于導(dǎo)通狀態(tài)的PNP型晶體管21流向GND。當(dāng)超過+15V的靜電電壓被施加到圖4所示的焊盤10時，ESD保護電路20的PNP型晶體管21、NPN型晶體管 22和電阻器23提供了使電流從焊盤10沿著其流向地的路徑。由于靜電能量被釋放，因此可以避免圖4所示的電容元件11損壞。圖7圖示出了示例性晶體管電路。參考圖7，電壓可被施加給PMOS晶體管24。圖 8圖示出了晶體管電路的示例性特性。圖8所示的特性可以是圖7所示的晶體管電路的特性。圖7所示的晶體管電路可以對應(yīng)于圖4所示的ESD保護電路20的PMOS晶體管M。圖 8圖示出了當(dāng)電壓VI被施加到PMOS晶體管M的源極側(cè)，例如施加到與PMOS晶體管M的柵極和基體相耦合的溝道的一端時，該電壓VI與從PMOS晶體管M的源極流向漏極的電流之間的關(guān)系。當(dāng)電壓VI增大并且達到大約IOV時，在PMOS晶體管24的漏極與N阱之間發(fā)生擊穿。因此，在耦合到源極側(cè)的N阱中發(fā)生了根據(jù)在N阱與漏極之間的擊穿期間流經(jīng)N阱的電流以及N阱的阱電阻的電壓降。當(dāng)該電壓降超過基極(N阱)和發(fā)射極(源極)的導(dǎo)通閾值時，PNP型寄生晶體管變?yōu)閭鲗?dǎo)性的，并且電流在PMOS晶體管M的源極(發(fā)射極)與漏極(集電極)之間流動。寄生晶體管的擊穿和導(dǎo)通可以對應(yīng)于這樣的特性，其中，電流從圖8所示的水平軸表示的電壓達到IOV時的點起突然流動。在圖7所示的PMOS晶體管M中，當(dāng)源極側(cè)上的電壓VI，例如溝道的與柵極和基體相耦合的一端處的電壓VI，變得低于地電壓GND時，PMOS晶體管對可以變成傳導(dǎo)性的并且電流可以流經(jīng)PMOS晶體管24。圖4所示的ESD保護電路20的PMOS晶體管M的源極和柵極被耦合到PN結(jié)的N型側(cè)，其中，P型側(cè)被連接到地。PMOS晶體管M被串聯(lián)耦合到具有從 VSS到信號的電壓這樣的前進方向的二極管。因此，即使信號的電壓在-5V到+5V的范圍中改變，也可以沒有電流流經(jīng)PMOS晶體管M。當(dāng)超過二極管的閾值電壓的負的靜電電壓， 例如約0. 6V與約IOV的和，被施加到圖4所示的焊盤10時，二極管與PMOS晶體管M之間的串聯(lián)連接提供了使電流從接地線15流向焊盤10的路徑。由于靜電能量被釋放，因此圖 4所示的電容元件11可以不被損壞。電流從電源線14經(jīng)由耦合在電源線14與接地線15 之間的電力鉗位器18流向接地線15，并且經(jīng)由PMOS晶體管對流向焊盤10。電力鉗位器 18可以包括具有大尺寸，例如大的柵極寬度的NMOS晶體管等。如圖5至圖8所示，由于在將要輸出到焊盤10的信號的電壓在-5V到+5V的范圍中變化時圖4所示的ESD保護電路20沒有變?yōu)閭鲗?dǎo)性的并且電流不流經(jīng)ESD保護電路20， 因此信號被適當(dāng)?shù)剌敵?。由于?dāng)正的靜電電壓被施加到焊盤10時電流流經(jīng)如圖5和圖6 所示的PNPN結(jié)，因此ESD保護操作被執(zhí)行。因為在負的靜電電壓被施加到焊盤10時電流流經(jīng)圖7和圖8所示的PMOS晶體管24，因此ESD保護操作被執(zhí)行。在圖4所示的晶體管電路中，信號被輸出到焊盤10。當(dāng)該信號經(jīng)由焊盤10輸出時，ESD保護電路20執(zhí)行ESD保護操作。PNP型晶體管21、NPN型晶體管22和PMOS晶體管M可以是沿著放電路徑布置的元件，并且可以具有使得ESD電流流動的尺寸，例如使得大概3A的ESD電流流動的尺寸。電阻器23可以具有大的電阻值以使得電阻器23用作包括PNP型晶體管21和NPN型晶體管 22的閘流管結(jié)構(gòu)的觸發(fā)器，以增強閘流管的導(dǎo)通狀態(tài)。閘流管的陽極和陰極的W值可以近似地在60 μ m到100 μ m的范圍。PMOS晶體管24的總W值可以近似在500 μ m到1000 μ m 的范圍。電阻器23的電阻值可以近似為IkQ。圖9圖示出了半導(dǎo)體設(shè)備的示例性布圖。該半導(dǎo)體設(shè)備可以包括ESD保護電路 20。圖10圖示出了半導(dǎo)體設(shè)備的示例性截面圖。該半導(dǎo)體設(shè)備可以包括ESD保護電路20。 在圖9和圖10中，可能與圖4所示的元件基本上相同或類似的元件用相同的標號來表示。 絕緣膜等可被省略。ESD保護電路20被形成在N阱30和P阱31中，N阱30和P阱31被形成在P型半導(dǎo)體襯底50中。在N阱30中，作為ρ+擴散區(qū)域的P型擴散區(qū)域32、34和36 以及作為N+擴散區(qū)域的N型擴散區(qū)域35被形成。在P阱31中，作為N+擴散區(qū)域的N型擴散區(qū)域37以及作為ρ+擴散區(qū)域的P型擴散區(qū)域38被形成。形成在N阱30中的P型擴散區(qū)域32和36經(jīng)由配線40被耦合到焊盤10，配線40 包括接觸孔、通孔、金屬配線等。在常規(guī)操作中，例如，信號的電壓，例如-5V到+5V的范圍中的電壓，可能被施加到焊盤10。包括多晶硅的柵極33被形成在P型擴散區(qū)域32和34之間的區(qū)域的頂部上，以形成PMOS晶體管。PMOS晶體管M的柵極33被耦合到作為PMOS晶體管M的源極的P型擴散區(qū)域34，并且經(jīng)由包括接觸孔、通孔、金屬配線等的配線41被耦合到N型擴散區(qū)域35。N型擴散區(qū)域35可以對應(yīng)于PMOS晶體管M的基體。形成在P阱31中的N型擴散區(qū)域37經(jīng)由包括接觸孔、通孔、金屬配線等的配線43 耦合到被施加地電壓的接地端子焊盤44。P型擴散區(qū)域38經(jīng)由包括接觸孔、通孔、金屬配線等的配線42耦合到包括多晶硅的電阻元件39的一端。電阻元件39的另一端耦合到配線43。圖4所示的電阻器23可以包括P阱31的阱電阻以及電阻元件39。圖10所示的虛線指示出了構(gòu)成ESD保護電路20的PMOS晶體管M、PNP型晶體管 21和NPN型晶體管22與半導(dǎo)體區(qū)域之間的關(guān)系。在圖9和圖10中，由SCR指示的部分可以對應(yīng)于包括PNP型晶體管21和NPN型晶體管22的閘流管(可控硅整流器)。PNP型晶體管21的發(fā)射極、基極和集電極可以分別對應(yīng)于P型擴散區(qū)域36、N阱30和P型半導(dǎo)體襯底50或P阱31。NPN型晶體管22的發(fā)射極、基極和集電極可以分別對應(yīng)于N型擴散區(qū)域 37,P阱31和N阱30。P型擴散區(qū)域32和34可以分別對應(yīng)于PMOS晶體管M的漏極和源極。閘流管結(jié)構(gòu)的PNPN結(jié)可以包括P型擴散區(qū)域36、N阱30、P阱31以及N型擴散區(qū)域 37。耦合到PMOS晶體管M的PN結(jié)可以對應(yīng)于P阱31的P型側(cè)與N阱30的N型側(cè)之間的結(jié)。圖11圖示出了示例性ESD保護電路。在圖11中，可能與圖4所示的元件基本上相同或類似的元件用相同的標號來表示，并且可以省略或減少對其的描述。圖11所示的ESD 保護電路20A包括二極管51，二極管51的陽極耦合到PMOS晶體管M的源極并且陰極耦合到接地線15。ESD保護電路20A的電阻器23可以包括阱電阻和電阻元件兩者。由于二極管51被設(shè)置為與具有閘流管結(jié)構(gòu)的PNPN結(jié)不同的元件，如圖11所示， 因此在ESD保護操作中從接地線15流向焊盤10的電流量可能增加。圖12圖示出了示例性ESD保護電路。在圖12中，可能與圖4和圖11所示的元件基本上相同或類似的元件用相同的標號來表示，并且可以省略或減少對其的描述。在圖12 所示的ESD保護電路20B中，與PMOS晶體管M串聯(lián)耦合的PN結(jié)被布置為與具有閘流管結(jié)構(gòu)的PNPN結(jié)不同的二極管51。例如，參考圖12，包括PNP型晶體管21和NPN型晶體管22 的PNPN結(jié)可以不直接耦合到PMOS晶體管24。圖12所示的ESD保護電路20B可以提供與圖4所示的ESD保護電路20的功能或者圖11所示的ESD保護電路20A的功能基本上相同或類似的功能。由于二極管51被設(shè)置為與具有閘流管結(jié)構(gòu)的PNPN結(jié)不同的元件，如圖12 所示，因此從接地線15流向焊盤10的電流量可能增加。因此，可以避免元件損壞。圖13圖示出了示例性半導(dǎo)體芯片。圖13所示的半導(dǎo)體芯片可以包括上述的ESD 保護電路20。在圖13中，可能與圖4所示的元件基本上相同或類似的元件用相同的標號來表示，并且可以省略或減少對其的描述。圖13所示的半導(dǎo)體芯片60包括電容元件11、電源線14、接地線15、電力鉗位器18、ESD保護電路20以及信號電路61。信號電路61經(jīng)由電容元件11向焊盤10輸出信號，并且信號從焊盤10被輸入該信號電路61。信號電路61是基于通過電源線14提供的電源電壓VDE和通過接地線15提供的地電壓VSS來驅(qū)動的。電源電壓VDE例如可以為3. 3V，并且地電壓VSS例如可以為0V。提供給焊盤10的信號的電壓例如可以在-5V到+5V的范圍中變化。電源線14耦合到作為電源端子的焊盤45，并且從外面接收電源電壓VDE。接地線15耦合到作為接地端子的焊盤44，并且從外面接收地電壓 VSS。
7
ESD保護電路20為焊盤10提供適當(dāng)?shù)腅SD保護。當(dāng)負的靜電電壓被施加到焊盤 10時，電流從電源線14經(jīng)由電力鉗位器18、接電線15和ESD保護電路20流向焊盤10。當(dāng)前已根據(jù)上面的優(yōu)點描述了根據(jù)本發(fā)明的示例性方面。將理解，這些示例僅是對本發(fā)明的說明。本領(lǐng)域技術(shù)人員將明白許多變更和修改。相關(guān)申請的交叉引用本申請要求2010年3月19日提交的日本專利申請No. 2010-64979的優(yōu)先權(quán)，該申請的全部內(nèi)容通過引用被結(jié)合于此。
權(quán)利要求
1.一種靜電放電保護電路，包括PNPN結(jié)，所述PNPN結(jié)的P型側(cè)耦合到端子，所述PNPN結(jié)的N型側(cè)耦合到地；以及P型金屬氧化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的源極和柵極被耦合到PN結(jié)的N型側(cè)，所述PN結(jié)的P型側(cè)耦合到地，所述P型金屬氧化物半導(dǎo)體晶體管的漏極耦合到所述端子。
2.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其中，所述PN結(jié)被包括在所述PNPN結(jié)中。
3.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其中，所述P型金屬氧化物半導(dǎo)體晶體管的基體耦合到所述P型金屬氧化物半導(dǎo)體晶體管的源極。
4.根據(jù)權(quán)利要求1所述的靜電放電保護電路，還包括電阻元件，所述電阻元件被布置在所述地與包括所述PNPN結(jié)的閘流管結(jié)構(gòu)的P型門極之間。
5.根據(jù)權(quán)利要求1所述的靜電放電保護電路，還包括二極管，所述二極管的陽極耦合到所述P型金屬氧化物半導(dǎo)體晶體管的源極，所述二極管的陰極耦合到所述地。
6.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其中，包括在所述PN結(jié)中的二極管與包括在所述PNPN結(jié)中的二極管不同。
7.一種半導(dǎo)體設(shè)備，包括端子；電容元件，所述電容元件的一端耦合到所述端子；信號電路，所述信號電路被耦合到所述電容元件的另一端并且被布置在第一電源線與第二電源線之間；電力鉗位器，所述電力鉗位器被布置在所述第一電源線與所述第二電源線之間；PNPN結(jié)，所述PNPN結(jié)的P型側(cè)耦合到所述端子，所述PNPN結(jié)的N型側(cè)耦合到地；以及P型金屬氧化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的源極和柵極被耦合到PN結(jié)的N型側(cè)，所述PN結(jié)的P型側(cè)耦合到所述地，所述P型金屬氧化物半導(dǎo)體晶體管的漏極耦合到所述端子。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)備，其中，所述PN結(jié)被包括在所述PNPN結(jié)中。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)備，其中，所述P型金屬氧化物半導(dǎo)體晶體管的基體被耦合到所述P型金屬氧化物半導(dǎo)體晶體管的源極。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)備，還包括電阻元件，所述電阻元件被布置在所述地與包括所述PNPN結(jié)的閘流管結(jié)構(gòu)的P型門極之間。
11.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)備，還包括二極管，其中，所述二極管的陽極耦合到所述P型金屬氧化物半導(dǎo)體晶體管的源極，所述二極管的陰極耦合到所述地。
12.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)備，其中，包括在所述PN結(jié)中的二極管與包括在所述PNPN結(jié)中的二極管不同。
全文摘要
本發(fā)明公開了靜電放電保護電路和半導(dǎo)體設(shè)備。一種靜電放電保護電路包括PNPN結(jié)，該PNPN結(jié)的P型側(cè)耦合到端子，該PNPN結(jié)的N型側(cè)耦合到地；以及P型金屬氧化物半導(dǎo)體晶體管，該P型金屬氧化物半導(dǎo)體晶體管的源極和柵極被耦合到PN結(jié)的N型側(cè)，該PN結(jié)的P型側(cè)耦合到地，該P型金屬氧化物半導(dǎo)體晶體管的漏極耦合到所述端子。
文檔編號H01L27/02GK102195280SQ20111006816
公開日2011年9月21日 申請日期2011年3月18日 優(yōu)先權(quán)日2010年3月19日
發(fā)明者太田和俊, 橋本賢治 申請人:富士通半導(dǎo)體股份有限公司