專利名稱：靜電放電保護電路的半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，特別是涉及一種保護半導(dǎo)體集成電路避免受靜電影響的靜電放電保護電路的半導(dǎo)體結(jié)構(gòu)及其形成方法。
背景技術(shù)：
現(xiàn)有習(xí)知的技術(shù)中，極高電壓可能會在集成電路的附近地區(qū)發(fā)展，這是因為靜電荷集結(jié)的關(guān)系。高電位可能產(chǎn)生于集成電路的輸入或輸出緩沖器，其可能由一個人僅僅碰觸電性接觸集成電路的輸入或輸出緩沖器的一封裝導(dǎo)腳而發(fā)生。根據(jù)靜電放電，高電流是被產(chǎn)生于集成電路的封裝節(jié)點。因為此電位會破壞整個集成電路的電位，因此對半導(dǎo)體元件來說，靜電放電(ESD)是一個重要的問題。
設(shè)計ESD保護電路的一個難處是基于必須符合苛求的執(zhí)行效能要求。大多數(shù)半導(dǎo)體元件的特性是當即使受到很短暫時間的瞬間電壓時也會受到傷害。因此，在熱主要環(huán)境上操作的過電壓保護元件，例如保險絲與斷路器，反應(yīng)過于緩慢，因此無法依靠其來適當?shù)乇Ｗo半導(dǎo)體元件。
由于這個原因，包含ESD保護系統(tǒng)于其中的電路已快速地變成一個習(xí)知解決方案，以。傳統(tǒng)上，是使用二極管串列。圖1是傳統(tǒng)二極管串列110的示意圖，其包括形成于硅基材(如圖2所示)中的4個二極管1141-1144(其中任一個可做為二極管114)。電路100也包括一反轉(zhuǎn)二極管112。每個二極管114具有稱為臨界電壓或啟動電壓之一電壓。當供應(yīng)的正向電壓超過二極管的啟動電壓時，二極管改變成“開啟(on)”或傳導(dǎo)狀態(tài)。在ESD的情況中，靜電荷通過二極管串列110放電，且即使電流是在高準位狀態(tài)供應(yīng)至任何一個二極管114上的電壓亦被限制。二極管串列110也具有一啟動電壓，在啟動電壓時，所有二極管114改變成一傳導(dǎo)狀態(tài)，而二極管串列110開始傳導(dǎo)。當二極管串列110開啟時，靜電荷通過二極管串列放電，而Vdd與Vss間的電壓會下降。在正向電壓瞬變期間，二極管串列110開啟而汲入ESD電流，以及在逆向電壓瞬變期間，反轉(zhuǎn)二極管112開啟而汲入ESD電流。
由此可見，上述現(xiàn)有的靜電放電保護電路在結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決靜電放電保護電路存在的問題，相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的靜電放電保護電路存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實務(wù)經(jīng)驗及專業(yè)知識，并配合學(xué)理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的靜電放電保護電路的半導(dǎo)體結(jié)構(gòu)及其形成方法，能夠改進一般現(xiàn)有的靜電放電保護電路，使其更具有實用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進后，終于創(chuàng)設(shè)出確具實用價值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的靜電放電保護電路存在的缺陷，而提供一種新型結(jié)構(gòu)的靜電放電保護電路，所要解決的技術(shù)問題是使其具有一改良式開啟電壓，從而更加適于實用。
本發(fā)明的另一目的在于，克服現(xiàn)有的靜電放電保護電路存在的缺陷，而提供一種新型結(jié)構(gòu)的靜電放電保護電路，所要解決的技術(shù)問題是使其具有一個更加可預(yù)期的開啟電壓，從而更加適于實用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體集成電路結(jié)構(gòu)，其至少包括一基材；復(fù)數(shù)個二極管，布置于基材中，該些二極管電性串聯(lián)；至少一嵌入?yún)^(qū)，布置于該基材中，并介于該些二極管的兩個二極管之間；以及一供應(yīng)電壓節(jié)點，電性耦接該嵌入?yún)^(qū)。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
前述的半導(dǎo)體集成電路結(jié)構(gòu)，其中任一該二極管包括一n+區(qū)與一p+區(qū)，并布置于該基材的一井區(qū)中。
前述的半導(dǎo)體集成電路結(jié)構(gòu)，其更包括一保護環(huán)，包圍該復(fù)數(shù)個二極管，其中該保護環(huán)電性耦接該供應(yīng)電壓節(jié)點。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體集成電路結(jié)構(gòu)，其至少包括一第一導(dǎo)電性類型的一半導(dǎo)體區(qū)；一第一井區(qū)，形成于該半導(dǎo)體區(qū)中，該第一井區(qū)經(jīng)輕摻雜一第二導(dǎo)電性類型；一第一重摻雜n區(qū)，形成于該第一井區(qū)中；一第一重摻雜p區(qū)，形成于該第一井區(qū)中，并且和該第一n區(qū)相隔；一第二井區(qū)，形成于該半導(dǎo)體區(qū)中，該第二井區(qū)經(jīng)輕摻雜該第二導(dǎo)電性類型；一第二重摻雜n區(qū)，形成于該第二井區(qū)中；一第二重摻雜p區(qū)，形成于該第二井區(qū)中，并且和該第二n區(qū)相隔；一第一嵌入?yún)^(qū)，布置于介于該第一井區(qū)與該第二井區(qū)間的該半導(dǎo)體區(qū)中，該第一嵌入?yún)^(qū)經(jīng)重摻雜該第一導(dǎo)電性類型；一第三井區(qū)，形成于該半導(dǎo)體區(qū)中，該第三井區(qū)經(jīng)輕摻雜該第二導(dǎo)電性類型；一第三重摻雜n區(qū)，形成于該第三井區(qū)中；一第三重摻雜p區(qū)，形成于該第三井區(qū)中，并且和該第三n區(qū)相隔；一第二嵌入?yún)^(qū)，布置于介于該第二井區(qū)與該第三井區(qū)間的該半導(dǎo)體區(qū)中，該第二嵌入?yún)^(qū)經(jīng)重摻雜該第一導(dǎo)電性類型；以及一保護環(huán)區(qū)，布置于該半導(dǎo)體區(qū)中，并包圍該第一井區(qū)、該第二井區(qū)和該第三井區(qū)，該保護環(huán)區(qū)經(jīng)重摻雜該第一導(dǎo)電性類型。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
前述的半導(dǎo)體集成電路結(jié)構(gòu)，其中所述的第一嵌入?yún)^(qū)、該第二嵌入?yún)^(qū)與該保護環(huán)區(qū)都耦接至一接地電位。
前述的半導(dǎo)體集成電路結(jié)構(gòu)，其中所述的第一n區(qū)電性耦接該第二p區(qū)，以及其中該第二n區(qū)電性耦接該第三p區(qū)。
前述的半導(dǎo)體集成電路結(jié)構(gòu)，其中所述的第一p區(qū)電性耦接第一節(jié)點，而該第三n區(qū)電性耦接一第二節(jié)點，使得該結(jié)構(gòu)包括一二極管串列，用以減小該第一節(jié)點與該第二節(jié)點間的過電壓差。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種形成集成電路的方法，該方法包括形成復(fù)數(shù)個二極管于一基材中；形成至少一嵌入?yún)^(qū)于該些二極管之間；形成導(dǎo)線耦接串聯(lián)的該些二極管；以及耦接一接地電位或電源電位至該嵌入?yún)^(qū)。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
前述的形成集成電路的方法，其中形成該些二極管包括形成復(fù)數(shù)個井區(qū)于該基材中，其中該些井區(qū)是由包含n井與p井之一群組中來選擇；形成一n+節(jié)點于每一該井區(qū)中；以及形成一p+節(jié)點于每一該井區(qū)中。
前述的形成集成電路的方法，其中所述的基材包括一p型基材，而該些井區(qū)包括n井。
前述的形成集成電路的方法，其更包括形成一保護環(huán)，以及耦接該保護環(huán)至一電源電位或一接地電位。
前述的形成集成電路的方法，其中形成復(fù)數(shù)個二極管包括形成至少三個二極管。
借由上述技術(shù)方案，本發(fā)明靜電放電保護電路的半導(dǎo)體結(jié)構(gòu)及其形成方法至少具有下列優(yōu)點本發(fā)明可以用于保護電路防止在電源或I/Os中發(fā)生的瞬變電壓。本發(fā)明也可以用于電源分離。整個晶片ESD設(shè)計可以使用本發(fā)明提供有效的電路保護，避免受到由任何兩個節(jié)點間的ESD造成的傷害。
綜上所述，本發(fā)明特殊的靜電放電保護電路的半導(dǎo)體結(jié)構(gòu)及其形成方法的靜電放電保護電路具有一改良式開啟電壓和一個更加可預(yù)期的開啟電壓。其具有上述諸多的優(yōu)點及實用價值，并在同類產(chǎn)品及形成方法中未見有類似的結(jié)構(gòu)設(shè)計及形成方法公開發(fā)表或使用而確屬創(chuàng)新，其不論在產(chǎn)品結(jié)構(gòu)、形成方法或功能上皆有較大的改進，在技術(shù)上有較大的進步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的靜電放電保護電路具有增進的多項功效，從而更加適于實用，而具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1為傳統(tǒng)的二極管串列的示意圖；圖2為二極管串列的剖面圖；圖3為在一4個二極管串列中的漏電流現(xiàn)象；圖4為傳統(tǒng)二極管串列的電壓-電流特性圖；圖5至圖8為在p型基材中制造二極管串列的中間階段的剖面圖；圖9為形成一保護環(huán)與嵌入部的另一實施例的剖面圖；圖10為一保護環(huán)與嵌入部的上視圖；圖11為p型基材中的ESD保護電路的示意圖；圖12為n型基材中的ESD保護電路的示意圖；圖13為本發(fā)明的二極管串列的電壓-電流特性圖；圖14為本發(fā)明用于整個晶片設(shè)計中的示意圖；以及圖15為本發(fā)明用于電源分離的示意圖。
2，116基材4分離區(qū)6，118n井8，120，230，234p+區(qū)10，122，228，232n+區(qū)12，224保護環(huán)14，226嵌入部15ILD層16金屬插塞18金屬線20，22導(dǎo)線110，403，404，405，406，502，504，506，508二極管串列112反轉(zhuǎn)二極管114，1141-1144，220，401，402二極管222p井407輸入/輸出節(jié)點
具體實施例方式
為更進一步闡述本發(fā)明為達成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的靜電放電保護電路的半導(dǎo)體結(jié)構(gòu)及其形成方法其具體實施方式
、結(jié)構(gòu)、形成方法、步驟、特征及其功效，詳細說明如后。
本發(fā)明將以特殊實施例說明于下。首先，將討論有關(guān)于目前二極管串列(如圖1所述)的問題描述。接著將討論本發(fā)明的各種樣式。
請參閱圖2所示，為p型基材116中的傳統(tǒng)二極管串列110的剖面圖。使用CMOS技術(shù)，形成n井118于基材116中。形成p+區(qū)120于n井中，使得二極管114被形成于p+區(qū)120與n井118之間。形成n+區(qū)122于n井118中，以改善最終二極管114與用于接觸窗(圖中未示)的金屬間的接觸能力。如圖所示，p型基材116耦接Vss，Vss可以是接地。以形成二極管的過程形成晶體管。特別是，形成pnp晶體管于p+區(qū)120(射極)、n井118(基極)與p型基材116(集極)之間，上述pnp晶體管也稱為垂直型雙載子晶體管。若p型基材116連接Vss，則集極電流會通過垂直型雙載子晶體管的基材而遺漏至Vss。
請參閱圖3所示，為二極管串列110的漏電流現(xiàn)象。二極管串列110具有具有4個二極管1141-1144，而這些相同的下標符號將用于說明操作方式。簡單來說，只顯示垂直型雙載子晶體管，若二極管沒有漏電流，則通過二極管流動的電流將不做說明。因此，以下顯示的所有電流僅是有關(guān)于雙載子晶體管?？梢灾赖氖牵@個模型僅是用以解釋漏電流的結(jié)果，并非用以提供總電流的精確量。符號IE后面是二極管數(shù)，以表示垂直型雙載子晶體管的射極電流。這個電流相當于流至基極區(qū)(n井118)的電流，但是若集極電流通過基材116遺漏，則少量電流會由n+區(qū)流出至另一個二極管。
在所示的任一垂直型雙載子晶體管中，假如IE是射極電流，β是電流增益，則集極電流(漏電流)是IE*β/(β+1)，基極電流是IE*1/(β+1)?；鶚O電流也等于流至串列中下一個二極管的電流。因此，漏電流IS是IS＝IE4*β4/(β4+1)+IE3*β3/(β3+1)+IE2*β2/(β2+1)+IE1*β1/(β1+1)[方程式1]在二極管串列110的各階中，遺漏至基材116中的電流為射極電流的β/(β+1)比例，造成越來越少的射極電流流至串列中下一個二極管。這種現(xiàn)象造成下一個二極管階段有越來越少的壓降。
二極管1＝＞二極管1141二極管4＝＞二極管1144在理想情況中，雙載子晶體管具有0增益，β1至β4全都等于0，使得漏電流為0。在這種情況中，二極管1至二極管4全都是相同電流，使得所有二極管都在相同時間中被開啟，藉以產(chǎn)生一高啟動電壓。然而，在真實世界情況中，β是一個非0值。因此，當IEn是流至二極管n的射極的電流時，僅1/(β+1)IEn的電流流至下一個二極管n-1的射極。由此，其可得到IE4＝IE1*(β4+1)(β3+1)(β2+1) [方程式2]假定β1至β4全都等于0，其是相對小，則IE4是IE1的8倍。因此，通過二極管1141(介于p+區(qū)120與n井118之間)的電流會比通過任何其他二極管的電流還要多。二極管1141變成一個衰弱地點，故在一相對低電壓中相當有可能被開啟。假如β是更高或更多的二極管114被用在二極管串列110中，則這種情況更糟。
漏電流也會造成另一種嚴重影響。漏電流不會總是直接流至Vss。根據(jù)Vss的位置，漏電流可能流至二極管串列110中的其他二極管。舉例來說，如圖3所示，若二極管1143是介于二極管1144與Vss之間，則二極管1144的一部分漏電流會流至二極管1143。此漏電流增加了電流IE3導(dǎo)致更多的電流通過二極管1143流動。因此，二極管1143可在一相對較小電流Idd中開啟。
二極管1143的開啟可產(chǎn)生一鏈效應(yīng)于二極管串列110中。當高電壓瞬變現(xiàn)象發(fā)生且所有二極管都是在“關(guān)閉(off)”狀態(tài)時，依照在“關(guān)閉(off)”狀態(tài)中其電阻、電壓會在二極管之中分配，使得具高電阻的二極管有較大份的整體電壓。當二極管1143變成一傳導(dǎo)狀態(tài)時，二極管1143上的壓降是相對小，且其大部分電壓會被分配至二極管，使其更有可能被開啟。因此，二極管串列110的啟動電壓通常會經(jīng)由二極管緩慢下降，而不論是具有低啟動電壓或高電阻。在一目的中，本發(fā)明致力于去除這種效應(yīng)及所示的結(jié)果，這種效應(yīng)對二極管串列的開啟電壓是很嚴重的。
一個目標為將開啟電壓設(shè)定的夠高，以滿足電路設(shè)計的要求。另一目標為使得二極管串列的開啟電壓可預(yù)測，因為當要求一開啟電壓時，電路設(shè)計者需要知道必須使用幾個二極管。當開啟電壓相對于二極管的數(shù)量具越高程度的線性關(guān)系時，即越容易預(yù)測所需的二極管數(shù)量。圖4為傳統(tǒng)二極管串列的電壓-電流特性圖。線1d表示單一二極管電流-電壓反應(yīng)。線3d表示3-二極管串列電流-電壓反應(yīng)，而線5d表示5-二極管串列電流-電壓反應(yīng)。
這個圖式顯示出，當二極管數(shù)量增加時，二極管串列的開啟電壓增加小于所預(yù)期的增加量。表1顯示幾個傳統(tǒng)二極管串列的結(jié)果，其具有1個二極管、3個二極管或5個二極管。此結(jié)果是根據(jù)1uA標準。


在表1中，等效二極管數(shù)量是二極管串列的實際開啟電壓除以單一二極管的臨界電壓。在一范例中，二極管的臨界電壓為0.65V。對具有3個二極管的二極管串列來說，平均等效二極管數(shù)量由此值計算出為1.12，而對具有5個二極管的二極管串列來說，平均等效二極管數(shù)量為1.94。
表1顯示傳統(tǒng)二極管串列的漏電流會造成至少兩個問題開啟電壓為低準位時，其很難滿足需要高開啟電壓的一些要求。此外，二極管串列的開啟電壓離線性很遠，導(dǎo)致其很難經(jīng)由簡單選擇二極管的數(shù)量而設(shè)定開啟電壓至一預(yù)期準位。因此在一目的中，本發(fā)明通過具有保護環(huán)嵌入部的一新型集成電路把這些問題解決。
一種可提供靜電放電保護能力的集成電路結(jié)構(gòu)，將于下說明。如圖8與圖10所示，形成二極管串列于基材2上。形成保護環(huán)12與嵌入部14。保護環(huán)12與嵌入部14都連接至接地電位或電源電位。二極管串列的開啟電壓獲得改善。首先，將使用圖5至圖9來說明較佳實施例之一結(jié)構(gòu)的形成。
請參閱圖5所示，為n井6的形成示意圖。在較佳實施例中，基材2是p型硅基材。在其他實施例中，在已知絕緣層上具有硅(SOI)結(jié)構(gòu)中，硅基材2可以是主體硅晶圓或包括其他半導(dǎo)體材料例如SiGe的一層或形成于絕緣層例如埋式氧化層(圖中未示)上的一硅層?；?是輕摻雜有p型雜質(zhì)。可預(yù)期的是，使用硼做為雜質(zhì)，但是其他雜質(zhì)例如鎵和銦也可以使用。雜質(zhì)的濃度是在大約1×109cm-2至大約1×1013cm-2的范圍中，較佳是大約1×1010cm-2。
形成n井6于基材2中，較佳是使用n型雜質(zhì)例如銻、磷與砷的離子植入法(或擴散法)。雜質(zhì)的濃度較佳是大約1×109cm-2至大約1×1013cm-2，更佳的是大約1×1012cm-2。在另一實施例中，n井6的形成方式也可以是經(jīng)由磊晶成長n型層于p型基材上，接著植入(或擴散)p型雜質(zhì)至分離區(qū)4使這些區(qū)轉(zhuǎn)變成p型，而剩余區(qū)變成n井。n井間的間隔，也是區(qū)域4的寬度，較佳是介于大約0.01μm至大約5μm之間。n井6的面積為大約1μm2至10000μm2，較佳是大約200μm2。n井的預(yù)期深度為大約0.2μm至大約20μm，較佳是大約2μm。
如圖6所示，形成p+區(qū)8與二極管的陽極于n井中。一般來說，p+區(qū)8是使用p型雜質(zhì)(例如硼、鎵及/或銦)的離子植入法(或擴散法)而形成。如習(xí)知技術(shù)，濃度通常是在大約1×1012cm-3至大約1×1018cm-3的范圍中，較佳是大約1×1015cm-3。
請參閱圖6所示，n+區(qū)10是形成于n井中。一般來說，n+區(qū)10是經(jīng)由植入(或擴散)n型雜質(zhì)(例如磷、銻及/或砷)而形成。濃度通常是大約1×1012至大約1×1018。形成n+區(qū)10以降低Schottky阻障，藉以可在井區(qū)6獲得好的歐姆接觸。
形成保護環(huán)12與嵌入部14，如圖7所示。在較佳實施例中，保護環(huán)12是形成于二極管串列周圍的p+區(qū)(平面圖如圖10所示)。保護環(huán)12是用于收集可能干擾鄰近電路及造成閉鎖的電子。嵌入部是形成于分離區(qū)4中的p+區(qū)。在較佳實施例中，保護環(huán)12與嵌入部14是經(jīng)由植入(或擴散)硼而形成，但是其他種p型雜質(zhì)例如鎵或銦也可使用。為了有效降低Schottky阻障，因此p+區(qū)8與金屬焊墊間的接觸電阻，其可預(yù)期的是p型雜質(zhì)的濃度是在大約1×1012至大約1×1018的范圍中，更佳的是大約1×1015。在替換實施例中，以相同摻雜步驟形成接地環(huán)12與嵌入部14做為p+區(qū)8。嵌入部14和保護環(huán)12的兩端是連續(xù)的。圖10為較佳實施例的上視圖。在另一實施例中，嵌入部14只有和保護環(huán)12的一端是連續(xù)的。若保護環(huán)12與嵌入部14都是內(nèi)連接狀態(tài)，則其可以是只有一點(若有需要可以是多點)耦接至接地電位。在另一實施例中，嵌入部14都不連接至保護環(huán)12。在這種情況下，各個隔離嵌入部14和保護環(huán)12需分別耦接至接地電位。在替換實施例中，保護環(huán)12與嵌入部14耦接至不同的參考電位，而參考電位的電壓可以是不同的。
保護環(huán)12較佳是具有大約0.001μm至大約5μm的一深度，較佳是大約0.05μm。保護環(huán)12的寬度較佳是在大約0.1μm至大約100μm的范圍中，而更佳的是大約10μm。同樣地，為使嵌入部14可有效降低電流，則嵌入部14的深度較佳是在大約0.001μm至大約5μm的范圍中，更佳的是大約0.05μm。在其他實施例中，深度可以是低至大約0.001μm。嵌入部14的寬度較佳是小于大約10μm。保護環(huán)12或嵌入部14與鄰近n井6間的距離較佳是小于大約5μm，更佳的是大約0.5μm。
請參閱圖8所示，為金屬插塞16或焊墊及金屬線18的形成的示意圖。沉積內(nèi)層介電材料(ILD)15，有時已知為一預(yù)金屬介電材料(PMD)，于在先前步驟中所形成的元件的表面上。舉例來說，ILD層15較佳是以氧化硅沉積，以及是使用乙基烷氧化硅(TEOS)的失償法、化學(xué)氣相沉積法、電漿增進型CVD、低壓CVD或其他習(xí)知的沉積技術(shù)。ILD層15將提供元件與上金屬線間的隔離，前述上金屬線將會在后續(xù)步驟中形成。
接著形成一接觸窗開口通過ILD層15，以暴露出p+區(qū)8、n+區(qū)10、保護環(huán)12與嵌入部14。接著在開口內(nèi)形成金屬插塞16。金屬插塞16可以用鎢、鋁、銅或其他習(xí)知的替代物來形成。并且形成金屬線18以連接二極管。金屬插塞與金屬線的形成方式如熟習(xí)此項技藝者所知，此處不再贅述。
請參閱圖9所示，為形成保護環(huán)與嵌入部的另一實施例。在這個實施例中，并沒有p+區(qū)形成于基材2中。作為替代的是，形成導(dǎo)線20與22(例如金屬)于基材2上，而在較佳實施例中，是形成p+區(qū)12與14。包圍二極管串列的導(dǎo)線是保護環(huán)20，而形成于n井間的導(dǎo)線是嵌入部22。導(dǎo)線20與22可以是由金屬形成，例如鎢、鋁、銅或其他習(xí)知的替代物或合金。較佳的是，保護環(huán)20與嵌入部22具有大約0.05μm至大約5μm的一厚度，更佳的是大約0.8μm。較佳的是，金屬線的厚度為大約0.05μm至大約5μm，最好是大約0.8μm。保護環(huán)/嵌入部上任何地點與最鄰近二極管間的距離較佳是小于大約5μm，較佳的是大約0.5μm。這個實施例的上視圖也可如圖10所示，其中保護環(huán)20與區(qū)域12部分重疊，而嵌入部22與區(qū)域14部分重疊。
請參閱圖11所示，為在圖5至圖8所示步驟中所形成的ESD保護電路示意圖。形成二極管20于p+區(qū)8與n井6之間。此外，形成一垂直型雙載子晶體管22，其中p+區(qū)8是射極，n井6是基極，以及p型基材2是集極。垂直型雙載子晶體管通過保護環(huán)12與嵌入部14連接至一接地電位。保護環(huán)12與嵌入部14提供電流汲入至附近的二極管。為了到達接地，除了通過其他二極管流動外，漏電流還可被汲入至最接近的保護環(huán)12或嵌入部14中。如此可大大地降低因漏電流導(dǎo)致二極管之間的干擾，因此可改善二極管串列的開啟電壓。
節(jié)點12或14的偏壓電位可以是任何電壓準位，只要其不高于二極管的電壓準位即可。因為n+節(jié)點10(V10-2)的電位在二極管串列中是最小的，故接地電位可能不高于此節(jié)點的電壓V10-2。因此，接地電位可以是在Vss至V10-2的范圍中。然而，較好的是，節(jié)點12與14的偏壓電位等于Vss。節(jié)點81與節(jié)點102的金屬插塞形成二極管串列的輸入與輸出焊墊。
在另一實施例中，本發(fā)明可實施在n型基材中。在n型基材中形成二極管的方法實質(zhì)上和在p型基材中形成二極管的方法相同，只是材料類型相反。因此，這些步驟將不再贅述。圖8是用于說明p型基材中的ESD電路的剖面圖，其也可用于說明n型基材中的電路的剖面圖。在這種情況下，基材2是n型基材而區(qū)域6是p井，其相同于二極管的陽極。區(qū)域8是n+區(qū)，其也形成二極管的陰極，而p+區(qū)10是重摻雜以形成歐姆接觸。在此之前，形成保護環(huán)12于二極管串列周圍。形成嵌入部14于區(qū)域4中。在較佳實施例中，植入n型雜質(zhì)，形成保護環(huán)12與嵌入部14于基材中。用以形成先前所述區(qū)域的說明，與在p型基材中形成電路的說明類似。在另一實施例中，保護環(huán)與嵌入部也可形成金屬線以直接接觸基材，而這種形成方式實質(zhì)上和在p型基材中的實施例相同。接著形成ILD層15、金屬插塞16與金屬線18。
請參閱圖12所示，為n型基材中的二極管與垂直型雙載子晶體管的示意圖。二極管220是介于n+區(qū)232與p井222之間。垂直型雙載子晶體管222是npn晶體管，其中n+區(qū)232是射極，p井222是基極，而n型基材2是集極。垂直型雙載子晶體管的的連接器通過保護環(huán)224與嵌入部226連接至電源電位。保護環(huán)與嵌入部提供電流汲入至附近的二極管中。于是漏電流可由最接近的保護環(huán)或嵌入部汲取，而極少的漏電流會由其他二極管產(chǎn)生。如此可大大地降低因漏電流導(dǎo)致二極管相互之間的干擾現(xiàn)象，因此可改善二極管串列的開啟電壓。節(jié)點224或226的電源電位可以是任何電壓準位，只要其不低于二極管節(jié)點的電壓準位即可。因為在二極管串列中p+節(jié)點234的電位(V234)是最高的，故電源電位不能低于V234。雖然電源電位可以是在V234至Vdd的范圍中，但較好的是，連接節(jié)點224與226的電源電位同時都高于Vdd與V234。在保護環(huán)與嵌入部未內(nèi)連接的實施例中，保護環(huán)與嵌入部可連接至不同的電源電位，只要此電源電位是介于V234與Vdd之間即可。
請參閱圖13所示，為本發(fā)明的二極管串列的電壓一電流特性圖，其中一數(shù)字后面跟隨“D”表示在二極管串列中的二極管的數(shù)量。比較圖4與圖13，可以發(fā)現(xiàn)，二極管串列的開啟電壓具有很大的改善。表2顯示根據(jù)1uA標準由二極管串列的開啟電壓計算出的等效二極管數(shù)量

要注意的是，二極管串列的開啟電壓都很接近整個二極管的臨界電壓。也要注意的是，開啟電壓是較為線性如二極管串列中的二極管的數(shù)量。當二極管串列中的二極管的數(shù)量小于5時(n-1)*Vd＜Vt＜n*Vd[方程式3]其中，n是串列中的二極管的數(shù)量，Vd是單一二極管的臨界電壓，以及Vt是二極管串列的開啟電壓。當二極管的數(shù)量進一步增加到5及以上時，則等效二極管的數(shù)量增加較少。
請參閱圖13所示，為二極管串列的開啟電壓仍低于所有臨界電壓的總數(shù)。一個原因是，所有二極管并未完全相同，甚至其都是內(nèi)建于相同基材中。二極管與二極管彼此間的臨界電壓與電阻都是不同的。如先前所述，很可能的是，具有最低臨界電壓與最高電阻的二極管決定整個二極管串列的開啟狀態(tài)。若這個效應(yīng)降低，則漏電流無法去掉。
請參閱圖14所示，為本發(fā)明整合至集成電路(IC)晶片設(shè)計中的一實施例。IC可以是一邏輯元件，例如處理器(例如微處理器或數(shù)字信號處理器)或記憶體(例如DRAM、SRAM Flash)或其他。二極管402構(gòu)成二極管串列，并介于Vdd與Vss之間。假如Vdd與Vss間的瞬變電壓高于二極管串列402的開啟電壓，則二極管串列402變成導(dǎo)電狀態(tài)，而Vdd與Vss間的電壓差減少。二極管401是用于保護對面的逆向瞬變電壓。因為Vss不需維持在高于Vdd的一準位，因此即使可使用多個二極管，但一個二極管通常就足夠。
二極管串列403，404，405與406是設(shè)計用于保護來自可能發(fā)生在I/O 407，Vdd或Vss的瞬變電壓的核心電路。節(jié)點407相當于一輸入/輸出節(jié)點，對本發(fā)明的目的來說，可以知道的是，I/O也可以是單純輸入點或單純輸出點。這個四向保護電路可確保I/O、Vdd和Vss都不會太高或太低。假如I/O 407、Vdd或Vss的任一個具有一瞬變電壓，則至少會有一個二極管串列將會被開啟，以保護電路，并幫助回到原電壓。經(jīng)由小心地控制電路設(shè)計中二極管串列的開啟電壓，以定義允許I/O電壓變動的范圍。使用Vt以表示二極管串列的開啟電壓，可獲得以下方程式VtI/O＞Vdd-Vt403[方程式4]VtI/O＜Vdd+Vt404[方程式5]VtI/O＞Vss-Vt406[方程式6]VtI/O＜Vss+Vt405[方程式7]因此，VtI/O是維持在一范圍中，其中(Vdd+Vt404)或(Vss+Vt405)中較小者定義此范圍的高端。(Vdd-Vt403)或(Vss-Vt406)中較大的定義此范圍的低端。
請參閱圖15所示，為使用本發(fā)明觀點的電源分離方案的示意圖。在一集成電路中，ESD可能發(fā)生于任兩節(jié)點之間。因此，ESD保護電路可被用于任兩節(jié)點之間。二極管串列502，504，506與508都內(nèi)連接于電源電位Vdd1，Vdd2，Vss1與Vss2之間。假如靜電放電使得正向瞬變電壓介于Vdd2與Vdd1之間，則二極管串列502開啟并放電。同樣地，假如靜電放電使得逆向瞬變電壓介于Vdd2與Vdd1之間，則二極管串列504開啟并放電。此外，二極管串列506與508是用于分別保護來自介于Vss2與Vss1間的正向與逆向瞬變現(xiàn)象的電路。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但是凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體集成電路結(jié)構(gòu)，其特征在于其至少包括一基材；復(fù)數(shù)個二極管，布置于基材中，該些二極管電性串聯(lián)；至少一嵌入?yún)^(qū)，布置于該基材中，并介于該些二極管的兩個二極管之間；以及一供應(yīng)電壓節(jié)點，電性耦接該嵌入?yún)^(qū)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路結(jié)構(gòu)，其特征在于其中任一該二極管包括一n+區(qū)與一p+區(qū)，并布置于該基材的一井區(qū)中。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路結(jié)構(gòu)，其特征在于其更包括一保護環(huán)，包圍該復(fù)數(shù)個二極管，其中該保護環(huán)電性耦接該供應(yīng)電壓節(jié)點。
4.一種半導(dǎo)體集成電路結(jié)構(gòu)，其特征在于其至少包括一第一導(dǎo)電性類型的一半導(dǎo)體區(qū)；一第一井區(qū)，形成于該半導(dǎo)體區(qū)中，該第一井區(qū)經(jīng)輕摻雜一第二導(dǎo)電性類型；一第一重摻雜n區(qū)，形成于該第一井區(qū)中；一第一重摻雜p區(qū)，形成于該第一井區(qū)中，并且和該第一n區(qū)相隔；一第二井區(qū)，形成于該半導(dǎo)體區(qū)中，該第二井區(qū)經(jīng)輕摻雜該第二導(dǎo)電性類型；一第二重摻雜n區(qū)，形成于該第二井區(qū)中；一第二重摻雜p區(qū)，形成于該第二井區(qū)中，并且和該第二n區(qū)相隔；一第一嵌入?yún)^(qū)，布置于介于該第一井區(qū)與該第二井區(qū)間的該半導(dǎo)體區(qū)中，該第一嵌入?yún)^(qū)經(jīng)重摻雜該第一導(dǎo)電性類型；一第三井區(qū)，形成于該半導(dǎo)體區(qū)中，該第三井區(qū)經(jīng)輕摻雜該第二導(dǎo)電性類型；一第三重摻雜n區(qū)，形成于該第三井區(qū)中；一第三重摻雜p區(qū)，形成于該第三井區(qū)中，并且和該第三n區(qū)相隔；一第二嵌入?yún)^(qū)，布置于介于該第二井區(qū)與該第三井區(qū)間的該半導(dǎo)體區(qū)中，該第二嵌入?yún)^(qū)經(jīng)重摻雜該第一導(dǎo)電性類型；以及一保護環(huán)區(qū)，布置于該半導(dǎo)體區(qū)中，并包圍該第一井區(qū)、該第二井區(qū)和該第三井區(qū)，該保護環(huán)區(qū)經(jīng)重摻雜該第一導(dǎo)電性類型。
5.根據(jù)權(quán)利要求4所述的結(jié)構(gòu)，其特征在于其中所述的第一嵌入?yún)^(qū)、該第二嵌入?yún)^(qū)與該保護環(huán)區(qū)都耦接至一接地電位。
6.根據(jù)權(quán)利要求4所述的結(jié)構(gòu)，其特征在于其中所述的第一n區(qū)電性耦接該第二p區(qū)，以及其中該第二n區(qū)電性耦接該第三p區(qū)。
7.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其特征在于其中所述的第一p區(qū)電性耦接第一節(jié)點，而該第三n區(qū)電性耦接一第二節(jié)點，使得該結(jié)構(gòu)包括一二極管串列，用以減小該第一節(jié)點與該第二節(jié)點間的過電壓差。
8.一種形成一集成電路的方法，其特征在于該方法包括形成復(fù)數(shù)個二極管于一基材中；形成至少一嵌入?yún)^(qū)于該些二極管之間；形成導(dǎo)線耦接串聯(lián)的該些二極管；以及耦接一接地電位或電源電位至該嵌入?yún)^(qū)。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于其中形成該些二極管包括形成復(fù)數(shù)個井區(qū)于該基材中，其中該些井區(qū)是由包含n井與p井之一群組中來選擇；形成一n+節(jié)點于每一該井區(qū)中；以及形成一p+節(jié)點于每一該井區(qū)中。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于其中所述的基材包括一p型基材，而該些井區(qū)包括n井。
11.根據(jù)權(quán)利要求8所述的方法，其特征在于其更包括形成一保護環(huán)，以及耦接該保護環(huán)至一電源電位或一接地電位。
12.根據(jù)權(quán)利要求8所述的方法，其特征在于其中形成復(fù)數(shù)個二極管包括形成至少三個二極管。
全文摘要
本發(fā)明是有關(guān)于一種靜電放電保護電路的半導(dǎo)體結(jié)構(gòu)及其形成方法，該半導(dǎo)體集成電路結(jié)構(gòu)，包括布置于基材中的復(fù)數(shù)個二極管。這些二極管電性串聯(lián)耦接。至少一嵌入?yún)^(qū)布置于兩個二極管間的基材中，以及一供應(yīng)電壓節(jié)點電性耦接嵌入?yún)^(qū)。較佳的是，一保護環(huán)包圍這些二極管。該形成集成電路的方法，包括形成復(fù)數(shù)個二極管于一基材中；形成至少一嵌入?yún)^(qū)于該些二極管之間；形成導(dǎo)線耦接串聯(lián)的該些二極管；以及耦接一接地電位或電源電位至該嵌入?yún)^(qū)。
文檔編號H01L27/02GK1710716SQ200510051270
公開日2005年12月21日 申請日期2005年3月3日 優(yōu)先權(quán)日2004年6月18日
發(fā)明者黃紹璋, 李建興 申請人:臺灣積體電路制造股份有限公司