專利名稱：具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種微影工藝(lithographic processes)所用的對(duì)準(zhǔn)標(biāo)記 (alignment masks)，且特別是有關(guān)于一種改善高介電常數(shù)的介電層-金屬柵極工藝的對(duì)準(zhǔn)標(biāo)記結(jié)構(gòu)與形成方法。
背景技術(shù)：
對(duì)準(zhǔn)標(biāo)記對(duì)半導(dǎo)體組件或集成電路的制作很重要，這是因?yàn)橹谱髦行韪鶕?jù)對(duì)準(zhǔn)標(biāo)記對(duì)準(zhǔn)導(dǎo)電材料層、半導(dǎo)體層與絕緣材料層。產(chǎn)品功能性與可信度的關(guān)鍵在于準(zhǔn)確對(duì)準(zhǔn)每一層與前一層。一般來(lái)說(shuō)，晶片步進(jìn)機(jī)可完成上述對(duì)準(zhǔn)工作。步進(jìn)機(jī)的晶片吸盤可用以放置晶片。步進(jìn)機(jī)可將固定其中的光罩的電路圖案投影至晶片上的光阻層。在光罩圖案轉(zhuǎn)移前，晶片需先準(zhǔn)確對(duì)準(zhǔn)光罩。當(dāng)對(duì)準(zhǔn)步驟完成后，才可繼續(xù)將光罩圖案投影至半導(dǎo)體晶片上。在對(duì)準(zhǔn)過(guò)程中，一般以激光束偵測(cè)晶片上的對(duì)準(zhǔn)標(biāo)記，經(jīng)對(duì)準(zhǔn)標(biāo)記反彈后形成反射光信號(hào)。上述反射光信號(hào)將由步進(jìn)機(jī)的偵測(cè)器接收并分析，以確認(rèn)對(duì)準(zhǔn)標(biāo)記的確切位置。 值得注意的是，由對(duì)準(zhǔn)標(biāo)記反射的信號(hào)質(zhì)量將直接反應(yīng)在結(jié)構(gòu)的可信度及集成度上?，F(xiàn)有技術(shù)所形成的對(duì)準(zhǔn)標(biāo)記并無(wú)法形成夠強(qiáng)的反射信號(hào)，這會(huì)使準(zhǔn)確的對(duì)準(zhǔn)更為困難。綜上所述，部分現(xiàn)有技術(shù)已調(diào)整對(duì)準(zhǔn)標(biāo)記的形成方法以符合特定需求，但這些方法并不完全適于所有應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)及其形成方法。本發(fā)明提供一種對(duì)準(zhǔn)標(biāo)記的結(jié)構(gòu)，其包括位于半導(dǎo)體基板上的多個(gè)柵極堆疊、位于柵極堆疊兩側(cè)的半導(dǎo)體基板中的多個(gè)摻雜結(jié)構(gòu)，以及位于柵極堆疊下方的多個(gè)通道區(qū)， 其中通道區(qū)不具有任何摻質(zhì)。本發(fā)明亦提供一種具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基板，其具有組件區(qū)與對(duì)準(zhǔn)區(qū)。位于組件區(qū)中的場(chǎng)效晶體管組件，其包括位于半導(dǎo)體基板上的第一柵極堆疊。第一源極/漏極區(qū)形成于半導(dǎo)體基板中，并分別位于第一柵極堆疊兩側(cè)。第一通道區(qū)具有通道摻雜結(jié)構(gòu)，位于第一柵極堆疊下的半導(dǎo)體基板中。位于對(duì)準(zhǔn)區(qū)中的對(duì)準(zhǔn)標(biāo)記，其包括位于半導(dǎo)體基板上的第二柵極堆疊、位于第二柵極堆疊兩側(cè)的半導(dǎo)體基板中的第二源極/漏極區(qū)及位于第一柵極堆疊下的半導(dǎo)體基板中的第二通道區(qū)，且第二通道區(qū)不具有通道摻雜結(jié)構(gòu)。本發(fā)明更提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括提供半導(dǎo)體基板，其具有組件區(qū)與對(duì)準(zhǔn)區(qū)。以布值掩模遮住對(duì)準(zhǔn)區(qū)，進(jìn)行第一離子布植至半導(dǎo)體基板的組件區(qū)中，同時(shí)以布植掩模層覆蓋對(duì)準(zhǔn)區(qū)。接著形成第一多晶硅柵極堆疊于組件區(qū)中，與第二多晶硅柵極堆疊于對(duì)準(zhǔn)區(qū)中。接著進(jìn)行第二離子布植至半導(dǎo)體基板的組件區(qū)與對(duì)準(zhǔn)區(qū)中。本發(fā)明并不限于半導(dǎo)體結(jié)構(gòu)如FET (金屬氧化物半導(dǎo)體晶體管)或SRAM，并可進(jìn)一步應(yīng)用于其它具有金屬柵極堆疊與對(duì)準(zhǔn)標(biāo)記的集成電路。舉例來(lái)說(shuō)，半導(dǎo)體結(jié)構(gòu)可包含動(dòng)態(tài)隨機(jī)存取內(nèi)存(DRAM)單元、影像偵測(cè)器、電容及/或其它通稱為微電子組件的組件。在另一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包含鰭狀場(chǎng)效晶體管(FinFET)?？梢源_定的是，本發(fā)明亦可應(yīng)用于其它種類的晶體管如單柵極晶體管、雙柵極晶體管或其它多柵極晶體管，亦可應(yīng)用于其它組件如偵測(cè)單元、存儲(chǔ)單元、邏輯單元或其它單元。


圖1是本發(fā)明的多種實(shí)施例中，具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)的形成方法的流程圖；圖2-10是本發(fā)明的多種實(shí)施例中，具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)的工藝剖視圖；圖11是圖8的半導(dǎo)體結(jié)構(gòu)中對(duì)準(zhǔn)標(biāo)記的上視圖。主要組件符號(hào)說(shuō)明100方法102 步驟
104步驟106 步驟
108步驟110 步驟
112步驟200 半導(dǎo)體結(jié)構(gòu)
210半導(dǎo)體基板212 對(duì)準(zhǔn)區(qū)
214組件區(qū)216 淺溝槽絕緣結(jié)構(gòu)
217布植掩模層218 第一離子布植
219摻雜結(jié)構(gòu)220 介電材料層
222硅層224 硬掩模層
226柵極堆疊228 柵極堆疊
229柵極堆疊230 =LDD 布植
232= LDD結(jié)構(gòu)234 間隙壁
236離子布植242 層間介電層
244高介電常數(shù)的介電材料層246 功函數(shù)金屬層
248導(dǎo)電材料層250 接觸蝕刻停止層
252層間介電層260 對(duì)準(zhǔn)標(biāo)記
具體實(shí)施例方式本發(fā)明是有關(guān)于一種微影工藝所用的對(duì)準(zhǔn)標(biāo)記，且特別是有關(guān)于一種改善高介電常數(shù)的介電層-金屬柵極工藝的對(duì)準(zhǔn)標(biāo)記結(jié)構(gòu)與形成方法。可以理解的是，下述內(nèi)容將提供多種不同的實(shí)施例或?qū)嵗?，以說(shuō)明不同實(shí)施例中的不同結(jié)構(gòu)。下述的特定組成與形態(tài)是用以簡(jiǎn)化說(shuō)明，當(dāng)然只用以舉例而非限定本發(fā)明。此外為了簡(jiǎn)化說(shuō)明，本發(fā)明在不同實(shí)例中可能重復(fù)一些標(biāo)號(hào)及/或符號(hào)，但這些重復(fù)不代表不同實(shí)施例及/或結(jié)構(gòu)中具有相同標(biāo)號(hào)的組件具有對(duì)應(yīng)關(guān)系。另一方面，形成第一結(jié)構(gòu)于第二結(jié)構(gòu)上可能包含下列兩者情況。在第一種情況中，第一結(jié)構(gòu)直接形成于第二結(jié)構(gòu)上，兩者直接接觸。在另一種情況中，第一結(jié)構(gòu)與第二結(jié)構(gòu)之間隔有額外結(jié)構(gòu)，兩者并不直接接觸。圖1是一實(shí)施例中，制造半導(dǎo)體組件的方法100的流程圖。根據(jù)本發(fā)明的多種實(shí)施
5例，半導(dǎo)體組件包含金屬柵極與對(duì)準(zhǔn)標(biāo)記。圖2-10是依據(jù)本發(fā)明多種實(shí)施例中，半導(dǎo)體結(jié)構(gòu)200的工藝剖視圖。通過(guò)圖1-10及相關(guān)描述，將揭露半導(dǎo)體結(jié)構(gòu)200與其形成方法100。如圖1及2所示，方法100的步驟102提供半導(dǎo)體基板210。半導(dǎo)體基板210的材料可為硅。另一方面，半導(dǎo)體基板210的材料也可為鍺、硅鍺合金或其它合適的半導(dǎo)體材料。半導(dǎo)體基板210亦包含多種絕緣結(jié)構(gòu)如淺溝槽絕緣(STI)形成于其中，淺溝槽絕緣的作用在分隔不同組件。在一實(shí)施例中，半導(dǎo)體基板210包含對(duì)準(zhǔn)區(qū)212與組件區(qū)214，前者具有對(duì)準(zhǔn)標(biāo)記而后者具有一或多個(gè)場(chǎng)效晶體管(FET)及(或)其它組件。多種淺溝槽絕緣結(jié)構(gòu)216是形成于半導(dǎo)體基板210中。形成淺溝槽絕緣結(jié)構(gòu)216的方法可為蝕刻基板形成溝槽，接著在溝槽中填入一或多種絕緣材料如氧化硅、氮化硅或氮氧化硅。填入溝槽的結(jié)構(gòu)可為多層結(jié)構(gòu)，比如在襯墊氧化層上以氧化硅填滿溝槽。在一實(shí)施例中，淺溝槽絕緣結(jié)構(gòu)216 的工藝如下述成長(zhǎng)墊氧化層(pad oxide layer)后，以低壓化學(xué)氣相沉積法(LPCVD)形成氮化物層。接著利用光阻與光罩，于光阻中圖案化出淺溝槽絕緣開(kāi)口，再利用淺溝槽開(kāi)口來(lái)蝕刻基板，形成溝槽。接著，選擇性地以熱氧化法來(lái)成長(zhǎng)襯氧化層(liner oxide layer)，以改善溝槽界面，再以化學(xué)氣相沉積法將氧化物填入溝槽中。然后以化學(xué)機(jī)械研磨法(CMP) 回蝕上述結(jié)構(gòu)后，剝除氮化物層即完成淺溝槽絕緣結(jié)構(gòu)。半導(dǎo)體基板210亦具有多種η型井區(qū)與P型井區(qū)，其位于各種主動(dòng)區(qū)中。如圖1及2所示，方法100的步驟104進(jìn)行第一離子布植218，將摻質(zhì)布植入半導(dǎo)體基板210的組件區(qū)214之中。在此同時(shí)，以布植掩模層(implant masklayer) 217保護(hù)對(duì)準(zhǔn)區(qū)212不受第一離子布植218影響。在形成柵極堆疊之前，采用一或多種離子的第一離子布植218將形成多種摻雜結(jié)構(gòu)219。在一實(shí)施例中，第一離子布植218包含形成井區(qū)如η型井區(qū)或ρ型井區(qū)的井區(qū)離子布植、調(diào)整臨界電壓的離子布植、反貫穿(anti-punch through)離子布植或上述的組合。布植掩模層217可為圖案化光阻層或其它合適材料，如氮化硅。在一實(shí)施例中，布植掩模層217選用圖案化光阻層。圖案化光阻層形成于基板210 上以覆蓋對(duì)準(zhǔn)區(qū)212，且圖案化光阻層的開(kāi)口會(huì)露出部分或全部的組件區(qū)214。當(dāng)?shù)谝浑x子布植218施加于組件區(qū)214時(shí)，摻質(zhì)將形成多個(gè)摻雜結(jié)構(gòu)219。在一實(shí)例中，當(dāng)采用ρ型摻質(zhì)形成一或多個(gè)P型井區(qū)于部份組件區(qū)214時(shí)，布植掩模層217將覆蓋對(duì)準(zhǔn)區(qū)與其它作為 η型井區(qū)的部份組件區(qū)214。當(dāng)布植掩模層217為圖案化光阻層時(shí)，其形成方法為如下的微影工藝涂布光阻、軟烤(soft baking)、曝光、曝光后烘烤(post-exposure taking)、顯影及硬烤(hard baking)。之后，可采用適當(dāng)工藝來(lái)移除圖案化光阻，比如濕式剝除法或等離子灰化法。在其它實(shí)施例中，可額外使用硬掩模層。此時(shí)圖案化光阻將用以圖案化硬掩模層，并以圖案化硬掩模層作為布植掩模層。如圖1、3及4所示，接著進(jìn)行方法100的步驟106，以于組件區(qū)214與對(duì)準(zhǔn)區(qū)212 中形成柵極堆疊。在一實(shí)施例中，于半導(dǎo)體基板210上形成多種柵極材料層，如圖3所示。 柵極材料層包含介電材料層220與硅層222，如多晶硅。在此實(shí)施例中，硅層222可為非摻雜硅，且介電材料層220可為高介電常數(shù)的介電材料。在其它實(shí)施例中，硅層222可為非晶硅或額外包含非晶硅。當(dāng)硅層222采用非摻雜的非晶硅或多晶硅時(shí)，其形成方法為化學(xué)氣相沉積法，并采用硅烷或其它硅為主化合物作為前趨物。非摻雜的非晶硅的沉積條件可為較高溫度。當(dāng)介電材料層220具有高介電常數(shù)時(shí)，其介電常數(shù)高于熱氧化硅的介電常數(shù)(約3.9)。在一實(shí)施例中，高介電常數(shù)的介電材料層220可為氧化鉿。在各種實(shí)例中，高介電常數(shù)的介電材料層220包含金屬氧化物、金屬氮化物或上述的組合。在一實(shí)例中，高介電常數(shù)的介電材料層220的厚度介于約10埃至約100埃之間。在多種實(shí)施例中，介電材料層220 包含多層結(jié)構(gòu)的介電層，比如界面層(如氧化硅)與位于界面層上的高介電常數(shù)材料層。在多種實(shí)施例中，界面層的形成方法包含化學(xué)氧化法、熱氧化法、原子層沉積法或化學(xué)氣相沉積法。高介電常數(shù)之介電材料層的形成方法包含原子層沉積法、化學(xué)氣相沉積法、等離子增強(qiáng)式化學(xué)氣相沉積法或等離子增強(qiáng)式原子層沉積法。在另一實(shí)施例中，用以圖案化柵極的硬掩模層2 (如氮化硅或氧化硅)是進(jìn)一步形成于柵極材料層上。硬掩模層如氮化硅與氧化硅的形成方法可為化學(xué)氣相沉積法或其它合適技術(shù)。接著如圖4所示，圖案化柵極材料層以形成一或多個(gè)柵極堆疊，如對(duì)準(zhǔn)區(qū)212中的柵極堆疊2 及228，并于組件區(qū)214中形成一或多個(gè)柵極堆疊2 (如虛置柵極)。圖案化柵極材料層的方法可為微影工藝及/或蝕刻工藝。舉例來(lái)說(shuō)，先形成圖案化光阻層于硬掩模層2M上以定義多種電阻區(qū)與柵極區(qū)。圖案化光阻層的形成方法包括涂布光阻、軟烤、曝光、曝光后烘烤(PEB)、顯影及硬烤。接著沿圖案化光阻層的開(kāi)口蝕刻硬掩模層224，形成圖案化的硬掩模層224。接著以圖案化的硬掩模層2M蝕刻?hào)艠O材料層，形成多種電阻與柵極堆疊。之后以適當(dāng)工藝移除圖案化光阻層，比如濕式剝除法或等離子灰化法。在其它實(shí)施例中，若省略硬掩模層224的話，可直接以圖案化光阻層作為蝕刻?hào)艠O材料層的蝕刻掩模。上述的柵極堆疊226與2 將構(gòu)成對(duì)準(zhǔn)標(biāo)記。在一實(shí)施例中，對(duì)準(zhǔn)區(qū)212的柵極堆疊2 與2 將構(gòu)成周期性結(jié)構(gòu)，其可作為光柵對(duì)準(zhǔn)標(biāo)記。舉例來(lái)說(shuō)，光柵對(duì)準(zhǔn)標(biāo)記可具有周期性平行排列的兩個(gè)、三個(gè)、四個(gè)或更多個(gè)柵極堆疊。在另一實(shí)施例中，對(duì)準(zhǔn)標(biāo)記之柵極堆疊可為框式的盒中盒或框中框設(shè)計(jì)，以構(gòu)成框式對(duì)準(zhǔn)標(biāo)記。在另一實(shí)施例中，形成于組件區(qū)214的柵極堆疊229可作為場(chǎng)效晶體管(field-effect transistor ；FET)，比如金屬氧化物半導(dǎo)體(MOS)晶體管。場(chǎng)效晶體管可為η型場(chǎng)效晶體管(nFET)或ρ型場(chǎng)效晶體管 (pFET)。在其它實(shí)施例中，形成于組件區(qū)214的柵極堆疊2 可作為影像偵測(cè)器。如圖1、5及6所示，方法100的步驟108接著進(jìn)行第二離子布植230至半導(dǎo)體基板 210中，使摻質(zhì)布植入組件區(qū)214與對(duì)準(zhǔn)區(qū)212。第二離子布植230的順序在步驟106形成柵極堆疊2沈、2觀及2 之后。第二離子布植230可包含多種布植步驟以分別形成摻雜結(jié)構(gòu)。在一實(shí)施例中，第二離子布植230包含淡摻雜漏極(lightly-doped drain ；LDD)離子布植與重?fù)诫s源極/漏極(S/D)布植。由于第二離子布植230的順序在形成柵極堆疊226、 228及2 的步驟106之后，因此其形成的摻雜結(jié)構(gòu)實(shí)質(zhì)上位于柵極堆疊2沈、2觀及2 側(cè)壁旁的半導(dǎo)體基板210中，而非位于柵極堆疊2沈、2觀及2 下方的通道區(qū)。在進(jìn)一步的實(shí)施例中，第二離子布植230包含LDD布植以于對(duì)準(zhǔn)區(qū)212及組件區(qū) 214中形成LDD結(jié)構(gòu)232，如圖5所示。在一實(shí)例中，η型摻質(zhì)如磷或砷被布植入半導(dǎo)體基板 210的組件區(qū)214與對(duì)準(zhǔn)區(qū)212，以形成η型LDD結(jié)構(gòu)。上述布植的摻雜劑量大于約1 X IO14 離子數(shù)/cm2，以有效改變半導(dǎo)體基板210的折射率。在一實(shí)施例中，η型LDD布植可讓硅基板的折射率由3. 89下降至3. 0。在對(duì)準(zhǔn)區(qū)212中，位于柵極堆疊下的硅基板(未布植)與 LDD布植過(guò)的硅基板之間的折射率差異，可增加對(duì)準(zhǔn)標(biāo)記在對(duì)準(zhǔn)步驟中的對(duì)比。在一實(shí)施例中，LDD布植的劑量約為IO15離子數(shù)/cm2。在另一實(shí)例中，LDD布植的能量介于約50keV至約IOOkeV之間。在一實(shí)施例中，具有LDD布植圖案的光罩具有額外開(kāi)口來(lái)對(duì)應(yīng)對(duì)準(zhǔn)區(qū)。 舉例來(lái)說(shuō)，若對(duì)準(zhǔn)區(qū)212的尺寸為50微米X 882微米，則對(duì)應(yīng)的光罩具有額外開(kāi)口，其尺寸為50微米*882微米，以于對(duì)準(zhǔn)區(qū)212中形成LDD結(jié)構(gòu)。在另一實(shí)施例中，可采用ρ型摻質(zhì) (如硼)，于對(duì)準(zhǔn)區(qū)212中形成ρ型LDD結(jié)構(gòu)。 第二離子布植230可進(jìn)一步在LDD布植后進(jìn)行另一布植步驟，以形成重?fù)诫s源極/ 漏極(S/D)結(jié)構(gòu)。如此一來(lái)，組件區(qū)214與對(duì)準(zhǔn)區(qū)212中的每一柵極堆疊均具有LDD結(jié)構(gòu)與 S/D結(jié)構(gòu)，統(tǒng)稱為源極/漏極區(qū)。當(dāng)組件區(qū)214同時(shí)包含η型FET (nFET)與ρ型FET (pFET) 時(shí)，將采用適當(dāng)?shù)膿劫|(zhì)分別形成nFET與pFET的源極區(qū)與漏極區(qū)。在一實(shí)施例中，以nFET為例，是以淡摻雜劑量進(jìn)行離子布植以形成LDD結(jié)構(gòu)232。 在沉積介電層后進(jìn)行非等向蝕刻如等離子蝕刻，即形成間隙壁234。接著以重?fù)诫s劑量進(jìn)行離子布植236以形成重?fù)诫sS/D結(jié)構(gòu)。其它ρ型FET的源極/漏極結(jié)構(gòu)亦可由類似工藝完成，差異在采用相反的摻雜型態(tài)。在一實(shí)施例中，形成多種η型源極與漏極結(jié)構(gòu)的摻雜工藝，亦于對(duì)準(zhǔn)區(qū)212中形成對(duì)應(yīng)結(jié)構(gòu)如LDD與S/D結(jié)構(gòu)，如圖6所示。同樣地，間隙壁234亦可形成于對(duì)準(zhǔn)區(qū)212中的柵極堆疊的側(cè)壁上。在一實(shí)施例中，之后可進(jìn)行高溫回火工藝以活化組件區(qū)214中的源極與漏極結(jié)構(gòu)中的不同摻質(zhì)。在另一實(shí)施例中，第二離子布植230可額外進(jìn)行或直接置換為環(huán)形離子布植工藝(pocketion implantation)，其摻質(zhì)型態(tài)與源極/漏極相反，形成的摻雜區(qū)位于半導(dǎo)體基板210中并與通道區(qū)相鄰。如圖1、7及8所示，接著進(jìn)行方法100的步驟110以形成金屬柵極于組件區(qū)214 及對(duì)準(zhǔn)區(qū)212中。在一實(shí)施例中，先形成層間介電層242于半導(dǎo)體基板210上。層間介電層242可為氧化硅、低介電常數(shù)的介電材料、其它合適的介電材料或上述的組合。在另一實(shí)施例中，層間介電層M2由下往上依序可為緩沖氧化硅層、接觸蝕刻停止層(contact etch stop layer ；CESL)以及其它介電材料層。層間介電層M2的形成方法將敘述如下。層間介電層242可由合適技術(shù)(如化學(xué)氣相沉積法)形成。舉例來(lái)說(shuō)，可采用高密度等離子化學(xué)氣相沉積法形成層間介電層M2。在一實(shí)施例中，形成于半導(dǎo)體基板210上的層間介電層對(duì)2，將填入對(duì)準(zhǔn)區(qū)212與組件區(qū)214的柵極堆疊2沈、2觀及2 之間的空隙。在進(jìn)一步的實(shí)施例中，形成于半導(dǎo)體基板210上的層間介電層242其表面高度將高于柵極堆疊如2沈、2觀及229的上表面。接著以化學(xué)機(jī)械研磨工藝減少層間介電層242的厚度，直到露出柵極堆疊226、2觀及229的上表面為止。為了部分移除并平坦化層間介電層 M2，可調(diào)整CMP工藝的條件與參數(shù)，如研磨漿組成與研磨壓力。CMP工藝可部分或完全地移除硬掩模層224。在形成層間介電層242后，將進(jìn)行蝕刻工藝以移除組件區(qū)214及對(duì)準(zhǔn)區(qū)212中柵極堆疊2沈、2觀及229的硅層222，其可為多晶硅層或非晶硅層。若前述CMP步驟未移除硬掩模層224，則此蝕刻工藝亦將移除硬掩模層224。在一實(shí)施例中，蝕刻工藝包含兩個(gè)步驟，前段蝕刻是用以移除硬掩模層224，而后段蝕刻是用以移除組件區(qū)214與對(duì)準(zhǔn)區(qū)212中柵極堆疊的硅層222。當(dāng)堆疊結(jié)構(gòu)中的硅層222被移除后，將形成溝槽(稱作柵極溝槽)于層間介電層242中。在一實(shí)施例中，若硬掩模層2M含有氮化硅，用以移除硬掩模層2M的前段蝕刻可采用磷酸、氫氟酸或緩沖氫氟酸。在另一實(shí)施例中，用以移除柵極堆疊226、2觀及229的硅層222的后段蝕刻可為適當(dāng)?shù)母晌g刻、濕蝕刻或上述的組合。在一實(shí)例中，用以移除多晶硅或非晶硅的蝕刻溶液可為硝酸、氫氟酸水溶液或氨水溶液。在另一實(shí)施例中，氯為主的等離子可用以選擇性移除多晶硅。在形成柵極溝槽后，于柵極溝槽中形成一或多個(gè)金屬柵極材料層。在一實(shí)施例中， 將具有適當(dāng)功函數(shù)的金屬層M6 (稱作功函數(shù)金屬)與導(dǎo)電材料層248填入柵極溝槽中。在一實(shí)施例中，功函數(shù)金屬層246與導(dǎo)電材料層248將依序填入組件區(qū)214與對(duì)準(zhǔn)區(qū)212的柵極溝槽中，以形成nFET的柵極。用于nFET之功函數(shù)金屬246被稱為η型金屬。η型金屬可為金屬為主的導(dǎo)電材料，其功函數(shù)與nFET兼容。舉例來(lái)說(shuō)，η型金屬的功函數(shù)小于或等于約4.&V。在一實(shí)施例中，η型金屬可為鉭。在另一實(shí)施例中，η型金屬可為氮化鈦鋁。 在其它實(shí)施例中，η型金屬可為鉭、鈦鋁合金、氮化鈦鋁或上述的組合。η型金屬亦可為多種金屬為主的堆疊結(jié)構(gòu)，以改良組件效能及工藝兼容度。η型金屬層可由合適工藝如物理氣相沉積法形成。導(dǎo)電材料層248可為鋁、鎢或其它合適金屬。接著進(jìn)行CMP工藝以移除多余的功函數(shù)金屬246與導(dǎo)電材料Μ8。在一實(shí)施例中，組件區(qū)214同時(shí)包含nFET與pFET。 在此實(shí)施例中，將以適當(dāng)工藝分別形成nFET與pFET的金屬柵極。舉例來(lái)說(shuō)，在移除柵極堆疊2沈、2觀及229的硅層222后，可先以圖案化光阻層保護(hù)pFET，接著沉積η型金屬Μ6、 沉積導(dǎo)電材料層248以及進(jìn)行CMP工藝移除多余的η型金屬層246與導(dǎo)電材料層Μ8，即形成nFET與對(duì)準(zhǔn)標(biāo)記的金屬柵極。之后沉積ρ型金屬層M6、沉積導(dǎo)電材料層M8、以及進(jìn)行 CMP工藝移除多余的ρ型金屬層246及導(dǎo)電材料層M8，即形成pFET的金屬柵極。在其它實(shí)施例中，先以圖案化光阻層保護(hù)nFET，再沉積pFET的ρ型金屬層。當(dāng)pFET被圖案化光阻層保護(hù)時(shí)，再沉積nFET與對(duì)準(zhǔn)標(biāo)記的η型金屬層。之后沉積導(dǎo)電材料層以填滿nFET、pFET 與對(duì)準(zhǔn)標(biāo)記的柵極溝槽。接著進(jìn)行CMP工藝移除多余的η型金屬層、ρ型金屬層、以及導(dǎo)電材料層，即完成nFET、pFET、以及對(duì)準(zhǔn)標(biāo)記的金屬柵極。ρ型金屬可為金屬為主的導(dǎo)電材料，其功函數(shù)與pFET兼容。舉例來(lái)說(shuō)，ρ型金屬的功函數(shù)大于或等于約5. &V。在一實(shí)施例中，ρ型金屬可為氮化鈦或氮化鉭。在其它實(shí)施例中，P型金屬可為氮化鈦、氮化鎢、氮化鉭或上述的組合。P型金屬亦可為多種金屬為主的堆疊結(jié)構(gòu)，以改良組件效能及工藝兼容度。P型金屬層可由適當(dāng)工藝形成，比如物理氣相沉積法(PVD)、化學(xué)氣相沉積法、ALD、PE化學(xué)氣相沉積法或PEALD。之后將導(dǎo)電材料實(shí)質(zhì)上填入柵極溝槽中。導(dǎo)電材料可依據(jù)不同實(shí)施例采用鋁或鎢。導(dǎo)電材料的形成方法可為PVD、化學(xué)氣相沉積法、ALD、PE化學(xué)氣相沉積法、PEALD或旋轉(zhuǎn)涂布法。接著可進(jìn)行CMP工藝移除多余的功函數(shù)金屬與導(dǎo)電材料，以形成金屬柵極。雖然圖標(biāo)中的半導(dǎo)體結(jié)構(gòu)200的組件區(qū)214 只具有單一場(chǎng)效晶體管，但可于組件區(qū)214中形成多個(gè)場(chǎng)效晶體管與其它組件。用以形成金屬柵極的工藝可置換為其它工藝。舉例來(lái)說(shuō)，nFET與pFET的金屬柵極可由其它工藝或順序完成。在一實(shí)施例中，形成金屬柵極的方法包含于柵極溝槽中的氧化層220上沉積高介電常數(shù)材料層M4，接著形成功函數(shù)金屬層246與導(dǎo)電材料層248于高介電常數(shù)材料層上 224。上述方法被稱作后制高介電常數(shù)材料工藝(high-k last)。在其它后制高介電常數(shù)材料的工藝中，在形成功函數(shù)金屬層246與導(dǎo)電材料層248之前，先移除氧化硅層220。在這種情況下，會(huì)先形成新的界面層如氧化硅層，接著再形成高介電常數(shù)的介電材料層、功函數(shù)金屬層與導(dǎo)電材料層于對(duì)應(yīng)的柵極溝槽中。
如前所述，對(duì)準(zhǔn)區(qū)212中的對(duì)準(zhǔn)標(biāo)記其柵極堆疊2 與2 會(huì)被置換成金屬柵極。 更明確的說(shuō)，與組件區(qū)214中的nFET的金屬柵極類似，柵極堆疊226與228中的硅層222 會(huì)被置換為金屬柵極。如此一來(lái)，對(duì)準(zhǔn)區(qū)212的柵極堆疊將具有η型金屬層與導(dǎo)電材料層。 在另一實(shí)例中，與組件區(qū)214中的pFET的金屬柵極類似，柵極堆疊2 與2 中的硅層222 會(huì)被置換為金屬柵極。在此例中，對(duì)準(zhǔn)區(qū)212的柵極堆疊將具有ρ型金屬層與導(dǎo)電材料層。在另一實(shí)施例中，作為對(duì)準(zhǔn)區(qū)212中對(duì)準(zhǔn)標(biāo)記的柵極堆疊仍為多晶硅柵極堆疊而不進(jìn)行上述置換成金屬柵極的工藝。在此例中，當(dāng)組件區(qū)214中的組件，其柵極因置換柵極工藝改變?yōu)榻饘贂r(shí)，圖案化掩模如圖案化光阻層或圖案化硬掩模層將覆蓋對(duì)準(zhǔn)區(qū)212使其不受柵極置換工藝影響，如圖9所示。如圖1及10所示，方法100的步驟112接著形成接點(diǎn)孔(contact hole，未示于圖上)作為電性內(nèi)連線。在一實(shí)施例中，接觸蝕刻停止層(CESL) 250形成于層間介電層M2 上，而另一層間介電層252形成于接觸蝕刻停止層250之上。接著涂布光阻層(未圖標(biāo))于半導(dǎo)體結(jié)構(gòu)上以進(jìn)行微影工藝，并軟烤涂布的光阻層。接著將具有接點(diǎn)孔圖案的光罩置于微影曝光裝置上，并將半導(dǎo)體結(jié)構(gòu)固定于微影曝光裝置的晶片平臺(tái)上。在曝光涂布后的光阻層之前，先將光罩對(duì)準(zhǔn)半導(dǎo)體結(jié)構(gòu)200。對(duì)準(zhǔn)步驟是依據(jù)對(duì)準(zhǔn)區(qū)212中的對(duì)準(zhǔn)標(biāo)記，比如柵極堆疊226與228。對(duì)準(zhǔn)標(biāo)記將搭配圖11作更詳細(xì)的說(shuō)明。圖11是圖8的半導(dǎo)體結(jié)構(gòu)的對(duì)準(zhǔn)標(biāo)記(亦即對(duì)準(zhǔn)區(qū)21 上視圖。在圖11中，對(duì)準(zhǔn)標(biāo)記的標(biāo)號(hào)為沈0。對(duì)準(zhǔn)標(biāo)記沈0 是形成于圖8的對(duì)準(zhǔn)區(qū)212中。對(duì)準(zhǔn)標(biāo)記沈0除了柵極堆疊226與228以外，還可包含額外柵極堆疊以組成光柵對(duì)準(zhǔn)標(biāo)記。在一實(shí)施例中，柵極堆疊的厚度為約1.6微米，而兩個(gè)相鄰的柵極堆疊間距為約1. 6微米。在另一實(shí)施例中，對(duì)準(zhǔn)標(biāo)記260可包含第二組的柵極堆疊構(gòu)成類似的光柵結(jié)構(gòu)， 且第二組柵極堆疊是用于垂直方向的對(duì)準(zhǔn)步驟。在一實(shí)施例中，第二組柵極堆疊的方向垂直于柵極堆疊2 與2 的方向。在另一實(shí)施例中，第二組柵極堆疊的方向與柵極堆疊226 及2 相同，差異在于相鄰的柵極堆疊的間距。由于半導(dǎo)體基板210經(jīng)過(guò)一或多道摻雜工藝如LDD摻雜、重?fù)诫sS/D及/或環(huán)形摻雜，其折射率已不同于摻雜前的半導(dǎo)體基板210，這將實(shí)質(zhì)上增加對(duì)準(zhǔn)信號(hào)的強(qiáng)度。所謂的晶片質(zhì)量(wafer quality ；WQ)可由對(duì)準(zhǔn)信號(hào)的質(zhì)量定量。WQ是實(shí)際上的信號(hào)強(qiáng)度與基準(zhǔn)標(biāo)記產(chǎn)生的信號(hào)比值。在一實(shí)施例中，WQ的定義如下式WQ= (SSalign/Gainalign) / (SSref/Gainref)在上式中，SMlign為來(lái)自對(duì)準(zhǔn)標(biāo)記的對(duì)準(zhǔn)信號(hào)強(qiáng)度。Gainalign為對(duì)準(zhǔn)信號(hào)的增益信號(hào)強(qiáng)度。SSref為來(lái)自基準(zhǔn)標(biāo)記的標(biāo)準(zhǔn)信號(hào)強(qiáng)度。Gainref為標(biāo)準(zhǔn)信號(hào)的增益強(qiáng)度。一般來(lái)說(shuō)，為了得到可信賴的對(duì)準(zhǔn)結(jié)果，WQ的值需大于1%。在一實(shí)例中，現(xiàn)有的對(duì)準(zhǔn)結(jié)構(gòu)其WQ小于1%，比如0. 3 %。在上述揭露的對(duì)準(zhǔn)標(biāo)記結(jié)構(gòu)中，WQ被提升到大于1%。 在另一實(shí)例中，當(dāng)對(duì)準(zhǔn)光源的波長(zhǎng)為約633nm時(shí)，WQ是大于3%。在又一實(shí)施例中，當(dāng)對(duì)準(zhǔn)源的波長(zhǎng)為約532nm時(shí)，WQ是大于8%。在對(duì)準(zhǔn)步驟中，半導(dǎo)體結(jié)構(gòu)200 (或晶片)是置于晶片平臺(tái)上，并采用上述的對(duì)準(zhǔn)結(jié)構(gòu)對(duì)準(zhǔn)光罩與晶片。在對(duì)準(zhǔn)后即曝光涂布的光阻。在對(duì)準(zhǔn)光罩的接點(diǎn)圖案與其它結(jié)構(gòu)如柵極堆疊、源極與漏極結(jié)構(gòu)后，接著可進(jìn)行其它微影工藝如曝光后烘烤(PEB)、顯影與硬烤以形成圖案化光阻層。之后進(jìn)行蝕刻工藝至層間介電層242與252，以形成接點(diǎn)孔于層間介電層中。接著可進(jìn)行其它工藝步驟。在另一實(shí)施例中，可將導(dǎo)電材料如鎢填入接點(diǎn)孔中以形成接點(diǎn)。在一實(shí)施例中，可先形成金屬硅化物于半導(dǎo)體基板上以降低接點(diǎn)電阻后，再將導(dǎo)電材料填入接點(diǎn)孔中以形成接點(diǎn)。之后可進(jìn)行化學(xué)機(jī)械研磨工藝以移除額外的導(dǎo)電材料層。雖然未圖示，但本發(fā)明的其它實(shí)施例仍可采用其它特征或工藝步驟。在一實(shí)施例中，組件區(qū)214包含其它組件如靜態(tài)隨機(jī)存取內(nèi)存(SRAM)單元。在一實(shí)例中，SRAM單元具有交叉耦合的nFET與pFET，并可進(jìn)一步具有其它晶體管作為通道柵極。在另一實(shí)施例中， FET可設(shè)計(jì)并作為其它應(yīng)用，比如影像偵測(cè)器。在另一實(shí)施例中，半導(dǎo)體基板200具有多個(gè)對(duì)準(zhǔn)區(qū)。舉例來(lái)說(shuō)，每一個(gè)晶粒(die)區(qū)域均具有一個(gè)對(duì)準(zhǔn)標(biāo)記。在曝光工藝中，每一個(gè)晶粒區(qū)域中的對(duì)準(zhǔn)標(biāo)記將用以對(duì)準(zhǔn)光阻與晶粒區(qū)域。接著以微影光源曝光晶粒區(qū)域。上述工藝將重復(fù)進(jìn)行于晶片的其它晶粒區(qū)域。在另一實(shí)施例中，可形成兩個(gè)或多個(gè)對(duì)準(zhǔn)標(biāo)記于晶片的不同位置，而對(duì)準(zhǔn)工藝將通過(guò)不同對(duì)準(zhǔn)標(biāo)記傳回的對(duì)準(zhǔn)信號(hào)平均值來(lái)進(jìn)行。接著，整片晶片將以步進(jìn)方式進(jìn)行掃描或曝光。在另一實(shí)施例中，組件區(qū)214中的nFET包含ρ型井區(qū)， 而pFET則包含η型井區(qū)。在另一實(shí)施例中，組件區(qū)214包含ρ型單元與η型單元的離子布植結(jié)構(gòu)，以應(yīng)用于SRAM組件。P型單元和η型單元的離子布植結(jié)構(gòu)與ρ型井區(qū)和η型井區(qū)類似，差異在于摻雜劑量和濃度不同。在另一實(shí)施例中，對(duì)準(zhǔn)標(biāo)記是形成于半導(dǎo)體基板210 上。舉例來(lái)說(shuō)，對(duì)準(zhǔn)標(biāo)記包含多個(gè)STI結(jié)構(gòu)形成于對(duì)準(zhǔn)區(qū)中，且STI結(jié)構(gòu)可作為光柵，其組態(tài)類似于圖11所示的對(duì)準(zhǔn)標(biāo)記260。在另一實(shí)施例中，ρ型金屬層與η型金屬層的形成順序不同，比如先形成η型金屬層再形成P型金屬層。在另一實(shí)施例中，PFET具有應(yīng)力結(jié)構(gòu)以增加其載子移動(dòng)率并改善組件效能。在進(jìn)一步的實(shí)施例中，可形成硅鍺合金(SiGe)于pFET的源極/漏極區(qū)，使其具有適當(dāng)?shù)膽?yīng)力效應(yīng)。在形成上述具有應(yīng)力的PFET的實(shí)施例中，以一或多道蝕刻步驟蝕刻pFET 的源極/漏極區(qū)的硅基板，使其凹陷。接著磊晶成長(zhǎng)SiGe于凹陷區(qū)中，并形成重?fù)诫s源極 /漏極區(qū)于磊晶成長(zhǎng)的SiGe結(jié)構(gòu)中。在另一實(shí)例中，在形成LDD結(jié)構(gòu)后接著形成虛置間隙壁，并在形成SiGe結(jié)構(gòu)后移除虛置間隙壁。接著在對(duì)應(yīng)的柵極堆疊側(cè)壁上形成主要間隙壁。主要間隙壁與虛置間隙壁之間的厚度差異可讓SiGe結(jié)構(gòu)補(bǔ)償重?fù)诫s源極/漏極。舉例來(lái)說(shuō)，主要間隙壁比虛置間隙壁厚，因此重?fù)诫s源極/漏極會(huì)形成于SiGe結(jié)構(gòu)中。在另一實(shí)施例中，nFET具有應(yīng)力結(jié)構(gòu)以增加載子移動(dòng)律并改善組件效能。在進(jìn)一步的實(shí)施例中，可形成碳化硅(SiC)于nFET的源極/漏極區(qū)，使其具有適當(dāng)?shù)膽?yīng)力效應(yīng)。使 nFET具有應(yīng)力的方法與使pFET具有應(yīng)力的方法類似。在另一實(shí)施例中，η型金屬層與ρ型金屬層各自具有適當(dāng)?shù)慕饘倩蚝辖稹Ｔ诹硪粚?shí)施例中，η型金屬層與P型金屬層各自具有多層結(jié)構(gòu)，以最佳化其功函數(shù)并降低其臨界電壓。在形成柵極堆疊(如2 及228)之前、之中及(或)之后可進(jìn)行其它工藝步驟。 舉例來(lái)說(shuō)，在步驟112之后可進(jìn)一步形成多層內(nèi)連線。多層內(nèi)連線包含垂直內(nèi)連線如已知導(dǎo)孔，以及水平內(nèi)連線如金屬線路。上述內(nèi)連線結(jié)構(gòu)可采用多種導(dǎo)電材料如銅、鎢或金屬硅化物。在一實(shí)施例中，可采用鑲嵌工藝以形成含銅的多層內(nèi)連線結(jié)構(gòu)。在一實(shí)例中，高介電常數(shù)的介電材料層可由其它合適方法形成，比如有機(jī)金屬 HiWiKW^ (metal organic chemical vapor deposition ；MOCVD) ^^^ !
(molecular beam epitaxy ;MBE)。在一實(shí)施例中，高介電常數(shù)的介電材料包含氧化鉿。在另一實(shí)施例中，高介電常數(shù)的介電材料包括氧化鋁。在其它實(shí)施例中，高介電常數(shù)的介電材料層包含金屬氮化物、金屬硅酸鹽或其它金屬氧化物。在另一實(shí)例中，界面層如氧化硅可形成于半導(dǎo)體基板上，其形成方法可為熱氧化法、ALD、紫外線-臭氧氧化法或其它合適方法。 在另一實(shí)例中，蓋層可形成于高介電常數(shù)的介電材料層與η型金屬層(或ρ型金屬層)之間。在前述的又一實(shí)施例中，在移除多晶硅層后可形成高介電常數(shù)的介電材料層于柵極堆疊中。舉例來(lái)說(shuō)，圖1的步驟106所形成的介電材料層220如氧化硅層可視作虛置氧化層，接著形成高介電常數(shù)的介電層-金屬柵極的堆疊，將高介電常數(shù)的介電材料層及金屬層填入柵極溝槽。如此一來(lái)，高介電常數(shù)的介電層-金屬柵極的堆疊亦稱作完全置換柵極。多種圖案化工藝可包含以微影工藝形成圖案化光阻層。舉例來(lái)說(shuō)，微影工藝可包含旋轉(zhuǎn)涂布光阻、軟烤、對(duì)準(zhǔn)光罩、曝光、曝光后烘烤、顯影與硬烤。微影工藝亦可加入或置換為其它合適方法如無(wú)光罩微影工藝、電子束直寫、離子束直寫、熱微影或分子轉(zhuǎn)印。本發(fā)明并不限于半導(dǎo)體結(jié)構(gòu)如FET (金屬氧化物半導(dǎo)體晶體管)或SRAM，并可進(jìn)一步應(yīng)用于其它具有金屬柵極堆疊與對(duì)準(zhǔn)標(biāo)記的集成電路。舉例來(lái)說(shuō)，半導(dǎo)體結(jié)構(gòu)可包含動(dòng)態(tài)隨機(jī)存取內(nèi)存(DRAM)單元、影像偵測(cè)器、電容及/或其它通稱為微電子組件的組件。在另一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包含鰭狀場(chǎng)效晶體管(FinFET)。可以確定的是，本發(fā)明亦可應(yīng)用于其它種類的晶體管如單柵極晶體管、雙柵極晶體管或其它多柵極晶體管，亦可應(yīng)用于其它組件如偵測(cè)單元、存儲(chǔ)單元、邏輯單元或其它單元。雖然本發(fā)明已以實(shí)施方式揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，其特征在于，包括 多個(gè)柵極堆疊，位于一半導(dǎo)體基板上并構(gòu)成一對(duì)準(zhǔn)標(biāo)記；多個(gè)摻雜結(jié)構(gòu)，位于每一該些柵極堆疊兩側(cè)的該半導(dǎo)體基板中；以及多個(gè)通道區(qū)位于該些柵極堆疊下方，且該些通道區(qū)不具有任何摻質(zhì)。
2.根據(jù)權(quán)利要求1所述的具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，其特征在于，該摻雜結(jié)構(gòu)包括淡摻雜漏極結(jié)構(gòu)、重?fù)诫s源極/漏極結(jié)構(gòu)、環(huán)形布植結(jié)構(gòu)或其任意組合。
3.根據(jù)權(quán)利要求1所述的具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，其特征在于，該些柵極堆疊構(gòu)成一光柵結(jié)構(gòu)。
4.一種具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，具有一對(duì)準(zhǔn)標(biāo)記，其特征在于，包括 一半導(dǎo)體基板，具有一組件區(qū)與一對(duì)準(zhǔn)區(qū)；一場(chǎng)效晶體管組件，位于該組件區(qū)中，其包括 一第一柵極堆疊形成于該半導(dǎo)體基板上；一第一源極/漏極區(qū)，位于該第一柵極堆疊兩側(cè)的該半導(dǎo)體基板中；以及一第一通道區(qū)具有一通道摻雜結(jié)構(gòu)，位于該第一柵極堆疊下的該半導(dǎo)體基板中；以及一對(duì)準(zhǔn)標(biāo)記形成于該對(duì)準(zhǔn)區(qū)中，包括 一第二柵極堆疊形成于該半導(dǎo)體基板上；一第二源極/漏極區(qū)，位于該第二柵極堆疊兩側(cè)的該半導(dǎo)體基板中；以及一第二通道區(qū)，位于該第二柵極堆疊下的該半導(dǎo)體基板中，且該第二通道區(qū)不具有該通道摻雜結(jié)構(gòu)。
5.根據(jù)權(quán)利要求4所述的具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，其特征在于，該第一與第二源極/漏極區(qū)包括淡摻雜漏極結(jié)構(gòu)；以及重?fù)诫s源極/漏極結(jié)構(gòu)。
6.根據(jù)權(quán)利要求4所述的具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，其特征在于，該通道摻雜結(jié)構(gòu)包括用以調(diào)整臨界電壓的摻質(zhì)。
7.根據(jù)權(quán)利要求4所述的具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)，其特征在于，該半導(dǎo)體基板包括硅，且該第二源極/漏極區(qū)的折射率為3。
8.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括 提供一半導(dǎo)體基板，其具有一組件區(qū)與一對(duì)準(zhǔn)區(qū)；進(jìn)行一第一離子布植至該半導(dǎo)體基板的該組件區(qū)中，同時(shí)以一布植掩模層覆蓋該對(duì)準(zhǔn)區(qū)，該第一離子布植是擇自井區(qū)布植、臨界電壓布植與上述的組合；接著形成一第一多晶硅柵極堆疊于該組件區(qū)中，與一第二多晶硅柵極堆疊于該對(duì)準(zhǔn)區(qū)中；以及接著進(jìn)行一第二離子布植至該半導(dǎo)體基板的該組件區(qū)與該對(duì)準(zhǔn)區(qū)，該第二離子布植的步驟會(huì)調(diào)整該半導(dǎo)體基板的折射率，且會(huì)將來(lái)自該對(duì)準(zhǔn)區(qū)的對(duì)準(zhǔn)信號(hào)的晶片質(zhì)量提升至大于1%。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，還包括 形成一層間介電材料層于該半導(dǎo)體基板上；將該第一與第二多晶硅柵極堆疊置換為金屬柵極堆疊；涂布一光阻層于該層間介電材料層上；根據(jù)來(lái)自對(duì)準(zhǔn)區(qū)的對(duì)準(zhǔn)信號(hào)，將光罩對(duì)準(zhǔn)該半導(dǎo)體基板；以及以該光罩的接點(diǎn)圖案曝光該光阻層。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，該第二離子布植的摻雜劑量大于IO14離子數(shù)/cm2。
全文摘要
本發(fā)明提供一種具有對(duì)準(zhǔn)標(biāo)記的半導(dǎo)體結(jié)構(gòu)及其形成方法。在一實(shí)施例的半導(dǎo)體結(jié)構(gòu)中，多個(gè)柵極堆疊形成于半導(dǎo)體基板上并構(gòu)成對(duì)準(zhǔn)標(biāo)記。多個(gè)摻雜結(jié)構(gòu)形成于半導(dǎo)體基板中并位于每一柵極堆疊的兩側(cè)。多個(gè)通道區(qū)位于柵極堆疊下方，且通道區(qū)不具有任何通道摻質(zhì)。
文檔編號(hào)H01L21/336GK102254899SQ201010527199
公開(kāi)日2011年11月23日 申請(qǐng)日期2010年10月19日 優(yōu)先權(quán)日2010年5月19日
發(fā)明者溫明璋, 王憲程, 陳俊光 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司