專利名稱：雙極型半導體器件和制造方法
技術領域：
本說明書涉及雙極型半導體器件，在一個或多個實施例中涉及IGBT及其制造方法。
背景技術：
諸如金屬氧化物半導體場效應晶體管(MOSFET)或絕緣柵雙極型晶體管(IGBT)之 類的場效應控制的開關器件已用于各種應用，包括用作電源及功率轉換器、電動車、空調以 及甚至立體聲系統(tǒng)中的開關。尤其就能夠開關大電流和/或以較高電壓操作的功率器件而 言，往往期望在傳導導通狀態(tài)下的低電阻。這意味著例如對于要開關的給定電流，接通IGBT 兩端的電壓降，即集電極-發(fā)射極飽和電壓VCEsat，期望是低的。另一方面，在IGBT的切斷 或換向期間發(fā)生的損耗往往也要保持很小以使總體損耗最小化?？梢酝ㄟ^導通狀態(tài)下的高 空穴等離子體濃度來獲得低VCEsat，該高空穴等離子體濃度進而易于增加開關損耗。在關 斷性能和VCEsat之間的權衡因此就已知的IGBT而言往往不令人滿意。出于這些及其他原因，存在對本發(fā)明的需要。

發(fā)明內容
本發(fā)明一方面涉及一種雙極型半導體器件，包括半導體襯底，包括第一表面、相 對表面、被布置在第一表面和相對表面之間的第一和第二 pn結；第一金屬化部，被布置在 第一表面上；第二金屬化部，被布置在相對表面上；以及緊挨著第一 pn結布置的絕緣柵電 極；半導體襯底還包括空穴電流再分布結構，該空穴電流再分布結構完全嵌入在半導體襯 底中并且布置在第一金屬化部和第一 pn結之間。本發(fā)明另一方面涉及一種η溝道IGBT，包括ρ摻雜的主體區(qū)，包括第一空穴遷移 率；以及子區(qū)，完全嵌在主體區(qū)內且包括比第一空穴遷移率低的第二空穴遷移率。本發(fā)明又一方面涉及一種平面IGBT，在垂直截面中包括發(fā)射極電極；集電極電 極，被布置在發(fā)射極電極之下；兩個P型主體區(qū)；絕緣柵電極，被布置在兩個主體區(qū)之上；兩 個P型主體接觸區(qū)，每個主體接觸區(qū)電連接相應主體區(qū)與發(fā)射極電極，η型漂移區(qū)，與主體 區(qū)形成相應的Pn結；ρ型集電極區(qū)，被布置在集電極電極之上；以及兩個嵌入式結構，被布 置在集電極區(qū)之上并且從由多孔半導體區(qū)、空腔、絕緣區(qū)和包括附加空穴散射中心的半導 體區(qū)組成的群中進行選擇；且其中每個嵌入式結構被布置在相應的主體接觸區(qū)之下以致兩 個嵌入式結構的每個在水平投影中與相應的主體接觸區(qū)重疊。本發(fā)明又一方面涉及一種溝槽IGBT，在垂直截面中包括發(fā)射極電極；ρ型主體 區(qū)；η型漂移區(qū)，與主體區(qū)形成pn結；絕緣柵電極，被布置在延伸經過ρ型主體區(qū)到漂移區(qū) 中的垂直溝槽中；P型主體接觸區(qū)，電連接主體區(qū)與發(fā)射極電極；P型集電極區(qū)，被布置在漂 移區(qū)之下；以及嵌入式結構，被布置在集電極區(qū)之上并且從由多孔半導體區(qū)、空腔和包括附 加空穴散射中心的半導體區(qū)組成的群中進行選擇，嵌入式結構被布置在主體接觸區(qū)之下以 致嵌入式結構和主體接觸區(qū)在水平投影中重疊。
本發(fā)明又一方面涉及一種用于形成雙極型半導體器件的方法，包括提供半導體 襯底，該半導體襯底包括主水平表面、η型第一半導體區(qū)、ρ型第二半導體區(qū)和ρη結；形成 包括第三摻雜濃度的P型第三半導體區(qū)，以致第一半導體區(qū)和第三半導體區(qū)形成在ρη結之 上的另外的ρη結；在ρη結之上形成嵌入式結構，該嵌入式結構包括比鄰近半導體區(qū)的空穴 遷移率低的空穴遷移率；以及形成與P型第三半導體區(qū)電接觸的包括比第三摻雜濃度高的 第四摻雜濃度的P型第四半導體區(qū)，以致第四半導體區(qū)和嵌入式結構被布置在相互正交且 與主表面正交的兩個垂直截面中。


附圖被包括以提供對實施例的進一步理解并且被包含在本說明書中并構成本說 明書的一部分。附圖示出了實施例并且連同描述一起用來解釋實施例的原理。其他實施例 和實施例的許多預期優(yōu)點將容易明白，因為通過參考以下詳細描述，它們變得更好理解。附 圖的元件不必相對于彼此按比例繪制。同樣的參考數字指代對應的類似部件。圖1示出根據一個實施例的半導體器件的垂直截面。圖2以垂直截面示出根據一個實施例的半導體器件。圖3示出根據一個實施例的半導體器件的垂直截面。圖4以垂直截面示出根據一個實施例的半導體器件。圖5示出根據一個實施例的半導體器件的垂直截面。圖6示出根據一個實施例的半導體器件的垂直截面。圖7示出根據一個實施例的圖1所示的半導體器件的另外的垂直截面。圖8-12以垂直截面示出根據一個或多個實施例的制造過程。圖13-14以垂直截面示出根據一個或多個實施例的制造過程。圖15-17以垂直截面示出根據一個或多個實施例的制造過程。
具體實施例方式在以下的詳細描述中，參考構成此部分的附圖，在附圖中通過說明可以實踐本發(fā) 明的具體實施例來示出。關于這點，方向術語，諸如“頂部”、“底部”、“前”、“后”、“前沿”、“拖 尾”等等，參考被描述的(一個或多個)圖的定向被使用。因為實施例的部件可以以許多不 同的定向被定位，所以方向術語用于說明的目的而決不是限制。要理解，在不偏離本發(fā)明的 范圍的情況下可以利用其他實施例并且可以做出結構或邏輯變化。因此，以下的詳細描述 不要以限制的意義來理解，并且本發(fā)明的范圍由所附的權利要求書限定。現(xiàn)在詳細參考各個實施例，在圖中示出所述實施例的一個或多個示例。每個示例 通過解釋來提供，并且不打算作為本發(fā)明的限制。例如，被示出或描述為一個實施例的部件 的特征可以用在其他實施例中或結合其他實施例被使用以產生仍為另外的實施例。本發(fā)明 旨在包括這樣的修改和變型。使用特定語言來描述這些示例，所述特定語言不應當解釋為 限制所附權利要求書的范圍。如本說明書中使用的術語“水平”旨在描述與半導體襯底或主體的第一表面平行 的定向。這可以是例如晶片或管芯的表面。如本說明書中使用的術語“垂直”旨在描述垂直于半導體襯底或主體的第一表面(即在其法向方向上)布置的定向。一些圖通過緊挨著摻雜類型指示“_”或“ + ”來示出相對摻雜濃度。例如，“ι?！币?指比“η”摻雜區(qū)的摻雜濃度小的摻雜濃度，而“η+”具有比“η”摻雜區(qū)大的摻雜濃度。然而， 指示相對摻雜濃度不意味著相同的相對摻雜濃度的摻雜區(qū)必須具有相同的絕對摻雜濃度， 除非另外指出。例如，兩個不同的η+區(qū)可以具有不同的絕對摻雜濃度。例如對于η—和ρ+ 區(qū)，情況也如此。在本說明書中描述的具體示例實施例關于由場效應控制的雙極型半導體器件，諸 如IGBT且尤其是功率IGBT，但不限于此。如本說明書中使用的術語“場效應”旨在描述電場調解形成“反型溝道”和/或控 制半導體區(qū)中的反型溝道的導電率和/或形狀。溝道區(qū)的導電類型被典型地改變，即被反 轉，以在與溝道區(qū)相鄰的反轉導電類型的兩個半導體區(qū)之間形成單極電流通路。在本說明書的背景下，術語“M0S”(金屬氧化物半導體)應當被理解為包括更一 般的術語“MIS” (金屬絕緣體半導體)。例如，術語MOSFET (金屬氧化物半導體場效應晶體 管)應當被理解為包括具有不是氧化物的柵絕緣體的FET，即術語MOSFET被用于更一般的 術語，分別意指IGFET (絕緣柵場效應晶體管)和MISFET。在本說明書的背景下，其中可以由場效應形成和/或控制反型溝道的半導體區(qū)也 被稱為主體區(qū)。在本說明書的背景下，術語“場效應結構”旨在描述在半導體襯底或半導體器件 中形成的且具有柵電極的結構，所述柵電極由介電區(qū)或介電層至少與主體區(qū)絕緣。用于在 柵電極和主體區(qū)之間形成介電區(qū)或介電層的介電材料的示例包括氧化硅(SiO2)、氮化硅 (Si3N4)、氮氧化硅(SiOxNy)、氧化鋯(ZrO2)、氧化鉭(Ta2O5)、氧化鈦(TiO2)和氧化鉿(HfO2)， 但不限于此。在柵電極和主體區(qū)之間的閾值電壓Vth之上，在鄰近介電區(qū)或介電層的主體區(qū)的 溝道區(qū)中由于場效應而形成和/或控制反型溝道。閾值電壓Vth典型地指的是為在形成晶 體管結構的源極和漏極的、第一導電類型的兩個半導體區(qū)之間開始單極電流流動所需的最 小柵電壓。根據一個實施例，提供η溝道IGBT。IGBT包括具有第一空穴遷移率的ρ摻雜主體 區(qū)以及完全嵌入在主體區(qū)內的且具有比第一空穴遷移率低的第二空穴遷移率的子區(qū)。根據另一個實施例，提供用于形成雙極型半導體器件的方法。提供半導體襯底，其 具有主水平表面、η型第一半導體區(qū)、P型第二半導體區(qū)和ρη結。形成具有第三摻雜濃度的 P型第三半導體區(qū)以致第一半導體區(qū)和第三半導體區(qū)形成在Pn結之上的另外的ρη結。具 有比鄰近半導體區(qū)的空穴遷移率低的空穴遷移率的嵌入式結構形成在ρη結構之上。具有 比第三摻雜濃度高的第四摻雜濃度的P型第四半導體區(qū)形成為與P型第三半導體區(qū)電接觸 以致第四半導體區(qū)和嵌入式結構被布置在彼此正交且與主表面正交的兩個垂直截面中。通過以下描述和所附的權利要求書，半導體器件的另外的實施例、修改和改進以 及用于形成該半導體器件的方法將變得更明顯。圖1以垂直截面示出半導體器件100的一個實施例，該半導體器件100在這個實 施例中典型地是功率半導體器件。半導體襯底20可以是單個體單晶材料。也可能的是，半 導體襯底20包括體單晶材料30以及在其上形成的至少一個外延層40。使用外延層提供在修改材料的背景摻雜方面更大的自由度，原因在于可以在沉積一個或多個外延層期間調節(jié) 摻雜濃度。為清楚起見，半導體襯底20在以下示例中被認為由硅制成。然而，半導體襯底20 可以由適合用于制造半導體器件的任何半導體材料制成。這樣的材料的示例包括舉幾個來 說諸如硅(Si)或鍺(Ge)的元素半導體材料、諸如碳化硅(SiC)或鍺硅(SiGe)的IV族化 合物半導體材料、諸如砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、銦鎵磷(InGaP)或銦鎵 砷磷(InGaAsP)的二元、三元或四元III-V半導體材料、以及諸如碲化鎘(CdTe)和碲鎘汞 (HgCdTe)的二元、三元II-VI半導體材料，但不限于此。上面提及的半導體材料也被稱為同 質結半導體材料。當組合兩個不同的半導體材料時，形成異質結半導體材料。異質結半導 體材料的示例包括但不限于硅-碳化硅(SixC1J和SiGe異質結半導體材料。對于功率半 導體應用，當前主要使用Si、SiC和GaN材料。典型地，通過提供在其上外延沉積一個或多個單晶層40的單個體單晶ρ型主體30 來形成半導體襯底20或半導體主體20。主體30可以形成高摻雜的ρ型集電極區(qū)1。一個 或多個外延層40在所示的垂直截面中容納η型漂移區(qū)2和兩個隔開的ρ型主體區(qū)3。漂移 區(qū)2與每個主體區(qū)3形成相應的第一 ρη結11并且與集電極區(qū)1形成第二 ρη結12。在以 下的實施例中，第二 Pn結12和第一 ρη結11也被分別稱為ρη結和另外的ρη結。如本說 明書中使用的術語“結”旨在描述相同導電類型但具有顯著不同的摻雜濃度的鄰近半導體 區(qū)或部分之間的邊界表面或邊界層。與此不同，術語“ρη結”和“整流結”描述相反摻雜類 型的鄰近半導體區(qū)之間的界面。在一些實施例中，漂移區(qū)2從第二 ρη結12延伸到半導體襯底20的第一或主水平 表面15。圖1的半導體器件100還包括第一金屬化部或第一電極7，其在一個實施例中形成 發(fā)射極電極或發(fā)射極7并且被布置在第一表面15上，并且經由半導體襯底20的相應高摻 雜的P型主體接觸區(qū)5與主體區(qū)3歐姆接觸。在本說明書的背景下，術語“歐姆接觸”、“電 接觸”、“接觸”和“電連接”旨在描述在半導體器件的兩個區(qū)、部分或部件之間存在歐姆電連 接或歐姆電流通路，具體地是低歐姆電阻的連接，即使沒有電壓被施加到半導體器件。歐姆 電連接特征在于例如與ρη結的非對稱電流電壓(I-V)曲線不同的線性且對稱的電流-電 壓(I-V)曲線。半導體襯底20在所示的垂直截面中還包括與第一金屬化部7歐姆接觸的兩個高 摻雜的η型區(qū)4。兩個η型區(qū)4的每個鄰近相應主體區(qū)3并且在一個實施例中形成源極區(qū) 4。半導體器件100還包括絕緣柵電極9，其在實施例中也被布置在第一表面15上。 柵電極9被布置為緊挨著漂移區(qū)2、主體區(qū)3，即緊挨著第一 ρη結11且緊挨著源極區(qū)4以 在相應P型主體區(qū)3中的漂移區(qū)3和每個源極區(qū)4之間沿柵絕緣區(qū)91形成η溝道區(qū)31或 η溝道31。在半導體器件100的正向模式下，η溝道提供第一金屬化部7或發(fā)射極電極7和 漂移區(qū)3之間的單極電流通路。集電極區(qū)1典型地從第二 ρη結12向下延伸到半導體襯底 20的第二水平表面16。由于第二表面16與第一表面15相對，第二表面16在下文中也被 稱為相對表面16。而且，集電極區(qū)1形成到第二金屬化部8或第二電極8的歐姆接觸，該第 二金屬化部8或第二電極8在這個實施例中形成集電極電極8或集電極8并且被布置在第 二表面16上。
如虛線箭頭所指示的，電子電流可以在半導體器件100的正向傳導模式下從發(fā)射 極電極7經由源極區(qū)4、鄰近相應η溝道31、漂移區(qū)2和集電極區(qū)1而流到集電極電極8。 在正向模式下，集電極電壓高于發(fā)射極電壓，即第二 Pn結12被正向偏置。在正向模式下并 且在足夠高的柵電壓時，形成反型溝道31并且半導體器件100處于導通狀態(tài)或正向傳導模 式，否則處于其中電流流動被阻斷的阻斷模式。當第二 ρη結12被反向偏置時，電流流動也 被阻斷。換言之，雙極型半導體器件100可以被操作為IGBT。因而，在正向傳導模式下由 于從P+集電極區(qū)1到漂移區(qū)2中的空穴(漂移區(qū)2中的少數載流子)注入而顯著地減小 η_漂移區(qū)2的電阻以及因此減小VCEsat。根據一個實施例，半導體襯底20還包括在每個主體區(qū)3中的空穴電流再分布結構 10或空穴電流抑制結構10。這意味著空穴電流再分布結構10完全嵌入在半導體襯底20中 并且布置在發(fā)射極電極7和第一 ρη結11之間。為了在正向傳導模式下再分布空穴電流， 與鄰近或嵌入式半導體區(qū)(即圖1的實施例中的主體區(qū)3)的空穴遷移率相比，至少減小空 穴電流再分布結構10的空穴遷移率。換言之，圖1的半導體器件可以被描述為具有ρ摻雜的主體區(qū)的η溝道IGBT，該主 體區(qū)具有空穴遷移率減小的完全嵌入式子區(qū)。典型地，空穴電流再分布結構10的空穴遷移率低于主體區(qū)3的空穴遷移率的大約 一半、或者低于大約五分之一或甚至小于十分之一。電流再分布結構10的空穴遷移率可以 比主體區(qū)3的空穴遷移率小得多。電流再分布結構10甚至可以具有零的空穴遷移率。電 流再分布結構10可以例如是空腔和/或包括絕緣材料。由于空穴電流再分布結構10的減 小的空穴遷移率和布置，沿集電極電極8和發(fā)射極電極7之間的幾何最短線路的空穴電流 典型地被阻斷或者至少被減小，如圖1中的虛線箭頭所示。換言之，在正向傳導模式下在主體接觸區(qū)5和集電極區(qū)1之間的幾何最短空穴電 流通路的電阻被增加了。在這種情況下，在正向傳導模式下靠近主體區(qū)3的漂移區(qū)2中的 空穴電流被集中到高電子電流的區(qū)域。這由圖1中的點劃線箭頭指示。在這種情況下，在 漂移區(qū)2的上部分中例如在兩個所示的第一 ρη結11之間的空穴濃度或空穴等離子體濃度 在正向傳導時被增加超過漂移區(qū)2的其余下部分或背后部分的水平。典型地，如果減小ρ 發(fā)射極1的摻雜濃度，則與類似于圖1所示的IGBT 100但沒有空穴電流再分布結構10的 IGBT 100相比沒有或幾乎沒有增加VCEsat。由于下部分中的減小空穴濃度，圖1中的半導體器件100的開關損耗與沒有空穴 電流再分布結構10的IGBT相比被減小。同樣，如果不改變P發(fā)射極1的摻雜濃度，則可 以通過集成空穴電流再分布結構10針對IGBT的給定開關損耗來減小VCEsat。換言之，空 穴電流再分布結構10導致導通狀態(tài)的空穴等離子體濃度的再分布，以致改進關斷性能和 VCEsat之間的權衡。根據一個實施例，空穴電流再分布結構10由包括附加的空穴散射中心的相應ρ摻 雜子區(qū)10形成。這樣的附加的空穴散射中心降低空穴的遷移率Pn并且可以通過用諸如 磷、硒或砷之類的施主以比子區(qū)10的ρ摻雜濃度低的濃度對ρ摻雜子區(qū)10另外摻雜來獲 取。換言之，子區(qū)10的ρ摻雜在實施例中僅被附加施主部分地補償以在ρ摻雜的子區(qū)10 中引入附加的空穴散射中心。在這種情況下，沒有形成另外的Pn結并且空穴的遷移率μη 可以被減小而不改變空穴的載流子壽命。然而也可能的是，用雜質對P摻雜的子區(qū)10進行摻雜，所述雜質既不充當施主也不充當受主而充當附加的空穴散射中心，諸如例如硅半導 體材料中的鍺或碳。對于不充當施主的雜質，摻雜濃度典型地比對于用于部分補償子區(qū)10 的P摻雜的摻雜劑高。也可以通過把諸如Si-、H-、He-、Ar-或B-離子之類的離子注入到主體區(qū)3的子 區(qū)10中并且隨后退火以在子區(qū)10中形成晶體缺陷(其在這個實施例中可以操作為空穴電 流再分布結構10)，來獲取空穴散射中心。在一個實施例中，空穴電流再分布結構10通過由多孔半導體材料例如由多孔硅 制成的子區(qū)10形成。根據孔隙率，空穴的遷移率μη(以及電子遷移率)可以被顯著地減 小?？紫堵实湫偷貜拇蠹s少許5%變化到大約100% (較大空腔)。子區(qū)10也可以是異質 的，例如由具有例如小于大約50%的孔隙率的上部分和較高孔隙率(例如高達70%)的下 部分組成。多孔硅子區(qū)10可以例如通過掩模的陽極電化學氧化(陽極氧化)以及蝕刻與 退火(其典型地接著是沉積外延層)來產生。根據一個實施例，空穴電流再分布結構10可以包括或可以由多孔半導體區(qū)、空 腔、絕緣區(qū)和具有附加空穴散射中心的半導體區(qū)中的至少一個制成。不言而喻，空穴電流再 分布結構10可以由不同的部分組成。為了再分布導通狀態(tài)的空穴等離子體以致改進關斷性能和VCEsat之間的權衡， 空穴電流再分布結構10典型地被布置在相應主體接觸區(qū)5之下，即電流再分布結構10和 相應主體接觸區(qū)5在水平面上的投影中或在平面圖中重疊。而且，空穴電流再分布結構10典型地不與溝道區(qū)31重疊，或者在水平面上的投影 中或在平面圖中僅有少量重疊以避免或最小化在溝道區(qū)31中或靠近溝道區(qū)31的空穴遷移 率的減小。在一個實施例中，空穴電流再分布結構10被布置在在第一 ρη結11的反向偏置期 間未耗盡的相應主體區(qū)3的部分中。在阻斷狀態(tài)下，漂移區(qū)2根據發(fā)射極電極7和集電極 電極8之間的電壓而從第一 ρη結11耗盡到圖1中繪制的漂移區(qū)2中的虛線。主體區(qū)3在 阻斷狀態(tài)下也被耗盡，如主體區(qū)3中的虛線所指示的，但典型地到比漂移區(qū)2更少的延伸， 原因在于主體區(qū)3的較高摻雜濃度。為避免靠近空穴電流再分布結構10的高場強，空穴電 流再分布結構10典型地被布置在耗盡區(qū)13之外。在另一個實施例中，空穴電流再分布結構10被垂直布置在相應主體區(qū)3之下。這 被示于圖2中，圖2示出與圖1類似的但帶有垂直更深布置的空穴電流再分布結構10的半 導體器件100。在這樣的布置中，導通狀態(tài)的空穴等離子體濃度也可以被改變，以致改進關 斷性能和VCEsat之間的權衡。空穴電流再分布結構10完全嵌入在圖2的半導體器件100 中的漂移區(qū)2內。在圖1中，空穴電流再分布結構10完全嵌入在相應主體區(qū)2內。換言之， 空穴電流再分布結構10完全嵌入在半導體主體20內?？昭娏髟俜植冀Y構10或子區(qū)10 因此在下文中也被稱為嵌入式結構10?，F(xiàn)在參考圖3，解釋另外的實施例。圖3的半導體器件100類似于圖1所示的半導 體器件100并且其也可以被操作為IGBT。圖3的半導體器件100包括具有第一摻雜濃度的 第一集電極部分Ia的水平結構化集電極區(qū)域以及具有比第一摻雜濃度更低的摻雜濃度的 兩個相鄰第二集電極部分lb。然而也可能的是，第二集電極部分Ib的摻雜濃度高于第一摻 雜濃度。第一集電極部分Ia到絕緣柵電極9的距離，典型地是中心距或平均距離，小于第二集電極部分Ib到絕緣柵電極9的距離。根據實施例，第一集電極部分Ia到絕緣柵電極 9的最小距離小于第二集電極部分Ib到絕緣柵電極9的最小距離。由于圖3的IGBT 100 的結構化集電極區(qū)，Pnp晶體管的增益μρηρ被水平地改變。這可以用來改進在換向期間 IGBT 100的軟度。注意，圖1-3所示的IGBT可以被認為是η溝道場效應晶體管(FET)和 ρηρ晶體管的Darlington(達林頓)配置。圖1到3的半導體器件100也可以被描述為平面IGBT 100，即具有布置在第一表 面15上的絕緣柵電極9的IGBT 100。平面IGBT 100在垂直截面中具有發(fā)射極電極7、布 置在發(fā)射極電極7之下的集電極電極8、兩個ρ型主體區(qū)3、以及布置在主體區(qū)3之上的絕 緣柵電極9。平面IGBT 100還包括兩個ρ型主體接觸區(qū)5，其每個電連接相應主體區(qū)3與 發(fā)射極電極7 ；η型漂移區(qū)2，其與主體區(qū)3形成相應的ρη結11 ;ρ型集電極區(qū)1，其布置在 集電極電極8上；η型漂移區(qū)2，其布置在集電極區(qū)1上；以及兩個嵌入式結構10。兩個嵌 入式結構10被布置在集電極區(qū)1之上并且從由多孔半導體區(qū)、空腔、絕緣區(qū)和包括附加空 穴散射中心的半導體區(qū)組成的群中進行選擇。每個嵌入式結構10被布置在相應主體接觸 區(qū)5之下以致兩個嵌入式結構的每個在水平投影中與相應的主體接觸區(qū)5至少部分重疊。關于圖4到6，解釋具有布置在溝槽中的絕緣柵電極的雙極型半導體器件的若干 實施例。以垂直截面示出圖4的半導體器件100。其包括發(fā)射極電極7、ρ型主體區(qū)3、η型 漂移區(qū)2和兩個絕緣柵電極9，所述η型漂移區(qū)2與主體區(qū)3形成第一 ρη結11，所述兩個 絕緣柵電極9被布置在從第一表面15延伸到漂移區(qū)2的相應垂直溝槽中。P型主體接觸區(qū) 5被布置在兩個柵電極9之間并且電連接主體區(qū)3與發(fā)射極電極7。在漂移區(qū)2之下布置 與集電極電極8電接觸的ρ型集電極區(qū)1。圖4的半導體器件100也可以被操作為IGBT 100。在主體區(qū)3內嵌入式結構10 被布置成使得嵌入式結構10和主體接觸區(qū)5在水平投影中至少部分重疊。嵌入式結構10 可以包括或可以由多孔半導體區(qū)、空腔、絕緣區(qū)和具有附加空穴散射中心的半導體區(qū)中的 至少一個制成。在這種情況下，導通狀態(tài)的空穴等離子體可以被再分布以致改進IGBT 100 的導通狀態(tài)下的VCEsat和關斷性能之間的權衡。這由點劃線箭頭示出，指示導通狀態(tài)空穴 電流被集中到高電子電流(虛線箭頭)的區(qū)域。在導通狀態(tài)下，電子電流從與發(fā)射極電極4電接觸的η型源極區(qū)4、經過沿柵絕緣 區(qū)91形成在主體區(qū)中的溝道區(qū)31、經過漂移區(qū)2、任選的中等或高摻雜的η型場阻止區(qū)6 而流到集電極區(qū)1。沿集電極電極8和發(fā)射極電極7之間的幾何最短電路線路的空穴電流 也被典型地阻斷或者至少被減小，如圖4中的虛線箭頭所示。IGBT 100的第二 ρη結12形成在場阻止區(qū)6和集電極區(qū)1之間。不言而喻，在其 他實施例中第二 ρη結12也可以形成在漂移區(qū)2和集電極區(qū)1之間。而且，η+場阻止區(qū)6 也可以任選地布置在如圖1到3所示的平面IGBT中的集電極區(qū)1和漂移區(qū)2之間。而且， 平面和溝槽IGBT的典型最大摻雜濃度是類似的。最大摻雜濃度典型地對于主體區(qū)3在大 約IO16CnT3和大約IO17cnT3之間、對于(ρ+)主體接觸區(qū)5和集電極區(qū)1在大約5*1016cm_3和 大約102°cm_3之間、對于(rO漂移區(qū)2在大約1012cm_3和大約1014cm_3之間、對于(η.)源極 區(qū)4在大約三倍IO19CnT3和大約幾倍IO2tlCnT3之間并且對于場阻止區(qū)6在大約IO15CnT3和大 約IO17CnT3之間變化。另外，發(fā)射極電極7、集電極電極8和柵電極9的材料典型地是諸如Al、Ti、W和Cu之類的金屬或者包括這些金屬或它們的合金中的至少一個的層的組合，但也 可以是具有關于電導率的金屬或近金屬屬性的材料，諸如重摻雜的η型或ρ型多晶硅、TiN 或導電硅化物諸如WSi2。關于圖5，將解釋另外的實施例。圖5的半導體器件100類似于圖4的半導體器 件。然而，主體區(qū)3包圍若干子區(qū)10或空穴電流再分布結構10以在IGBT 100的導通狀態(tài) 下再分布空穴等離子體。不言而喻，每主體區(qū)3若干子區(qū)10或空穴電流再分布結構10也 可以用來在如果參考圖1到3所描述的平面IGBT 100的導通狀態(tài)下再分布空穴等離子體。關于圖6，將解釋又另外的實施例。圖5的半導體器件100類似于圖4的半導體器 件。然而，空穴電流再分布結構10也布置在集電極區(qū)1之上但是不嵌入在主體區(qū)3內而是 在漂移區(qū)2內以在IGBT 100的導通狀態(tài)下再分布空穴等離子體。為此，圖6的半導體器件 的嵌入式結構10可以包括或可以由多孔半導體區(qū)、空腔和具有附加空穴散射中心的半導 體區(qū)中的至少一個制成。圖1到6所示的半導體器件100的共同特征也可以被描述為具有布置在半導體主 體20的主水平表面15上的發(fā)射極電極7的IGBT，半導體主體20具有電連接到發(fā)射極電 極7的主體接觸區(qū)5以及比相鄰半導體區(qū)更低的空穴遷移率的嵌入式結構10。嵌入式結 構10被垂直布置在主體接觸區(qū)5之下，并且主體接觸區(qū)5和嵌入式結構10被布置在彼此 正交且與第一表面15正交的兩個垂直截面中。這被進一步示于圖7中，圖7示出在沿圖1 的線s的另外的垂直截面中圖1的半導體器件100。圖1和圖7的截面彼此正交且與主表 面15正交。這兩個垂直截面包括主體接觸區(qū)5和嵌入式結構10。這對圖2到6的半導體 器件100以及沿相應線s的其相應另外的垂直截面也成立。圖7示出單連通的連續(xù)嵌入式 結構10。然而也可能的是，沿圖1到6的線s的另外的垂直截面示出若干水平隔開的嵌入 式結構10。典型地，圖1到6所示的半導體器件100是具有在圖中所示的多個結構的功率半 導體器件。換言之，所示的部分典型地對應于這種功率半導體器件的單元。而且，在垂直截 面中彼此分離的區(qū)域也可能是單連通的。當所示的區(qū)域被定形為伸出繪圖平面的條時情形 典型地不是這樣。主體區(qū)3、嵌入式區(qū)10以及主體接觸區(qū)5和圖1中的源極區(qū)4或圖4到 圖6中的源極區(qū)4也可以是環(huán)形的，即單連通的。在這些情況下，垂直截面將示出分離的相 應部分。在下文中，描述用于形成上面解釋的半導體器件的方法。關于圖8到12，示出用于形成根據若干實施例的半導體器件100的方法。在第一 過程中，提供硅半導體襯底20a。如圖8的垂直截面所示，半導體襯底20a包括主水平表面 15a和相對布置的表面16、典型弱摻雜的η型第一半導體區(qū)2、典型重摻雜的ρ型第二半導 體區(qū)1以及形成在第一和第二半導體區(qū)2、1之間的基本水平定向的ρη結12。在最終形成 的器件中，第二半導體區(qū)1典型地形成集電極區(qū)1并且第一半導體區(qū)2的至少部分形成部 分漂移區(qū)2。然而也可能的是，中等或高摻雜的η型層被布置在第一半導體區(qū)2和第二半導 體區(qū)1之間。中等或高摻雜的η型層典型地形成在最終形成的半導體器件中的場阻止區(qū)。 典型地，任選的中等或高摻雜的η型層和第一半導體區(qū)2通過外延沉積來形成。在外延沉 積期間，第一半導體區(qū)2和中等或高摻雜的η型層的期望摻雜濃度可以通過供應適當的摻 雜劑量來調節(jié)。任選的中等或高摻雜的η型層和第二半導體區(qū)1也可以通過在第二或相對表面16的注入和隨后的阱推過程(drive-in process)來形成。此后，通過在第一表面15a的掩模硼注入和隨后的阱推過程來形成ρ型區(qū)3a。ρ 型區(qū)3a由在注入期間被掩模的第一半導體區(qū)2的部分加水平隔開。而且，ρ型區(qū)3a與第 一半導體區(qū)2形成另外的pn結11。此后，通過摻雜過程在每個區(qū)3a中形成子區(qū)10，以致 其空穴遷移率小于區(qū)3a的空穴遷移率。根據一個實施例，可以通過諸如磷或硒之類的施主 到子區(qū)10中的內擴散過程來執(zhí)行該摻雜。施主的最終濃度應當低于其補償濃度以避免形 成附加的pn結。所得到的結構被示于圖9中。在一個實施例中，通過掩例如Si或Ar離子的掩模離子注入和隨后的熱退火來形 成子區(qū)10。熱退火典型地在大約800°C和大約1200°C之間的溫度下實施。在這種情況下， 在晶體中僅保留電非活性缺陷，導致電子空穴復合的缺陷被清除或幾乎被清除。其余電非 活性缺陷在減小空穴遷移率方面是高效的。在注入期間使用質子另外導致降低子區(qū)10中 有效的P摻雜水平。在一個實施例中，例如通過熱氧化把子區(qū)10形成為介電區(qū)。也可以通過在第一表面1 處掩模陽極氧化半導體襯底以形成多孔半導體區(qū)10， 來形成子區(qū)10。這可以例如通過浸入可以包括一些醇(比如異丙醇或乙醇)的HF溶液來 獲得。為了形成較大空腔10，可以隨后使用多孔半導體區(qū)10的熱重排。此后，例如在大約1200°C下從三氯硅烷(SiHCl3)沉積η—型外延層沘。在這種情 況下，半導體器件100的新主水平表面15形成在表面1 之上。所得到的結構被示于圖10 中。如果需要，該制造可以包括利用變化濃度的不同摻雜劑的或利用相同摻雜劑但具 有變化濃度的、單獨外延沉積、離子注入和退火過程以形成相應的功能區(qū)。典型地，在形成多孔子區(qū)10和在主表面1 上沉積外延層2b之間實施壓退火過程。此后，形成主體區(qū)的上部分北。而且，在每個上部分北中形成第四p_型半導體區(qū) 5或主體接觸區(qū)5和η+型源極區(qū)4。在這種情況下，每個子區(qū)10完全嵌入在相應的ρ型主 體區(qū)3內，即子區(qū)10形成嵌入式結構10。所得到的結構100被示于圖11中。典型地形成主體接觸區(qū)5和嵌入式結構10以致主體接觸區(qū)和相應的嵌入式結構 10被分別布置在彼此正交的且與主表面15和15a正交的兩個垂直截面中。此后，平面絕緣柵電極典型地形成在第一表面15上，即緊挨著另外的pn結11。而 且，第一金屬化部7或發(fā)射極電極7和第二金屬化部8或集電極電極8分別形成在第一表面 15和相對表面16上。所得到的半導體結構100被示于圖12中并且也可以被操作為IGBT 100，該IGBT 100具有第一半導體區(qū)2、形成共同漂移區(qū)2的部分加和2b、以及形成相應主 體區(qū)3且具有與共同漂移區(qū)2的另外的pn結11的鄰近下和上部分3a和北。在一個實施例中，通過例如Si、H、He、Ar、B離子的掩模離子注入以及在形成發(fā)射 極電極7之后的或在形成發(fā)射極電極7之前不久的隨后熱退火來形成子區(qū)10。在這個實施 例中，典型地在大約200°C和大約500°C之間的溫度下、更典型地在大約400°C和大約500°C 之間的溫度范圍下實施熱退火。在這種情況下，僅在晶體中僅保留電非活性缺陷，導致電子 空穴復合的缺陷被清除或幾乎被清除。其余電非活性缺陷在減小空穴遷移率方面是高效 的。在注入期間使用質子另外導致降低子區(qū)10中有效的ρ摻雜水平。
關于圖13和14，示出用于形成根據若干實施例的半導體器件100的另外的方法。 首先，提供如參考圖8所解釋的半導體100。此后，使用參考圖9所解釋的任一方法從第一 表面15a形成至少低空穴導電率的水平隔開的子區(qū)10。在圖13中以橫截面示出所得到的 結構100。此后，如參考圖10所解釋的那樣在第一表面1 上沉積η—型外延層2b并且兩個 隔開的主體區(qū)3、主體接觸區(qū)5以及鄰近每個主體區(qū)3的源區(qū)4例如通過掩模離子注入和隨 后的阱推來形成。所得到的結構100被示于圖14中并且類似于圖11的結構但是嵌入式結 構10具有比嵌入式漂移區(qū)2更低的空穴遷移率。這個結構100也可以在如參考圖12所解 釋的那樣進一步形成絕緣柵電極、發(fā)射極電極7和集電極電極8之后被操作為IGBT。關于圖15到17，示出用于形成根據若干實施例的具有溝槽柵電極的半導體器件 100的方法。第一過程類似于產生圖13的半導體器件100的過程。此后，在第一表面15a 上外延沉積η型層。這接著是或在η型層上外延地或者通過非掩模離子注入而形成P型半 導體層3a。此后，兩個ρ+型主體接觸區(qū)5形成在層3a內以致嵌入式結構10和相應主體接 觸區(qū)5在水平投影中至少部分重疊。然后，或在ρ型層3a上外延地或者通過非掩模離子注入而形成另外的η.型層4a。 所得到的結構100被示于圖15中。此后，在嵌入式結構10之間將溝槽從第一表面15、經過η+型層^、p型層3a蝕刻 到漂移區(qū)2中。在這種情況下，形成分離的主體區(qū)3和源極區(qū)4。而且，柵氧化物91形成在 溝槽95的側壁上并且溝槽例如通過沉積高摻雜的多晶硅和背后蝕刻而填充有導電材料9。 在第一溝槽95上進一步形成介電部分70之后，所得到的結構100以垂直截面被示于圖16 中。在這種情況下，緊挨著另外的pn結11形成溝槽柵電極9。代替通過非掩模離子注入和 蝕刻溝槽來形成源極區(qū)4，也可以通過施主的掩模離子注入和隨后的退火步驟來形成η+型 源極區(qū)4。此后，將接觸溝槽51從第一表面15經過每個源極區(qū)5至少部分地蝕刻到相應主 體接觸區(qū)5中并且在第一表面15上沉積發(fā)射極金屬化部7。在圖17中在相對表面16上進 一步形成集電極金屬化部8之后示出所得到的結構100，其可以被操作為溝槽IGBT。典型地，圖9到17的所示垂直截面僅表示斷面，例如半導體器件100的單元。在上面解釋的制造半導體器件100的實施例中，在第一過程中提供已經具有基本 水平定向的Pn結12的硅半導體襯底20、20a。然而也可能的是，在第一過程中提供具有漂 移區(qū)2的期望背景摻雜濃度的襯底晶片20或管芯20。如上面所解釋的那樣形成減小的空 穴遷移率區(qū)10、主體區(qū)3、源極區(qū)4和主體接觸區(qū)5。此后，襯底晶片20可以在第二表面16 處被減薄并且集電極區(qū)1典型地通過在第二表面16處的注入來形成。通過使用這種方法， 可以減小昂貴的外延沉積步驟的數量。上面的書面描述使用具體實施例來公開本發(fā)明，包括最佳模式，并且也使得本領 域的任何技術人員能夠做出和使用本發(fā)明。雖然就各個具體實施例描述了本發(fā)明，但是本 領域的技術人員會意識到可以在權利要求書的精神和范圍內通過修改來實踐本發(fā)明。尤其 是，上面描述的實施例的相互非排斥特征可以彼此組合?？扇〉脤＠姆秶蓹嗬髸?限定，并且可以包括本領域的技術人員想到的其他示例。這樣的其他示例旨在落入權利要 求書的范圍內，如果它們具有不與權利要求書的文字語言不同的結構元件，或者如果它們包括與權利要求書的文字語言無實質區(qū)別的等效結構元件的話。要理解，本文描述的各個示例實施例的特征可以彼此組合，除非另外具體指出。盡管本文描述和示出了具體實施例，但是本領域的普通技術人員會明白，各種可 選和/或等效的實施方式可以在不偏離本發(fā)明的范圍的情況下替換在所描述和示出的具 體實施例。本申請旨在覆蓋本文討論的具體實施例的任何改編或修改。因此，本發(fā)明旨在 僅受權利要求書及其等價物限制。
權利要求
1.一種雙極型半導體器件(100)，包括半導體襯底(20)，包括第一表面(15)、相對表面(16)、被布置在第一表面(1 和相對 表面(16)之間的第一和第二 pn結(11、12)；第一金屬化部(7)，被布置在第一表面(1 上； 第二金屬化部(8)，被布置在相對表面(16)上；以及 緊挨著第一 pn結(11)布置的絕緣柵電極(9)；半導體襯底00)還包括空穴電流再分布結構(10)，該空穴電流再分布結構(10)完全 嵌入在半導體襯底00)中并且布置在第一金屬化部(7)和第一 pn結(11)之間。
2.權利要求1的雙極型半導體器件(100)，其中空穴電流再分布結構(10)從由多孔半 導體區(qū)、空腔、絕緣區(qū)和包括附加空穴散射中心的半導體區(qū)組成的群中進行選擇。
3.權利要求1或2的雙極型半導體器件(100)，還包括漂移區(qū)⑵、與漂移區(qū)(2)形成 第一 pn結(11)的主體區(qū)(3)、以及電連接主體區(qū)(3)與第一金屬化部(7)的主體接觸區(qū) (5)；其中空穴電流再分布結構(10)在基本垂直于第一表面(15)的方向上被布置在主體接 觸區(qū)(5)之下。
4.權利要求1到3中任一項的雙極型半導體器件(100)，其中半導體器件(100)是η 溝道 IGBT(IOO)。
5.一種η溝道IGBT (100)，包括P摻雜的主體區(qū)C3)，包括第一空穴遷移率；以及子區(qū)(10)，完全嵌在主體區(qū)(3)內且包括比第一空穴遷移率低的第二空穴遷移率。
6.權利要求5的IGBT(IOO)，其中子區(qū)(10)包括附加空穴散射中心。
7.權利要求5或6的IGBT(IOO)，其中子區(qū)(10)是包括附加η摻雜劑的ρ摻雜的半導 體區(qū)。
8.權利要求5的IGBT(IOO)，其中子區(qū)(10)包括絕緣材料、空腔和多孔硅中的至少一個。
9.權利要求5的IGBT(IOO)，其中子區(qū)(10)包括上部分，包括包含第一孔隙率的多孔 硅；和下部分，包括包含比第一孔隙率大的第二孔隙率的多孔硅。
10.權利要求5到9中任一項的IGBT(IOO)，還包括發(fā)射極電極(7)、集電極電極(8)、與集電極電極(8)電連接的ρ型集電極區(qū)(6)、被布 置在主體區(qū)(3)和集電極區(qū)(6)之間的η型漂移區(qū)O)、以及電連接主體區(qū)(3)與發(fā)射極電 極(7)的ρ型主體接觸區(qū)(5)，其中子區(qū)(10)被布置在漂移區(qū)( 和主體接觸區(qū)( 之間 以致增加在正向傳導模式下在主體接觸區(qū)(5)和集電極區(qū)(6)之間的幾何最短空穴電流路 徑的電阻。
11.權利要求10的IGBT(IOO)，還包括絕緣柵電極(9)，其中集電極區(qū)(6)包括第一集電極部分(la)，包括第一摻雜濃度和 到絕緣柵電極(9)的第一距離；和第二集電極部分(Ib)，包括第二摻雜濃度和到絕緣柵電 極(9)的第二距離，其中第一距離小于第二距離，且其中第一摻雜濃度不同于第二摻雜濃度。
12.權利要求5到9中任一項的IGBT(IOO)，還包括發(fā)射極電極(7)、集電極電極(8)、與集電極電極(8)電連接的ρ型集電極區(qū)(6)、被布置在主體區(qū)(3)和集電極區(qū)(6)之間的η型漂移區(qū)O)、以及電連接主體區(qū)(3)與發(fā)射極電 極(7)的ρ型主體接觸區(qū)(5)，其中子區(qū)(10)被布置成使得在正向傳導模式下靠近主體區(qū) (3)的漂移區(qū)(2)中的空穴電流被集中到高電子電流的區(qū)域。
13.權利要求5到12中任一項的IGBT(IOO)，其中子區(qū)(10)被布置在在反向偏置期間 未耗盡的主體區(qū)(3)的部分中。
14.一種平面IGBT(IOO)，在垂直截面中包括 發(fā)射極電極(7)；集電極電極(8)，被布置在發(fā)射極電極(7)之下； 兩個P型主體區(qū)⑶；絕緣柵電極(9)，被布置在兩個主體區(qū)( 之上；兩個P型主體接觸區(qū)(5)，每個主體接觸區(qū)電連接相應主體區(qū)C3)與發(fā)射極電極(7)， η型漂移區(qū)O)，與主體區(qū)(3)形成相應的ρη結(11)； P型集電極區(qū)(6)，被布置在集電極電極⑶之上；以及兩個嵌入式結構(10)，被布置在集電極區(qū)(6)之上并且從由多孔半導體區(qū)、空腔、絕緣 區(qū)和包括附加空穴散射中心的半導體區(qū)組成的群中進行選擇；且其中每個嵌入式結構(10)被布置在相應的主體接觸區(qū)(5)之下以致兩個嵌入式結構 (10)的每個在水平投影中與相應的主體接觸區(qū)( 重疊。
15.權利要求14的平面IGBT(IOO)，其中嵌入式結構(10)被至少部分地布置在漂移區(qū) (2)中。
16.權利要求14或15的平面IGBT(IOO)，其中兩個嵌入式結構(10)的每個被至少部 分地布置在相應的主體區(qū)(3)中。
17.權利要求14到16中任一項的平面IGBT(IOO)，其中兩個主體區(qū)(3)的每個包括相 應的溝道區(qū)(31)且其中相應的嵌入式結構(10)和相應的溝道區(qū)(31)在水平投影中不重疊。
18.一種溝槽IGBT(IOO)，在垂直截面中包括 發(fā)射極電極(7)；P型主體區(qū)⑶；η型漂移區(qū)O)，與主體區(qū)(3)形成ρη結(11)；絕緣柵電極(9)，被布置在延伸經過ρ型主體區(qū)( 到漂移區(qū)O)中的垂直溝槽(95)中；P型主體接觸區(qū)(5)，電連接主體區(qū)(3)與發(fā)射極電極(7)； P型集電極區(qū)(6)，被布置在漂移區(qū)(2)之下；以及嵌入式結構(10)，被布置在集電極區(qū)(6)之上并且從由多孔半導體區(qū)、空腔和包括附 加空穴散射中心的半導體區(qū)組成的群中進行選擇，嵌入式結構(10)被布置在主體接觸區(qū)(5)之下以致嵌入式結構(10)和主體接觸區(qū) (5)在水平投影中重疊。
19.權利要求18的溝槽IGBT(IOO)，其中嵌入式結構(10)被至少部分地布置在漂移區(qū) (2)中。
20.權利要求18或19的溝槽IGBT(IOO)，其中嵌入式結構(10)被至少部分地布置在
21.權利要求18到20中任一項的溝槽IGBT(IOO)，其中主體區(qū)(3)包括溝道區(qū)(31) 且其中嵌入式結構(10)和溝道區(qū)(31)在水平投影中不重疊。
22.一種用于形成雙極型半導體器件(100)的方法，包括提供半導體襯底OOa)，該半導體襯底(20a)包括主水平表面(1 )、η型第一半導體 區(qū)O)、ρ型第二半導體區(qū)(1)和ρη結(12)；形成包括第三摻雜濃度的P型第三半導體區(qū)C3)，以致第一半導體區(qū)( 和第三半導體 區(qū)⑶形成在ρη結(12)之上的另外的ρη結(11)；在ρη結(12)之上形成嵌入式結構(10)，該嵌入式結構(10)包括比鄰近半導體區(qū)的空 穴遷移率低的空穴遷移率；以及形成與P型第三半導體區(qū)(3)電接觸的包括比第三摻雜濃度高的第四摻雜濃度的ρ型 第四半導體區(qū)(5)，以致第四半導體區(qū)(5)和嵌入式結構(10)被布置在相互正交且與主表 面(15a)正交的兩個垂直截面中。
23.權利要求22的方法，其中形成嵌入式結構(10)包括以下中的至少一個 用施主進行摻雜，掩模離子注入和熱退火， 在第一半導體區(qū)之上形成介電區(qū)， 沉積外延層，陽極氧化半導體襯底以形成多孔半導體區(qū)， 對多孔半導體區(qū)熱重排以形成更大空腔，以及 H2退火。
24.權利要求22或23的方法，其中嵌入式結構(10)被布置在另外的ρη結(11)之上。
25.權利要求22到M中任一項的方法，還包括以下中的至少一個 緊挨著另外的Pn結(11)形成溝槽柵電極(9)，以及緊挨著另外的ρη結(11)形成平面柵電極(9)。
全文摘要
本發(fā)明涉及雙極型半導體器件和制造方法。提供具有空穴電流再分布結構(10)的雙極型半導體器件(100)和n溝道IGBT(100)。n溝道IGBT(100)具有p摻雜的主體區(qū)(3)，具有第一空穴遷移率；以及子區(qū)(10)，其完全嵌在主體區(qū)(3)內且具有比第一空穴遷移率低的第二空穴遷移率。而且，提供一種用于形成雙極型半導體器件(100)的方法。
文檔編號H01L29/70GK102054859SQ20101028759
公開日2011年5月11日 申請日期2010年9月17日 優(yōu)先權日2009年10月29日
發(fā)明者F·J·桑托斯羅德里格斯, H-J·舒爾策 申請人:英飛凌科技奧地利有限公司