專利名稱：靜態(tài)型半導體存儲器的制作方法
技術領域：
本發(fā)明涉及靜態(tài)型半導體存儲器(以下，稱為「SRAM」)，更具體地說涉及CMOSSRAM的存儲單元結構。
背景技術：
圖14是示出用4個晶體管形成的無負載型SRAM存儲單元的現(xiàn)有的布局結構圖。圖12示出其等效電路圖。
關于這種類型的SRAM，例如發(fā)表在國際學會志IEDM‘98 pp643--646“A 1.9μm2Loadless CMOS Four-Transistor SRAM CellIn a 0.18μm Logic Technology”及國際論文志IEEE JSSC VOL.36No.3，March 2001“An Ultrahigh-Density High-Speed Load LessFour-Transistor SRAM Macro with Twisted Bit Line Archtectureand Triple-Well Shield”。
如圖14所示，存儲單元1具有4個MOS(金屬-氧化物-半導體)晶體管。具體地說，存儲單元1具有在P阱上形成的NMOS晶體管N1、N2和在N阱上形成的PMOS晶體管P1、P2。
NMOS晶體管N1在N型擴散區(qū)2a與多晶硅布線3c的交叉部形成，NMOS晶體管N2在N型擴散區(qū)2b與多晶硅布線3b的交叉部形成。PMOS晶體管P1在P型擴散區(qū)2c與多晶硅布線3a的交叉部形成，PMOS晶體管P2在P型擴散區(qū)2d與多晶硅布線3a的交叉部形成。
PMOS晶體管P1、P2是存取晶體管，NMOS晶體管N1、N2是驅動晶體管。各擴散區(qū)2a～2d通過接觸孔4a～4h與上層布線連接。
在圖14所示的布局結構中，字線WL在橫向上布線。與此相對照，位線對BL1、BL2在縱向上布線。如圖14所示，1位的布局結構在縱向長，在這種布局結構中位線加長。還有，在位線和GND線之間的路徑(位線的引出路徑)上存在電阻高的多晶硅布線3b、3c。
如上所述，由于現(xiàn)有的4晶體管結構的SRAM存儲單元的位線方向加長，位線的布線電容增大。因此，存取時間變慢。還有，由于在位線接觸部(接觸孔4f、4h)與接地用接觸部(接觸孔4a、4c)之間的路徑上存在電阻高的多晶硅布線3b、3c，該路徑的電阻變大。這也成為存取時間的延遲的一個原因，妨礙SRAM的高速化。
進而，由于存取晶體管P1、P2的柵及擴散區(qū)的方向和驅動晶體管N1、N2的柵及擴散區(qū)的方向不同，在光刻后柵等的形成用圖形的寬度及圖形形成位置的離散度增大。因此，柵等的寬度及形成位置的離散度增大。當柵寬度等的離散度增大時，上述各晶體管的特性發(fā)生變化。
還有，例如當圖14中的多晶硅布線3c的形成位置在左右方向偏離時，多晶硅布線3c與接觸孔4a或4b短路，當圖14中的多晶硅布線3a的形成位置在上下方向偏離時，多晶硅布線3a與接觸孔4e～4h短路。這樣，當柵圖形向上下左右任何一個方向偏離時，就有可能與應隔離的接觸孔短路，也存在難以確保對因掩模偏離等引起的制造上的離散度的裕量。

發(fā)明內容
本發(fā)明就是為了解決上述課題而提出的。本發(fā)明的目的在于在實現(xiàn)SRAM的高速化的同時，確保對制造上的離散度的裕量。
在本發(fā)明的SRAM的第1方面中，具備第1及第2位線；字線；各自的源分別與第1及第2位線連接、各自的柵共同與字線連接的第1導電型的第1及第2存取MOS晶體管；以及對各自的源施加接地電位、各自的漏分別連接在第1及第2存取MOS晶體管的漏上、各自的柵分別連接在第2及第1存取MOS晶體管的漏上的與第1導電型不同的第2導電型的第1及第2驅動晶體管。而且，用金屬布線連接第1存取MOS晶體管的漏和第1驅動MOS晶體管的漏，而不使第2驅動MOS晶體管的柵介于其間，用金屬布線連接第2存取MOS晶體管的漏和第2驅動MOS晶體管的漏，而不使第1驅動MOS晶體管的柵介于其間。
這樣，由于使用比通常的柵的電阻低的金屬布線連接存取MOS晶體管和驅動MOS晶體管，而不使另一驅動MOS晶體管的柵介于其間，能夠降低位線與接地線之間的電阻。因此，能夠謀求SRAM的高速化。
在本發(fā)明的另一方面中，具備在第1導電型的第1阱上形成的第2導電型的第1和第2存取MOS晶體管；在第2導電型的第2阱上形成的第1導電型的第1和第2驅動MOS晶體管；與第1和第2存取MOS晶體管的柵連接、在第1和第2阱排列方向上延伸的字線；以及分別與第1和第2存取MOS晶體管的源連接、在與第1和第2阱排列方向垂直的方向上延伸的第1和第2位線。而且，使得用于形成第1和第2存取MOS晶體管的源/漏的第2導電型的第1和第2擴散區(qū)、用于形成第1和第2驅動MOS晶體管的源/漏的第1導電型的第3和第4擴散區(qū)在同一方向上延伸，使第1和第2存取MOS晶體管的柵以及第1和第2驅動MOS晶體管的柵在同一方向上延伸，用第1和第2金屬布線分別連接第1和第2存取MOS晶體管的漏以及第1和第2驅動MOS晶體管的漏，而不使第1和第2驅動MOS晶體管的柵介于其間。
如上所述，通過用金屬布線連接存取MOS晶體管的漏和驅動MOS晶體管的漏，而不使驅動MOS晶體管的柵介于其間，能夠避免多晶硅布線介于上述漏之間的路徑上。因此，能夠降低上述路徑的電阻。還有，由于位線在與第1和第2阱排列方向垂直的方向上延伸，能夠縮短位線的長度。進而，通過使上述第1、第2、第3及第4擴散區(qū)(有源區(qū))在同一的方向上延伸、使存取MOS晶體管的柵和驅動MOS晶體管的柵在同一方向上延伸，能夠減小光刻后柵等的形成用的圖形的寬度或圖形形成位置的離散度。還有，即使在柵偏離其延伸方向(長度方向)的情況下，也能夠避免柵與在其寬度方向兩側設置的接觸孔的短路。即能夠容許柵在其長度方向上的某種程度的移動。
最好設置到達上述第1驅動MOS晶體管的柵和第2驅動MOS晶體管的漏的第1接觸部，設置到達第2驅動MOS晶體管的柵和第1驅動MOS晶體管的漏的第2接觸部。即，最好設置與驅動MOS晶體管的柵和漏共同的接觸部。
也可以在字線的延伸方向上配置第1和第2存取MOS晶體管，使得第1和第2存取MOS晶體管并排排列。還有，也可以用比第1金屬布線更靠上層的金屬布線構成第2金屬布線。
最好使第1和第2驅動MOS晶體管的漏的面積比第1和第2驅動MOS晶體管的源的面積小。例如，在SRAM具備形成第1和第2驅動MOS晶體管的柵的第1和第2布線的情況下，通過使第1和第2布線成為彎曲形狀，可以將第1和第2驅動MOS晶體管的柵配置在第1和第2驅動MOS晶體管的漏一側。
最好使上述第1和第2驅動MOS晶體管的柵長度比第1和第2存取MOS晶體管的柵長度長。例如，在SRAM具備形成第1和第2驅動MOS晶體管的柵的第1和第2布線的情況下，通過局部地擴大第1和第2布線的寬度，可以使第1和第2驅動MOS晶體管的柵長度比第1和第2存取MOS晶體管的柵長度長。
在本發(fā)明的SRAM又一方面中，具備在第1導電型的第2和第3阱之間形成的第2導電型的第1阱；在第2阱上形成的第2導電型的第1和第2存取MOS晶體管；在第1阱上形成的第1導電型的第1和第2驅動MOS晶體管；在第3阱上形成的第2導電型的第3和第4存取MOS晶體管；與第1和第2存取MOS晶體管的柵連接、在第1、第2及第3阱排列方向上延伸的第1字線；與第3和第4存取MOS晶體管的柵連接、在第1、第2及第3阱排列方向上延伸的第2字線；分別與第1和第2存取MOS晶體管的源連接、與第1、第2及第3阱排列方向垂直的方向上延伸的第1和第2位線；以及分別與第3和第4存取MOS晶體管的源連接、與第1、第2及第3阱排列方向垂直的方向上延伸的第3及第4位線。而且，使得用于形成第1、第2、第3及第4存取MOS晶體管的源/漏的第2導電型的第1、第2、第3及第4擴散區(qū)和用于形成第1和第2驅動MOS晶體管的源/漏的第1導電型的第5和第6擴散區(qū)在同一方向上延伸，使第1、第2、第3及第4存取MOS晶體管的柵和第1及第2驅動MOS晶體管的柵在同一方向上延伸，用第1和第2金屬布線分別連接第1、第2、第3及第4存取MOS晶體管的漏和第1及第2驅動MOS晶體管的漏，而不使第1和第2驅動MOS晶體管的柵介于其間。
在具備本方面那樣的2端口存儲單元的SRAM的情況下，由于用金屬布線連接存取MOS晶體管的漏和驅動MOS晶體管的漏，而不使驅動MOS晶體管的柵介于其間，能夠避免多晶硅布線介于上述漏之間的路徑上，能夠降低上述路徑的電阻。還有，由于位線在與第1～第3阱排列方向垂直的方向上延伸，能夠縮小位線的長度。進而，通過使上述第1～第6擴散區(qū)(有源區(qū))在同一方向上延伸、使存取MOS晶體管的柵和驅動MOS晶體管的柵在同一方向上延伸，與上述一方面相同，能夠減小光刻后柵等的形成用的圖形的寬度或圖形形成位置的離散度，能夠容許柵在長度方向的某種程度的移動。
最好將上述第1和第2位線在第2阱上形成，將第3和第4位線在第3阱上形成。


圖1是示出本發(fā)明實施例1中的無負載型SRAM存儲單元的布局結構圖。
圖2是示出到圖1所示的存儲單元的第1金屬布線為止的布局結構圖。
圖3是示出圖1所示的存儲單元的第2及第3金屬布線的布局結構圖。
圖4是示出本發(fā)明的實施例2中的無負載型SRAM存儲單元的布局結構圖。
圖5是示出本發(fā)明的實施例3中的無負載型SRAM存儲單元的布局結構圖。
圖6是示出到圖5所示的存儲單元的第1金屬布線為止的布局結構圖。
圖7是示出本發(fā)明的實施例4中的無負載型SRAM存儲單元的布局結構圖。
圖8是示出本發(fā)明的實施例5中的無負載型SRAM存儲單元的布局結構圖。
圖9是示出本發(fā)明的實施例6中的無負載型SRAM雙端口存儲單元的布局結構圖。
圖10是示出到圖9所示的存儲單元的第1金屬布線為止的布局結構圖。
圖11是示出圖9所示的存儲單元的第2和第3金屬布線的布局結構圖。
圖12是無負載型SRAM存儲單元的等效電路圖。
圖13是無負載型SRAM雙端口存儲單元的等效電路圖。
圖14是示出現(xiàn)有的無負載型SRAM存儲單元的布局結構圖。
具體實施例方式
以下，用圖1～圖13說明本發(fā)明的實施例。
(實施例1)圖1～圖3是本發(fā)明的實施例1中的無負載型SRAM(靜態(tài)型半導體存儲器)的存儲單元1的平面圖。圖12示出該存儲單元1的等效電路圖。此外，圖1中示出到第3金屬布線為止的布局圖，圖2中示出到第1金屬布線為止的布局圖，圖3中示出第2及第3金屬布線的布局圖。
如圖1及圖2所示，鄰接P阱區(qū)形成N阱區(qū)。在P阱區(qū)內有選擇地注入磷等的N型雜質，形成包含N型擴散區(qū)的有源區(qū)2c、2d，在N阱區(qū)內有選擇地注入硼等的P型雜質，形成包含P型擴散區(qū)的有源區(qū)2a、2b。
有源區(qū)2a～2d都具有直線形狀，在同一的方向上(P阱區(qū)及N阱區(qū)的延伸方向縱向)延伸。因此，包含在有源區(qū)2a～2d中的成為各MOS晶體管的源/漏的P型擴散區(qū)及N型擴散區(qū)也同樣地在上述縱向上延伸。通過如此簡化有源區(qū)2a～2d的形狀，能夠減少有源區(qū)2a～2d的寬度及形成位置的離散度。
本實施例中的存儲單元1由4個MOS晶體管構成。具體地說，存儲單元1由第1和第2存取PMOS晶體管P1、P2以及第1和第2驅動NMOS晶體管N1、N2構成。第1和第2存取PMOS晶體管P1、P2分別在N阱區(qū)上形成，第1和第2驅動NMOS晶體管N1、N2在P阱區(qū)上形成。
第1存取PMOS晶體管P1在包含成為源/漏的P型擴散區(qū)的有源區(qū)2a與多晶硅布線3a的交叉部形成，第2存取PMOS晶體管P2在包含成為源/漏的P型擴散區(qū)的有源區(qū)2b與多晶硅布線3c的交叉部形成。
第1驅動NMOS晶體管N1在包含成為源/漏的N型擴散區(qū)的有源區(qū)2d與多晶硅布線3d的交叉部形成，第2驅動NMOS晶體管N2在包含成為源/漏的N型擴散區(qū)的有源區(qū)2c與多晶硅布線3b的交叉部形成。
如圖1所示，多晶硅布線3a～3d在同一的方向上延伸。即，多晶硅布線3a～3d在與P阱區(qū)和N阱區(qū)延伸方向(圖1中的縱向)垂直的方向(圖1中的橫向)，即P阱區(qū)和N阱區(qū)并排排列的方向上延伸。
因此，能夠減小多晶硅布線3a～3d的寬度及形成位置的離散度。還有，與此相伴、即使多晶硅布線3a～3d偏離圖1中的橫方向而形成，也能夠避免多晶硅布線3a～3d與接觸孔(接觸部)4c～4h、4k、4l的短路。
形成沒有圖示的第1層間絕緣膜，使之覆蓋有源區(qū)2a～2d及多晶硅布線3a～3d，在該第1層間絕緣膜上形成到達有源區(qū)2a～2d及多晶硅布線3a～3d的接觸孔4a～4l。在該接觸孔4a～4l內，埋入與上層布線連接用的導電層。此外，接觸孔4a、4b、4i、4j是到達柵的柵接觸，接觸孔4c、4d、4e、4f、4g、4h、4k、4l是到達擴散區(qū)的擴散接觸。
在圖2中，作為第1驅動NMOS晶體管N1的漏的N型擴散區(qū)和作為第1存取PMOS晶體管P1的漏的P型擴散區(qū)通過接觸孔4k、第1金屬布線5c及接觸孔4d以低阻抗電接觸。該端子成為圖12所示的等效電路圖的存儲節(jié)點Na。
同樣地，作為第2驅動NMOS晶體管N2的漏的N型擴散區(qū)和第2存取PMOS晶體管P2的漏的P型擴散區(qū)通過接觸孔4e、第1金屬布線5d及接觸孔4h以低阻抗電連接。該端子成為圖12所示的等效電路圖的存儲節(jié)點Nb。
如圖2所示，形成存儲節(jié)點Na的第1金屬布線5c和形成存儲節(jié)點Nb的第1金屬布線5d相互平行地形成。還有，第1金屬布線5c和第1金屬布線5d在作為字線(WL)的延伸方向的橫向上延伸。
在第1層間絕緣膜上形成第1金屬布線5a～5g。第1金屬布線5a在接觸孔4a、4b上形成，第1金屬布線5b在接觸孔4c上形成，第1金屬布線5c在接觸孔4d、4k、4j上形成，第1金屬布線5d在接觸孔4e、4h、4i上形成，第1金屬布線5e在接觸孔4f上形成，第1金屬布線5f在接觸孔4g上形成，第1金屬布線5g在接觸孔41上形成。
其次，參照圖3，通過沒有圖示的第2層間絕緣膜在第1金屬布線5a～5g上形成第2金屬布線7a～7d。第2金屬布線7a通過設置在第2層間絕緣膜上的第1通路孔6a與第1金屬布線5a連接。第2金屬布線7b、7c通過第1通路孔6b、6c分別與第1金屬布線5b、5e連接，成為位線BL1、BL2。第2金屬布線7d通過第1通路孔6d、6e與第1金屬布線5f、5g連接、成為接地線(GND線)。
有源區(qū)2c、2d內的N型擴散區(qū)的一部分成為各個驅動NMOS晶體管N1、N2的源端子，通過接觸孔(擴散接觸)4g、4l、第1金屬布線5f、5g及第1通路孔6d、6e施加GND電位。
有源區(qū)2a、2b內的P型擴散區(qū)的一部分成為各個存取PMOS晶體管P1、P2的源端子，通過接觸孔(擴散接觸)4c、4f、第1金屬布線5b、5e及第1通路孔6b、6c與各位線BL1、BL2連接。
如圖2所示，通過第1金屬布線5c連接第1存取PMOS晶體管P1的漏和第1驅動NMOS晶體管N1的漏，而不使多晶硅布線3b(驅動NMOS晶體管N2的柵)介于其間。還有，通過第1金屬布線5d連接第2存取PMOS晶體管P2的漏和第2驅動NMOS晶體管N2的漏，而不使多晶硅布線3d(驅動NMOS晶體管N1的柵)介于其間。因此，能夠降低向位線的引出電流的路徑的電阻，能夠謀求縮短存取時間，即謀求SRAM的高速化。
還有，如圖3所示，通過使位線BL1、BL2在存儲單元1的縱向(短邊方向)上延伸，能夠縮短位線BL1、BL2的長度。因此，能夠減小位線BL1、BL2的布線電容。進而，如圖3所示，由于也能夠使位線BL1、BL2之間的間隔增大，故也能夠降低位線間電容。這些因素也可對SRAM的高速化有貢獻。
通過沒有圖示的第3層間絕緣膜在第2金屬布線7a～7d上形成第3金屬布線8。該第3金屬布線8成為字線(WL)。第3金屬布線8在與作為P阱區(qū)和N阱區(qū)排列方向的各阱區(qū)延伸的方向垂直的方向上(圖3中的橫向)延伸，通過第2通路孔9與第2金屬布線7a電連接。
第2金屬布線7a通過第1通路孔6a、第1金屬布線5a及接觸孔4a、4b與多晶硅布線(柵端子)3a、3c電連接。因此，成為多晶硅布線3a、3c與第3金屬布線(WL)8電連接。
通過采用上述的布局，在能謀求SRAM的存取時間的高速化之外，還能得到如下的效果。由于多晶硅布線的方向是同一方向，容易控制柵尺寸。還有，由于有源區(qū)及擴散區(qū)采用直線狀，即使在多晶硅布線在圖2的上下方向上移動的情況下也能夠保持柵寬度恒定，能夠避免改變晶體管特性。
(實施例2)其次，用圖4說明本發(fā)明的實施例2。圖4是示出本實施例2的SRAM的存儲單元1的布局的平面圖。在圖4中，示出到第1金屬布線為止的布局。此外，該存儲單元1的等效電路圖與實施例1的情況相同。
與實施例1的主要不同點在于設置了到達規(guī)定的擴散區(qū)和多晶硅布線的共同的接觸(共用接觸)。具體地說，使接觸孔4j、4k一體化、設置了到達驅動NMOS晶體管N1的漏和多晶硅布線3b的接觸孔4m，使接觸孔4h、4i一體化、設置了到達驅動NMOS晶體管N2的漏和多晶硅布線3d的接觸孔4n。除此以外的結構與實施例1相同。因此，也能夠得到與實施例1同樣的效果。
由于共同的接觸是用一個接觸孔共同地連接擴散區(qū)和多晶硅布線的接觸，與實施例1的情況相比，通過采用該共通的接觸更能夠減少接觸孔的數(shù)目。因此，能夠期待提高制造方面的成品率。
(實施例3)接著，用圖5和圖6說明本發(fā)明的實施例3。圖5和圖6是示出本實施例3中的無負載型SRAM的存儲單元的布局圖。圖5示出到第3金屬布線為止的布局，圖6示出到第1金屬布線為止的布局。本實施例3的存儲單元1的等效電路圖與實施例1一樣。
在本實施例3中，如圖5和圖6所示，設置形成第1和第2存取PMOS晶體管P1、P2的柵的共同的多晶硅布線3a。更詳細地說，設置U型的一體的多晶硅布線3a，由該多晶硅布線3a的一部分構成第1和第2存取PMOS晶體管P1、P2的柵。
還有，將第1和第2存取PMOS晶體管P1、P2不是在位線的延伸方向而是在字線(WL)的延伸方向上并排排列。還有，將有源區(qū)2a、2b偏離位線的延伸方向而配置，因此，有源區(qū)2a、2b在字線(WL)的延伸方向上具有相鄰的部分。通過這種配置，在能夠使第1和第2存取PMOS晶體管P1、P2的柵靠近的同時，能夠進一步縮小在位線的延伸方向上的存儲單元1的長度。因此，能夠進一步縮短位線的長度。
還有，如圖6所示，使第1金屬布線5c及第1金屬布線5h在位線的延伸方向上延伸，在第1金屬布線5c、5h上設置第1通路孔6b、6c，如圖5所示，在第1通路孔6b、6c上形成第2金屬布線7d。利用該第2金屬布線7d能夠電連接第1存取PMOS晶體管P1的漏和第1驅動NMOS晶體管N1的漏之間。
這樣，通過用與形成另一存儲節(jié)點Nb的第1金屬布線5d不同層的金屬布線構成形成一個存儲節(jié)點Na的第2金屬布線7d，能夠容易地在存儲節(jié)點之間附加所希望的電容。在本實施例中，由于第2金屬布線7d位置在比第1金屬布線5d更上方的的位置上，能夠在第2金屬布線7d與第1金屬布線之間形成電容。還有，通過使作為上層布線的第2金屬布線7d和作為下層布線的第1金屬布線5d交疊，能夠在第2金屬布線7d與第1金屬布線5d之間形成電容。這時，通過適當?shù)卣{節(jié)第2金屬布線7d與第1金屬布線5d的重疊量，能夠控制附加在存儲節(jié)點間的電容。
如上所述，通過在存儲節(jié)點間附加所希望的電容，能夠提高抗軟錯誤性。這里，所謂的軟錯誤是指因從包含在封裝體內的U或Th發(fā)射的α射線通過硅基片而產生的電子-空穴對的噪聲引起信息破壞、存儲器產生誤工作的現(xiàn)象。
如圖5所示，在本實施例3中，在第1金屬布線5b、5f、5e、5g上分別形成第2金屬布線7a、7b、7e、7f，將成為字線的第2金屬布線7c與第2金屬布線7d平行地配置。
還有，如圖5所示，用第3金屬布線8a形成位線BL1，用第3金屬布線8b形成位線BL2，用第3金屬布線8c形成GND線。第3金屬布線8a通過第2通路孔9a與第2金屬布線7a電連接。第3金屬布線8b通過第2通路孔9b與第2金屬布線7e電連接，第3金屬布線8c通過第2通路孔9c與第2金屬布線7b電連接。上述以外的結構與實施例2基本相同。
(實施例4)接著，用圖7說明本發(fā)明的實施例4。圖7示出到本實施例4中的無負載型SRAM的存儲單元1的第1金屬布線為止的布局。本實施例4的存儲單元1的等效電路圖與實施例1一樣。
如圖7所示，在本實施例4中，使形成第1和第2驅動NMOS晶體管N1、N2的柵的多晶硅布線3b、3d彎曲。
更詳細地說，使多晶硅布線3b在有源區(qū)2c、2d間彎曲，將多晶硅布線3b的一端的部分配置在接觸孔4n一側，即配置在靠第2驅動NMOS晶體管N2的漏側，使多晶硅布線3d在有源區(qū)2c、2d間彎曲，將多晶硅布線3d的一端的部分配置在接觸孔4m一側，即配置在靠第1驅動NMOS晶體管N1的漏側。由于除此以外的結構與實施例2同樣，能夠得到與實施例2同樣的效果。
加之如上所述，通過使多晶硅布線彎曲，能夠使第1和第2驅動NMOS晶體管N1、N2的漏的面積比第1和第2驅動NMOS晶體管N1、N2的源面積小。與此相伴，能夠削減第1和第2驅動NMOS晶體管N1、N2的有源區(qū)的面積。因此，能夠降低α射線通過第1和第2驅動NMOS晶體管N1、N2的有源區(qū)的概率，能夠提高抗軟錯誤性。
(實施例5)接著，用圖8說明本發(fā)明的實施例5。圖8示出到本實施例5中的無負載型SRAM的存儲單元1的第1金屬布線為止的布局。本實施例5的存儲單元1的等效電路圖與實施例1一樣。
在本實施例5中，第1和第2驅動NMOS晶體管N1、N2的柵長度比第1和第2存取PMOS晶體管P1、P2的柵長度長。
更詳細地說，通過局部地擴大位于多晶硅布線3b中的有源區(qū)2c上的部分的寬度，使第2驅動NMOS晶體管N2的柵長度比第2存取PMOS晶體管P2的柵長度長，通過局部地擴大位于多晶硅布線3d中的有源區(qū)2d上的部分的寬度，使第1驅動NMOS晶體管N1的柵長度比第1存取PMOS晶體管P1的柵長度長。由于除此以外的結構與實施例2相同，能夠得到與實施例2同樣的效果。
加之如上所述，通過使驅動MOS晶體管的柵長度比存取MOS晶體管的柵長度長，能夠使驅動MOS晶體管和存取MOS晶體管關斷時的漏泄電流值(Ioff)之比變化，能夠提高存儲單元1中的H電平的保持特性。
以下，說明其理由。在圖12中，假定存儲節(jié)點Na是L電平、存儲節(jié)點Nb是H電平。在由4個晶體管構成的存儲單元中，用預充電了的BL2的電位使存儲節(jié)點Nb保持在H電平。
當保存數(shù)據時，由于第2存取PMOS晶體管P2為關斷狀態(tài)，存儲節(jié)點Nb的電位由第2存取PMOS晶體管P2的關斷時的漏泄電流值(Ioff -P)和第2驅動NMOS晶體管N2的關斷時的漏泄電流值(Ioff-N)決定。因此，為了保持上述H電平，必須Ioff-P＞Ioff-N。最好Toff-P是Ioff-N的100倍以上。
因此，調節(jié)驅動MOS晶體管的柵長度，控制驅動MOS晶體管的漏泄電流值。具體地說，使第2驅動NMOS晶體管N2的柵長度比第2存取PMOS晶體管P2的柵長度長。因此，能夠使Ioff-N比Ioff-P小，能夠提高數(shù)據“H”的保持特性。
(實施例6)接著，用圖9～圖11說明本發(fā)明的實施例6。本實施例6是將本發(fā)明應用于2端口存儲單元的例子。圖13示出該存儲單元1的等效電路圖。此外，圖9示出到第3金屬布線為止的布局，圖10示出到第1金屬布線為止的布局，圖11示出第2及第3金屬布線的布局。
如圖13所示，本實施例6的重要特征在于在實施例2的存儲單元中添加第3和第4存取PMOS晶體管P3、P4。具體地說，如圖9及圖10所示，在P阱區(qū)的兩側設置N阱區(qū)，在一個N阱區(qū)上配置上述第1和第2存取PMOS晶體管P1、P2，在另一N阱區(qū)上配置第3和第4存取PMOS晶體管P3、P4。
在右側N阱區(qū)上形成包含P型擴散區(qū)的有源區(qū)2e、2f、多晶硅布線3e、3f。在該有源區(qū)2e、2f和多晶硅布線3e、3f的交叉部上形成第3和第4存取PMOS晶體管P3、P4。有源區(qū)2e、2f與其它的有源區(qū)2a～2d一樣、具有直線形狀，在與P阱區(qū)和N阱區(qū)排列方向垂直的方向上延伸。因此，也與成為源/漏的P型擴散區(qū)及N型擴散區(qū)同樣地在與P阱區(qū)和N阱區(qū)排列方向垂直的方向上延伸。多晶硅布線3e、3f形成第3和第4存取PMOS晶體管P3、P4的柵、與多晶硅布線3a～3d同樣在P阱區(qū)和N阱區(qū)排列的方向上延伸。
如圖10所示，將第1金屬布線5c延長到有源區(qū)2e上，通過接觸孔4p將第1金屬布線5c與第3存取PMOS晶體管P3的漏電連接。還有，將第1金屬布線5d延長到有源區(qū)2f上，通過接觸孔4q將第1金屬布線5d與第4存取PMOS晶體管P4的漏電連接。第1金屬布線5c、5d在與字線平行的方向上延伸。
還有，在右側的N阱區(qū)上形成第1金屬布線5j、5k、5l。第1金屬布線5j通過接觸孔4o與第3存取PMOS晶體管P3的源電連接，第1金屬布線5l通過接觸孔4r與第4存取PMOS晶體管P4的源電連接，第1金屬布線5k通過接觸孔4s、4t與多晶硅布線3e、3f電連接。
如圖11所示，在右側的N阱區(qū)上形成第2金屬布線7e～7g。第2金屬布線7f、7e通過第1通路孔6g、6f與第1金屬布線5j、5l電連接、成為第3和第4位線BL3、BL4。第2金屬布線7g通過第1通路孔6h與第1金屬布線5k電連接。左側的N阱區(qū)上的位線BL1、BL2構成第1端口，右側的N阱區(qū)上的位線BL3、BL4構成第2端口。
在第2金屬布線7a～7g上設置成為一組字線(WL1、WL2)的第3金屬布線8a、8b。第3金屬布線(WL1)8a通過第2通路孔9a、第2金屬布線7a、第1通路孔6a、第1金屬布線5a及接觸孔4a、4b與多晶硅布線3a、3c電連接，第3金屬布線(WL2)通過第2通路孔9b、第2金屬布線7g、第1通路孔6h、第1金屬布線5k及接觸孔4s、4t與多晶硅布線3e、3f電連接。上述以外的結構與實施例2的存儲單元1基本相同。
如圖10所示，本實施例6的情況也是通過第1金屬布線5c連接第1和第3存取PMOS晶體管P1、P3的漏以及第1驅動NMOS晶體管N1的漏，而使多晶硅布線3b(驅動NMOS晶體管N2的柵)不介于它們之間，通過第1金屬布線5d連接第2和第4存取PMOS晶體管P2、P4的漏以及第2驅動NMOS晶體管N2的漏，而使多晶硅布線3d(驅動NMOS晶體管N1的柵)不介于它們之間。因此，能夠降低位線的引出電流的路徑的電阻，能夠謀求存取時間的縮短、即謀求SRAM的高速化。
還有，如圖11所示，通過使位線BL1～BL4在存儲單元1的縱向上(短邊方向)延伸，能夠縮短位線BL1～BL4的長度。因此，能夠減小位線BL1～BL4的布線電容。進而，如圖11所示，由于能夠增大位線BL1～BL4之間的間隔，能夠降低位線間的電容。這些因素也能對SRAM的高速化有貢獻。
這樣，除謀求SRAM的高速以外，還能夠得到如下的效果。由于多晶硅布線的方向為同一方向，能夠容易控制柵的尺寸。還有，通過使有源區(qū)及擴散區(qū)呈直線狀，即使多晶硅布線在圖1的上下方向上移動的情況下也能夠保持柵寬度恒定，能夠避免晶體管特性發(fā)生變化。
進而，由于能夠將第1端口的位線BL1、BL2和第2端口的位線BL3、BL4在各不相同的阱區(qū)上布線、相互隔開，具有難于受到端口間干擾的優(yōu)點。在圖11的例子中，由于在P阱區(qū)的兩側設置N阱區(qū)、在P阱區(qū)上的GND線的兩側隔開規(guī)定的間隔配置第1端口的位線BL1、BL2和第2端口的位線BL3、BL4，能夠更有效地抑制端口間干擾。
當將第1端口的位線BL1、BL2和第2端口的位線BL3、BL4相鄰地布線時，容易受到因耦合電容引起的噪聲的影響。這是因為當一條位線在寫入工作中從VDD電位變動到GND電位時，在相鄰的另一條位線上也因耦合電容而加進了串擾噪聲的緣故。
讀出工作雖然是用讀出放大器將位線對的微小的電位差放大讀出，但如果假定第1端口的位線BL1、BL2在寫入工作中，而鄰接的第2端口的位線BL3、BL4在讀出工作中，則在位線BL3、BL4上加進了串擾噪聲，存在產生誤讀出的危險。
但是，如上所述，在本實施例6中，由于第1和第2端口的位線不相鄰接，能夠避免端口間干擾的問題。
以上，就本發(fā)明的實施例進行了說明，但將各實施例的特征適當?shù)丶右越M合也是從一開始就預定了的。還有，本發(fā)明不僅限于無負載型SRAM，也能夠應用于加入負載晶體管的具有6個晶體管的SRAM。
按照本發(fā)明，能夠降低存取MOS晶體管的漏與驅動MOS晶體管的漏之間的路徑、即位線與接地線之間的電阻。還有，由于能夠縮短第1和第2位線、而且能夠確保位線間的間隔較寬，能夠減小位線的布線電容。因此，能夠謀求SRAM的高速化。進而，由于能夠減小光刻后柵等的形成用圖形的寬度或圖形形成位置的離散度、而且能夠允許柵向其長度方向的某種程度的移動，容易確保對柵或擴散區(qū)形成時的離散度的裕量。
在設置到達驅動MOS晶體管的柵和驅動MOS晶體管的漏的共同的接觸部(共用接觸)的情況下，能夠降低接觸部的數(shù)目，能夠提高制造方面的成品率還有，在字線的延伸方向上并排地配置第1和第2存取MOS晶體管的情況下，能夠進一步縮小在位線的延伸方向上的存儲單元的長度，能夠進一步縮短在各存儲單元中的位線的長度。
在用比第1金屬布線更靠上層的金屬布線構成第2金屬布線的情況下，在第1與第2金屬布線間能夠形成電容。例如，使第1和第2金屬布線交疊等能夠在第1與第2金屬布線間形成所希望的電容。因此，能夠在存儲節(jié)點間形成所希望的電容，能夠提高抗軟錯誤性。
在使驅動MOS晶體管的漏的面積比驅動MOS晶體管的源的面積小的情況下，能夠削減驅動MOS晶體管的有源區(qū)的面積。因此，能夠提高抗軟錯誤性。
通過使形成第1和第2驅動MOS晶體管的柵的第1和第2布線成為彎曲形狀，能夠將第1和第2驅動MOS晶體管的柵配置在靠第1和第2驅動MOS晶體管的漏側。因此，能夠使驅動MOS晶體管的漏的面積比驅動MOS晶體管的源的面積小，能夠得到上述的效果。
在驅動MOS晶體管的柵長度比存取MOS晶體管的柵長度長的情況下，能夠使驅動MOS晶體管關斷時的漏泄電流比存取MOS晶體管關斷時的漏泄電流小。因此，能夠提高H電平的保持特性，即能夠提高數(shù)據的保持特性。
在局部地擴大形成第1和第2驅動MOS晶體管的柵的第1和第2布線的寬度的情況下，能夠使第1和第2驅動MOS晶體管的柵長度比第1和第2存取MOS晶體管的柵長度長，能夠達到上述的效果。
當將本發(fā)明應用于具有2端口存儲單元的情況下，也能夠期待與上述的效果同樣的效果。還有，在第2阱上形成第1和第2位線、在第3阱上形成第3和第4位線的情況下，能夠降低因端口間的耦合電容引起的串擾噪聲，能夠抑制端口間的干擾。
權利要求
1.一種靜態(tài)型半導體存儲器，其特征在于具備第1及第2位線；字線；第1導電型的第1及第2存取MOS晶體管，各自的源分別與上述第1及第2位線連接，各自的柵共同地與上述字線連接；以及與上述第1導電型不同的第2導電型的第1及第2驅動MOS晶體管，對各自的源施加接地電位，各自的漏分別與上述第1及第2存取MOS晶體管的漏連接，各自的柵分別與上述第2及第1存取MOS晶體管的漏連接，用金屬布線連接上述第1存取MOS晶體管的漏和上述第1驅動MOS晶體管的漏，而不使上述第2驅動MOS晶體管的柵介于其間，用金屬布線連接上述第2存取MOS晶體管的漏和上述第2驅動MOS晶體管的漏，而不使上述第1驅動MOS晶體管的柵介于其間。
2.一種靜態(tài)型半導體存儲器，其特征在于具備第2導電型的第1和第2存取MOS(金屬-氧化物-半導體)晶體管，在第1導電型的第1阱上形成；第1導電型的第1和第2驅動MOS晶體管，在第2導電型的第2阱上形成；字線，與上述第1和第2存取MOS晶體管的柵連接，在上述第1及第2阱排列方向上延伸；以及第1和第2位線，分別與上述第1和第2存取MOS晶體管的源連接，在與上述第1及第2阱排列方向垂直的方向上延伸，使得用于形成上述第1和第2存取MOS晶體管的源/漏的第2導電型的第1和第2擴散區(qū)和用于形成上述第1和第2驅動MOS晶體管的源/漏的第1導電型的第3和第4擴散區(qū)在同一方向上延伸，使上述第1和第2存取MOS晶體管的柵以及上述第1和第2驅動MOS晶體管的柵在同一方向上延伸，用第2金屬布線分別連接上述第1和第2存取MOS晶體管的漏以及上述第1和第2驅動MOS晶體管的漏，而使上述第1和第2驅動MOS晶體管的柵不介于它們之間。
3.如權利要求2所述的靜態(tài)型半導體存儲器，其特征在于設置到達上述第1驅動MOS晶體管的柵和上述第2驅動MOS晶體管的漏的第1接觸部，設置到達上述第2驅動MOS晶體管的柵和上述第1驅動MOS晶體管的漏的第2接觸部。
4.如權利要求2所述的靜態(tài)型半導體存儲器，其特征在于在上述字線的延伸方向上配置上述第1和第2存取MOS晶體管，使得上述第1和第2存取MOS晶體管并排排列。
5.如權利要求2所述的靜態(tài)型半導體存儲器，其特征在于用比上述第1金屬布線更靠上層的金屬布線構成上述第2金屬布線。
6.如權利要求2所述的靜態(tài)型半導體存儲器，其特征在于使上述第1和第2驅動MOS晶體管的漏的面積比上述第1和第2驅動MOS晶體管的源的面積小。
7.如權利要求6所述的靜態(tài)型半導體存儲器，其特征在于具備形成上述第1和第2驅動MOS晶體管的柵的第1和第2布線，通過使上述第1和第2布線成為彎曲形狀、將上述第1和第2驅動MOS晶體管的柵配置在上述第1和第2驅動MOS晶體管的漏側。
8.如權利要求2所述的靜態(tài)型半導體存儲器，其特征在于使上述第1和第2驅動MOS晶體管的柵長度比上述第1和第2存取MOS晶體管的柵長度長。
9.如權利要求8所述的靜態(tài)型半導體存儲器，其特征在于具備形成上述第1和第2驅動MOS晶體管的柵的第1和第2布線，通過局部地擴大上述第1和第2布線的寬度，使上述第1和第2驅動MOS晶體管的柵長度比上述第1和第2存取MOS晶體管的柵長度長。
10.一種靜態(tài)型半導體存儲器，其特征在于具備第2導電型的第1阱，在第1導電型的第2和第3阱間形成；第2導電型的第1和第2存取MOS(金屬-氧化物-半導體)晶體管，在上述第2阱上形成；第1導電型的第1和第2驅動MOS晶體管，在上述第1阱上形成；第2導電型的第3和第4存取MOS晶體管，在上述第3阱上形成；第1字線，與上述第1和第2存取MOS晶體管的柵連接，在上述第1、第2及第3阱排列方向上延伸；第2字線，與上述第3和第4存取MOS晶體管的柵連接，在上述第1、第2及第3阱排列方向上延伸；第1和第2位線，分別與上述第1和第2存取MOS晶體管的源連接，在與上述第1、第2及第3阱排列方向垂直的方向上延伸；以及第3和第4位線，分別與上述第3和第4存取MOS晶體管的源連接，在與上述第1、第2及第3阱排列方向垂直的方向上延伸，使得用于形成上述第1、第2、第3及第4存取MOS晶體管的源/漏的第2導電型的第1、第2、第3及第4擴散區(qū)和用于形成上述第1和第2驅動MOS晶體管的源/漏的第1導電型的第5和第6擴散區(qū)在同一方向上延伸，使上述第1、第2、第3及第4存取MOS晶體管的柵和上述第1及第2驅動MOS晶體管的柵在同一方向上延伸，用第1和第2金屬布線分別連接上述第1、第2、第3及第4存取MOS晶體管的漏以及上述第1和第2驅動MOS晶體管的漏，而不使上述第1和第2驅動MOS晶體管的柵介于它們之間。
11.如權利要求10所述的靜態(tài)型半導體存儲器，其特征在于將上述第1和第2位線在上述第2阱上形成，將上述第3和第4位線在上述第3阱上形成。
全文摘要
SRAM具備在N阱區(qū)上形成的第1和第2存取PMOS晶體管(P1、P2)；在P阱區(qū)上形成的第1和第2驅動NMOS晶體管(N1、N2)；字線；以及第1和第2位線。使有源區(qū)(2a～2d)在同一方向上延伸，使形成各MOS晶體管的柵的多晶硅布線(3a～3d)在同一方向上延伸，用第1金屬布線(5c、5d)分別連接第1和第2存取PMOS晶體管(P1、P2)的漏以及第1和第2驅動NMOS晶體管(N1、N2)的漏，而不使形成第1和第2驅動NMOS晶體管的柵的多晶硅布線(3b、3d)介于它們之間。
文檔編號H01L27/11GK1477713SQ0313072
公開日2004年2月25日 申請日期2003年5月7日 優(yōu)先權日2002年8月21日
發(fā)明者塚本康正, 本康正, 二, 新居浩二 申請人:三菱電機株式會社