專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別涉及一種具有半導(dǎo)體元件的半導(dǎo)體裝置，該半導(dǎo)體 元件具有由半導(dǎo)體襯底的一部分構(gòu)成的溝道區(qū)域和電極。
背景技術(shù)：
作為半導(dǎo)體裝置，具有IGBT(Insulated Gate Bipolar Transistor)或功率 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)等功率用半導(dǎo)體芯片。 作為這些半導(dǎo)體芯片中的柵極結(jié)構(gòu)，主要有平面柵極結(jié)構(gòu)和溝槽柵極結(jié)構(gòu)。作為溝槽柵極結(jié)構(gòu)中的柵極材料，以往例如使用多晶硅。近年來，為了降低溝槽柵 極的電阻率，提出使用高熔點金屬的方法。例如，根據(jù)日本特開2001-044435號公報，在溝 槽柵極結(jié)構(gòu)的溝槽形成有作為緩沖層的多晶硅層和高熔點金屬。另外，有時對柵極連接有被稱為柵極電阻的電阻元件。以往，柵極電阻外置在半導(dǎo) 體芯片上，但是，近年來，提出將柵極電阻內(nèi)置在半導(dǎo)體芯片中。例如，根據(jù)日本特開2002-083964號公報，提出內(nèi)置在半導(dǎo)體芯片中的柵極電阻 (內(nèi)置柵極電阻)。根據(jù)該公報，利用由多晶硅等構(gòu)成的內(nèi)置柵極電阻來穩(wěn)定半導(dǎo)體元件的 并聯(lián)連接時的開關(guān)動作。另外，例如，根據(jù)日本特開2003-197914號公報，提出在作為柵極外部連接電極的 露出部的柵極焊盤之下隔著層間絕緣膜而設(shè)置由多晶硅等構(gòu)成的內(nèi)置柵極電阻的結(jié)構(gòu)的 半導(dǎo)體裝置。根據(jù)該公報，獲得這樣的半導(dǎo)體裝置不會減少半導(dǎo)體襯底的活性區(qū)域的面積 而具有大面積的內(nèi)置柵極電阻，抑制過渡性的脈沖電流的電流密度。上述外置有柵極電阻的半導(dǎo)體裝置存在部件個數(shù)變多的問題。另外，柵極電阻和 半導(dǎo)體芯片的連接部分容易受到由外部噪聲引起的電位變化，該電位變化不經(jīng)由柵極電阻 而直接影響到半導(dǎo)體芯片內(nèi)的柵極。因此，存在容易發(fā)生半導(dǎo)體裝置的誤動作或振蕩這樣 的問題。另外，如在向IGBT的數(shù)百至數(shù)萬個柵極供給電流的情況那樣，在柵極電阻流過大電流的情況下，為了確?？煽啃?，而需要增大柵極電阻中的電流路徑的剖面積。在上述的日 本特開2002-083964號公報的半導(dǎo)體裝置中，需要增大內(nèi)置柵極電阻的寬度尺寸或厚度尺 寸。但是，若增大厚度尺寸，則存在成為內(nèi)置柵極電阻的膜的成膜所需要的時間變長的問題 和該成膜后的加工變得困難的問題。另外，若增大寬度尺寸，則存在內(nèi)置柵極電阻的面積變 大、半導(dǎo)體芯片的面積變大這樣的問題。另外，在上述的日本特開2003-197914號公報的內(nèi)置柵極電阻中，由于柵極焊盤和內(nèi)置柵極電阻重疊而形成，所以，在降低半導(dǎo)體芯片的面積上有效果，但是，該降低效果 存在柵極焊盤面積下降的問題。

發(fā)明內(nèi)容
本發(fā)明的一個目的是提供一種具有能夠以較高可靠性流過大電流的、平面積較小 的電阻元件的半導(dǎo)體裝置。另外，本發(fā)明的另一目的是提供一種具有能夠控制電阻值的電阻元件的半導(dǎo)體裝置。另外，本發(fā)明的又一目的是提供一種具有多個柵電極并抑制電位信號向各柵電極 傳遞的延遲差的半導(dǎo)體裝置。另外，本發(fā)明的又一目的是提供一種具有分流電阻的、更小型的半導(dǎo)體裝置。另外，本發(fā)明的又一目的是提供一種具有寄生電阻較小的布線的半導(dǎo)體裝置。本發(fā)明的半導(dǎo)體裝置具有半導(dǎo)體襯底、絕緣膜、半導(dǎo)體元件和電阻元件。半導(dǎo)體襯 底具有第一槽部。絕緣膜覆蓋第一槽部的內(nèi)表面。半導(dǎo)體元件具有電極。電阻元件以成為 針對流過電極的電流的電阻的方式與電極電連接，并且隔著絕緣膜設(shè)置在第一槽部中。另外，半導(dǎo)體裝置可以具有以下特征。一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、絕緣膜、半導(dǎo)體元件和電阻元件。絕緣膜 覆蓋半導(dǎo)體襯底的至少一部分。半導(dǎo)體元件具有電極。電阻元件以成為針對流過電極的電 流的電阻的方式與電極電連接，且隔著絕緣膜而設(shè)置在半導(dǎo)體襯底上。因半導(dǎo)體襯底和電 阻元件之間的電位差而在電阻元件中產(chǎn)生耗盡層。另一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和至少一個二極 管。半導(dǎo)體元件具有電極。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。二極管設(shè)置在絕緣膜上， 以成為針對流過電極的電流的電阻的方式與電極電連接。又一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和至少一個結(jié)型 場效應(yīng)晶體管。半導(dǎo)體襯底具有第一槽部。半導(dǎo)體元件具有電極。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。結(jié)型場效應(yīng)晶體管 設(shè)置在絕緣膜上，并具有源極和漏極。又一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和至少一個MIS 型場效應(yīng)晶體管。半導(dǎo)體元件具有電極。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。MIS型場 效應(yīng)晶體管設(shè)置在絕緣膜上，并具有源極和漏極。以成為針對流過電極的電流的電阻的方 式，將源極以及漏極的任意一個與電極電連接。又一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和電阻元件。半導(dǎo) 體元件具有電極。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。電阻元件設(shè)置在絕緣膜上，以成 為針對流過電極的電流的電阻的方式與電極電連接，并含有并排具有二極管和歐姆電阻的 至少一個區(qū)域。又一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、柵極焊盤、柵極布線和多 個電阻元件。半導(dǎo)體元件具有由半導(dǎo)體襯底的一部分構(gòu)成的溝道區(qū)域和用于控制溝道區(qū)域 的多個柵電極。柵極焊盤與多個柵電極電連接。柵極布線將多個柵電極中至少一個和柵極 焊盤電連接。電阻元件設(shè)置在柵極布線的中途。與連接到距柵極焊盤比較遠的柵電極的電阻元件的電阻值相比，連接到距柵極焊盤比較近的柵電極的電阻元件的電阻值大。又一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和第一以及第二 電阻元件。半導(dǎo)體元件具有第一發(fā)射電極以及第一源電極的任意一個、第二發(fā)射電極以及 第二源電極的任意一個和柵電極。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。第一電阻元件設(shè) 置在絕緣膜上，將第一發(fā)射電極以及第一源電極的任意一個和第二發(fā)射電極以及第二源電 極的任意一個相互電連接。第二電阻元件設(shè)置在絕緣膜上，伴隨與第二發(fā)射電極以及第二 源電極的任意一個電位對應(yīng)的電阻，將第一發(fā)射電極以及第一源電極的任意一個和柵電極 電連接。
又一個方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和第一以及第二 布線。半導(dǎo)體襯底具有槽部。半導(dǎo)體元件具有由半導(dǎo)體襯底的一部分構(gòu)成的溝道區(qū)域和電 極。絕緣膜覆蓋槽部的內(nèi)表面。第一布線與電極電連接且隔著絕緣膜而設(shè)置在槽部之中。 第二布線設(shè)置在槽部之上，并且，與第一布線并聯(lián)地電連接。在本發(fā)明的半導(dǎo)體裝置中，電阻元件設(shè)置在第一槽部之中。由此，能夠減小能以較 高可靠性流過大電流的電阻元件的平面積。在本發(fā)明的一個方面的半導(dǎo)體裝置中，電阻元件包含半導(dǎo)體區(qū)域。使用該半導(dǎo)體 區(qū)域的半導(dǎo)體特性，從而能夠控制電阻元件的電阻值。在本發(fā)明的另一個方面的半導(dǎo)體裝置中，與連接到距柵極焊盤比較遠的柵電極的 電阻元件的電阻值相比，連接到距柵極焊盤比較近的柵電極的電阻元件的電阻值大。由此， 能夠抑制電位信號向各柵電極傳遞的延遲差。在本發(fā)明的又一個方面的半導(dǎo)體裝置中，將第一發(fā)射電極以及第一源電極中任一 個和第二發(fā)射電極以及第二源電極中任一個相互電連接的第一電阻元件設(shè)置在絕緣膜上。 由此，能夠使具有分流電阻的半導(dǎo)體裝置小型化。在本發(fā)明的又一個方面的半導(dǎo)體裝置中，設(shè)置在槽部之中的第一布線和設(shè)置在槽 部之上的第二布線并聯(lián)連接。由此，能夠減小布線的寄生電阻。本發(fā)明的上述以及其他目的、特征、方面以及優(yōu)點能夠從關(guān)于參照附圖所理解的 本發(fā)明以下的詳細說明來明確。


圖IA 圖IC是概略地表示本發(fā)明實施方式1中的半導(dǎo)體裝置的結(jié)構(gòu)的部分剖視 圖。圖2是概略地表示本發(fā)明實施方式1中的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。圖3是圖2的III部的概略部分俯視圖。圖4是省略了圖3的柵極焊盤、柵極主布線以及發(fā)射極焊盤(發(fā)射電極)的圖。圖5是省略了圖4的層間絕緣膜的圖。圖6是省略了圖5的柵極焊盤側(cè)以及主布線側(cè)的多晶硅層的圖。圖7是省略了圖6的柵極氧化膜的一部分和絕緣膜的一部分的圖。圖8是表示本發(fā)明實施方式1中的半導(dǎo)體裝置安裝在印刷電路板上的狀態(tài)的概略 的等效電路的圖。圖9是概略地表示本發(fā)明實施方式1中的半導(dǎo)體裝置的柵極焊盤和印刷電路板的焊盤的連接狀態(tài)的說明圖。圖10是概略地表示本發(fā)明的實施方式1半導(dǎo)體裝置的變形例中的電阻元件的結(jié) 構(gòu)的平面圖。圖11是概略地表示本發(fā)明的實施方式1半導(dǎo)體裝置的變形例中的電阻元件的結(jié) 構(gòu)的部分平面圖。圖12是概略地表示本發(fā)明的實施方式1半導(dǎo)體裝置的變形例中的電阻元件的結(jié) 構(gòu)的部分平面圖。圖13是概略地表示本發(fā)明的實施方式1半導(dǎo)體裝置的變形例中的電阻元件的結(jié) 構(gòu)的部分平面圖。圖14是概略地表示本發(fā)明的實施方式1半導(dǎo)體裝置的變形例中的電阻元件的結(jié) 構(gòu)的部分平面圖。圖15是概略地表示本發(fā)明的實施方式1半導(dǎo)體裝置的變形例中的電阻元件的結(jié) 構(gòu)的部分平面圖。圖16是概略地表示第一比較例中的半導(dǎo)體裝置結(jié)構(gòu)的俯視圖。圖17是概略地表示第一比較例中的半導(dǎo)體裝置的柵極焊盤和印刷電路板的焊盤 的連接狀態(tài)的說明圖。圖18是第一比較例中的半導(dǎo)體裝置安裝在印刷電路板上的狀態(tài)的概略的等效電路。圖19是第二比較例中的半導(dǎo)體裝置的概略的部分平面圖。此外，圖19示出的位 置與圖5示出的位置相對應(yīng)，與圖5同樣地省略了柵極焊盤、柵極主布線、發(fā)射極焊盤以及 層間絕緣膜。圖20是沿著圖19的XX-XX線的概略剖視圖。圖21是概略地表示本發(fā)明的實施方式2中的半導(dǎo)體裝置的結(jié)構(gòu)的部分平面圖，此 夕卜，圖21示出的位置與圖6示出的位置相對應(yīng)。另外，在圖21中，與圖6同樣地省略了柵 極焊盤、柵極主布線、發(fā)射極焊盤、層間絕緣膜、柵極焊盤側(cè)以及主布線側(cè)的多晶硅層。圖22是沿著圖21的XXII-XXII線的概略剖視圖。圖23是沿著圖21的XXIII-XXIII線的概略剖視圖。圖24是沿著圖21的XXIV-XXIV線的概略剖視圖。圖25是概略地表示本發(fā)明的實施方式2的半導(dǎo)體裝置的第一變形例中的、埋入有金屬部的電阻元件的結(jié)構(gòu)的部分平面圖。圖26是概略地表示本發(fā)明的實施方式2的半導(dǎo)體裝置的第二變形例中的、埋入有金屬部的電阻元件的結(jié)構(gòu)的部分平面圖。圖27A、圖28A、圖29A、圖30A、圖31A、圖32A是分別表示本發(fā)明的實施方式2中的半導(dǎo)體裝置的制造方法的第一 第六步驟的概略剖視圖，是與圖21的XXXIIA-XXXIIA線對 應(yīng)的剖視圖。圖27B、圖28B、圖29B、圖30B、圖31B、圖32B是分別表示本發(fā)明的實施方式2中的半導(dǎo)體裝置的制造方法的第一 第六步驟的概略剖視圖，是與圖21的XXXIIB-XXXIIB線對 應(yīng)的剖視圖。圖33A、圖34A、圖35A、圖36A、圖37A、圖38A是分別表示第三比較例中的半導(dǎo)體裝置的制造方法的第一 第六步驟的概略部分剖視圖，是與圖19的XX-XX線對應(yīng)的剖面位置 中的平面型內(nèi)置柵極電阻的附近的部分剖視圖。圖33B、圖34B、圖35B、圖36B、圖37B、圖38B是分別表示第三比較例中的半導(dǎo)體裝 置的制造方法的第一 第六步驟的概略部分剖視圖，是與圖21的XXXIIB-XXXIIB線對應(yīng)的 剖面位置上的部分剖視圖。圖39是概略地表示本發(fā)明實施方式3中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖40是概略地表示本發(fā)明實施方式3的第一變形例中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。圖41是概略地表示本發(fā)明實施方式3的第二變形例中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖42是概略地表示本發(fā)明實施方式3第三變形例中的半導(dǎo)體裝置的電阻元件附 近的結(jié)構(gòu)的部分剖視圖。圖43是用于說明本發(fā)明實施方式3中的半導(dǎo)體裝置的電阻元件的動作的說明圖。圖44是用于說明本發(fā)明實施方式3中的半導(dǎo)體裝置的電阻元件的動作的說明圖。圖45是用于說明本發(fā)明實施方式3中的半導(dǎo)體裝置的電阻元件的動作的說明圖。圖46是概略地表示本發(fā)明實施方式4中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖47是概略地表示本發(fā)明實施方式4的半導(dǎo)體裝置的第一變形例中的電阻元件 的結(jié)構(gòu)的部分剖視圖。圖48是概略地表示本發(fā)明實施方式4的半導(dǎo)體裝置的第二變形例中的電阻元件 的結(jié)構(gòu)的部分剖視圖。圖49是概略地表示本發(fā)明實施方式4的半導(dǎo)體裝置的第三變形例中的電阻元件 的結(jié)構(gòu)的部分剖視圖。圖50是概略地表示本發(fā)明實施方式6中的半導(dǎo)體裝置的電阻元件的結(jié)構(gòu)的平面 圖。圖51是概略地表示本發(fā)明實施方式6的變形例中的半導(dǎo)體裝置的電阻元件的結(jié) 構(gòu)的平面圖。圖52是概略地表示本發(fā)明實施方式7中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖53是概略地表示本發(fā)明實施方式8中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖54是概略地表示本發(fā)明實施方式9中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖55是概略地表示本發(fā)明實施方式10中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖56A是概略地表示本發(fā)明實施方式11中的半導(dǎo)體裝置的電阻元件的結(jié)構(gòu)的部 分剖視圖。圖56B是概略地表示本發(fā)明實施方式11的變形例中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的部分剖視圖。圖57A是表示本發(fā)明實施方式11中的半導(dǎo)體裝置的電阻元件的等效電路的圖。圖57B是表示本發(fā)明實施方式11的變形例中的半導(dǎo)體裝置的電阻元件的等效電路的圖。圖58A是本發(fā)明實施方式11及其變形例中的半導(dǎo)體裝置的電阻元件在R2 < R1 <<R0情況下的電壓_電流特性的說明圖。圖58B是本發(fā)明實施方式11及其變形例中的半導(dǎo)體裝置的電阻元件在R1 > R2 > > R0情況下的電壓_電流特性的說明圖。圖59是概略地表示本發(fā)明實施方式12中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖60是概略地表示本發(fā)明實施方式13中的半導(dǎo)體裝置的電阻元件附近的結(jié)構(gòu)的 部分剖視圖。圖61A是概略地表示本發(fā)明實施方式12的變形例中的半導(dǎo)體裝置的電阻元件的 結(jié)構(gòu)的平面圖。圖61B是概略地表示本發(fā)明實施方式13的變形例中的半導(dǎo)體裝置的電阻元件的 結(jié)構(gòu)的平面圖。圖62是概略地表示本發(fā)明實施方式4中的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。圖63是圖62的LXIII部的概略的部分平面圖。圖64是概略地表示本發(fā)明實施方式15中的半導(dǎo)體裝置的電阻元件附近的平面布 局的部分平面圖。此外，圖中的箭頭概略地表示電流流過的方向。圖65是概略地表示本發(fā)明實施方式15的變形例中的半導(dǎo)體裝置的電阻元件附近 的平面布局的部分平面圖。此外，圖中的箭頭概略地表示電流流過的方向。圖66是用于說明本發(fā)明實施方式15中的半導(dǎo)體裝置的讀出電極(sense electrode)的結(jié)構(gòu)的概略剖視圖。圖67是概略地表示本發(fā)明實施方式16中的半導(dǎo)體裝置的柵極主布線附近的結(jié)構(gòu) 的部分剖視立體圖。圖68是概略地表示本發(fā)明實施方式16的第一變形例中的半導(dǎo)體裝置的柵極主布 線附近的結(jié)構(gòu)的部分剖視圖。圖69是概略地表示本發(fā)明實施方式16的第二變形例中的半導(dǎo)體裝置的柵極主布 線附近的結(jié)構(gòu)的部分剖視圖。
具體實施例方式下面，基于附圖對本發(fā)明的實施方式進行說明。實施方式1首先，對本實施方式的半導(dǎo)體裝置的結(jié)構(gòu)的概略情況進行說明。參照圖IA 圖1C，本實施方式的IGBT芯片是功率用的半導(dǎo)體裝置，具有作為溝槽 柵極型半導(dǎo)體元件的IGBT元件EL和作為電阻元件的溝槽型內(nèi)置柵極電阻4t。參照圖IA和圖1B，溝槽型內(nèi)置柵極電阻4t隔著絕緣膜14b形成于在半導(dǎo)體襯底 101上所設(shè)置的第一槽部Tl之中。由此，溝槽型內(nèi)置柵極電阻4t具有因第一槽部T 1形成得較深而電流路徑的剖面積變大的結(jié)構(gòu)。參照圖IA 圖1C，IGBT元件EL具有上述的半導(dǎo)體襯底101的一部分作為溝道區(qū)域。另外，IGBT元件EL具有用于控制該溝道區(qū)域的多個柵電極13。柵電極13的個數(shù)例如 是數(shù)百 數(shù)萬個。參照圖IA 圖IC和圖2，IGBT元件EL各單元的柵電極13利用柵極主布線5相 互電連接。該柵極主布線5在柵極焊盤1周邊隔著溝槽型內(nèi)置柵極電阻4t與柵極焊盤1 電連接。由此，IGBT芯片具有如下結(jié)構(gòu)將針對柵極焊盤1的輸入經(jīng)由溝槽型內(nèi)置柵極電 阻4t，傳遞到IGBT元件EL的各柵電極13。即，溝槽型內(nèi)置柵極電阻4t以成為針對流過柵 電極13的電流的電阻(柵極電阻)的方式與柵電極13電連接。該柵極電阻主要具有如下 功能使傳遞到柵電極13的電位延遲，或者調(diào)整IGBT元件EL的開關(guān)時的電流/電壓上升沿等。此外，柵極主布線5具有由例如高濃度地摻雜有雜質(zhì)的柵極材料、即η型多晶硅構(gòu) 成的多晶硅層12b。另外，柵極主布線5具有主布線金屬層10b，以便降低作為布線的電阻。 在主布線側(cè)接觸孔％，多晶硅層12b和主布線金屬層IOb接觸，相互電連接。然后，詳細地對本實施方式的半導(dǎo)體裝置的結(jié)構(gòu)進行說明。再次參照圖1A，IGBT芯片具有半導(dǎo)體襯底101作為基體材料。另外，IGBT芯片具 有包括該半導(dǎo)體襯底101的一部分的IGBT元件EL。另外，IGBT芯片具有絕緣膜14b、溝槽 型內(nèi)置柵極電阻4t、場氧化膜7、多晶硅層12a、12b、層間絕緣膜11、柵極焊盤金屬層10a、主 布線金屬層10b。此外，場氧化膜7是將半導(dǎo)體襯底101和多晶硅層12a、12b絕緣的膜，例如，通過 LOCOS (Local Oxidation of Silicon)法等形成。另外，柵極焊盤金屬層IOa和主布線金屬 層IOb例如由鋁合金等低電阻的導(dǎo)電體材料構(gòu)成。主要參照圖1A、圖IB和圖7，半導(dǎo)體襯底101具有內(nèi)表面被絕緣膜14b覆蓋的第 一槽部Tl。即，第一槽部Tl的底面和側(cè)面被絕緣膜14b覆蓋。利用該絕緣膜14b，在第一 槽部Tl中所設(shè)置的溝槽型內(nèi)置柵極電阻4t和半導(dǎo)體襯底101被電絕緣。第一槽部Tl的尺寸以如下方式形成例如，深度尺寸(圖IA的縱向的尺寸)約 為10 μ m，寬度尺寸(圖IB的橫向的尺寸)1.2μπι，如圖7所示，多個第一槽部Tl以2.5μπι 的間距平行排列。對于絕緣膜14b來說，與第一槽部Tl的尺寸相比，具有較小的膜厚尺寸。 絕緣膜14b的膜厚例如從數(shù)十至200nm。此外，由于在相鄰的溝槽型內(nèi)置柵極電阻4t之間沒有復(fù)雜的結(jié)構(gòu)，所以，溝槽型 內(nèi)置柵極電阻4t用的溝槽(第一槽部Tl)的間距能夠小于柵電極13用的溝槽(第二槽部 T2)的間距。即，第一槽部Tl的間距也能夠為例如2.5μπι左右的較窄的間距。溝槽型內(nèi)置柵極電阻4t由用作電阻體的材料構(gòu)成，例如，由被摻雜為lX1019/cm3 以上的高濃度的η型多晶硅構(gòu)成。溝槽型內(nèi)置柵極電阻4t例如具有與柵電極13的寬度尺 寸Wl (圖6)相同的寬度尺寸，具有對沿著長度方向(圖6的橫向)流過的電流提供電阻的 功能。溝槽型內(nèi)置柵極電阻4t的深度尺寸(圖IA和圖IB的縱向尺寸)例如為5 20 μ m。溝槽型內(nèi)置柵極電阻4t的電阻值是依賴于埋入有溝槽型內(nèi)置柵極電阻4t的溝槽 的尺寸或所埋入的η型多晶硅的摻雜質(zhì)濃度的值。對于該電阻值來說，溝槽型內(nèi)置柵極電阻4t的每1mm長度例如為數(shù)百Q(mào)至數(shù)k Q。另外，一個溝槽型內(nèi)置柵極電阻4t具有能夠流過數(shù)十至數(shù)百mA電流的可靠性。一 個溝槽型內(nèi)置柵極電阻4t例如平均每1mm長度具有l(wèi)k Q的電阻，具有能夠流過最大200mA 電流的可靠性。為了得到流過最大5A電流的8 Q的電阻，并聯(lián)連接25個長度為200 ym的 溝槽型內(nèi)置柵極電阻4t即可。參照圖1A和圖1B，對于以埋入在第一槽部T1中的方式形成的溝槽型內(nèi)置柵極電 阻4t來說，在第一槽部T1的開口側(cè)，被層間絕緣膜11覆蓋。在層間絕緣膜11上形成有柵 極焊盤側(cè)接觸孔9a以及主布線側(cè)接觸孔9b。在柵極焊盤側(cè)接觸孔9a中，柵極焊盤金屬層10a隔著多晶硅層12a與溝槽型內(nèi)置 柵極電阻4t相連接。在主布線側(cè)接觸孔9b中，主布線金屬層10b隔著多晶硅層12b與溝 槽型內(nèi)置柵極電阻4t相連接。參照圖1A以及圖3，柵極焊盤金屬層10a的上表面?zhèn)染哂凶鳛闁艠O焊盤1的功能。 即，柵極焊盤金屬層10a的上表面?zhèn)饶軌蛲ㄟ^引線接合等連接來自外部的布線。主布線金 屬層10b與多晶硅層12b —起構(gòu)成柵極主布線5。參照圖1A，在形成有IGBT元件EL的區(qū)域，IGBT芯片具有半導(dǎo)體襯底101、柵極絕 緣膜14a、柵電極13、多晶硅層12b、層間絕緣膜11和發(fā)射極焊盤18。參照圖2，IGBT元件EL在形成有發(fā)射極焊盤18的區(qū)域具有由例如數(shù)百至數(shù)萬個 單元構(gòu)成的結(jié)構(gòu)。IGBT元件EL在各單元中具有柵電極13。參照圖1A、圖1C和圖7，半導(dǎo)體襯底101具有n型發(fā)射極區(qū)域15、高濃度p型區(qū)域 16、p型溝道區(qū)域17、低濃度n型漂移區(qū)域8、n型緩沖區(qū)域20、p型集電極區(qū)域19。另外，半導(dǎo)體襯底101具有內(nèi)表面被柵極絕緣膜14a覆蓋的第二槽部T2。S卩，第二 槽部T2的底面和側(cè)面被柵極絕緣膜14a覆蓋。利用該柵極絕緣膜14a將在第二槽部T2中 所設(shè)置的柵電極13和半導(dǎo)體襯底101電絕緣。T2的尺寸以如下方式形成例如，深度尺寸(圖1A的縱向尺寸)約為lOym，寬度 尺寸(圖1C的橫向尺寸)為1. 2 y m，如圖7所示，多個第二槽部T2以5. 0 y m的間距平行 排列。柵極絕緣膜14a與第二槽部T2的尺寸相比，具有較小的膜厚尺寸。柵極絕緣膜14a 的膜厚例如從數(shù)十至200nm。柵電極13由被摻雜為例如lX1019/cm3以上的高濃度的n型 多晶硅形成。參照圖1A、圖1C以及圖5，多晶硅層12b與柵電極13接觸。由此，柵電極13與柵 極主布線5相連接。參照圖1A、圖1C，對于以埋入在第二槽部T2中的方式形成的柵電極13來說，在第 二槽部T2的開口側(cè)，被層間絕緣膜11覆蓋。參照圖3和圖4，在層間絕緣膜11上形成有發(fā)射極用接觸孔9d。發(fā)射極焊盤(發(fā) 射電極)18經(jīng)由發(fā)射極用接觸孔9d而與n型發(fā)射極區(qū)域15、高濃度p型區(qū)域16和p型溝 道區(qū)域17相連接。在上述的結(jié)構(gòu)中，優(yōu)選如圖1A所示那樣，柵極焊盤側(cè)接觸孔9a以具有與溝槽型內(nèi) 置柵極電阻4t的第一槽部T1的開口側(cè)的面重復(fù)的區(qū)域的方式形成。即，層間絕緣膜11具 有作為柵極焊盤側(cè)接觸孔9a的一部分的、溝槽型內(nèi)置柵極電阻4t的第一槽部T1的開口側(cè) 的柵極焊盤側(cè)接觸孔9aD。
另外，主布線側(cè)接觸孔9b以具有與溝槽型內(nèi)置柵極電阻4t的第一槽部T1的開口 側(cè)的面重復(fù)的區(qū)域的方式形成。即，層間絕緣膜11具有作為主布線側(cè)接觸孔9b的一部分 的、溝槽型內(nèi)置柵極電阻4t的第一槽部T1的開口側(cè)的主布線側(cè)接觸孔9bD。另外，如圖1A和圖2所示，柵極焊盤1和柵極主布線5被層間絕緣膜11隔離，柵極 焊盤1和柵電極13之間的電流路徑實質(zhì)上僅是經(jīng)由溝槽型內(nèi)置柵極電阻4t的電流路徑。 在這里，實質(zhì)上的電流路徑是不包括由寄生電容或寄生電感引起的電流路徑或在絕緣體中 流過的微小電流的路徑的電流路徑。另外，如圖1A 圖1C和圖7所示，半導(dǎo)體襯底101包括與絕緣膜14b接觸且具有 與IGBT元件EL的低濃度n型漂移區(qū)域8相反的導(dǎo)電型的p型區(qū)域21。進而，優(yōu)選用于使 P型區(qū)域21為與低濃度n型漂移區(qū)域8相反的導(dǎo)電型的雜質(zhì)濃度比用于使IGBT元件EL的 P型溝道區(qū)域17為與低濃度n型漂移區(qū)域8相反的導(dǎo)電型的雜質(zhì)濃度高。另外，以在p型區(qū)域21不形成反轉(zhuǎn)層的方式來控制p型區(qū)域21的電位。為了進 行該控制，例如，將P型區(qū)域21與IGBT元件EL的n型發(fā)射極區(qū)域15電連接。然后，對本實施方式的IGBT芯片的使用方法進行說明。參照圖8和圖9，IGBT芯片的電路100例如組裝在印刷電路板的電路200中來使 用。印刷電路板具有外部發(fā)射極焊盤3e、外部柵極焊盤3g和外部集電極焊盤3c。外部發(fā) 射極焊盤3e、外部柵極焊盤3g和外部集電極焊盤3c由例如鋁合金等低電阻的導(dǎo)電體材料 構(gòu)成。IGBT芯片的柵極焊盤1和印刷電路板的外部柵極焊盤3g利用由鋁或金等構(gòu)成的 引線2a連接。另外，IGBT芯片的n型發(fā)射極區(qū)域15(圖1C)以及p型集電極區(qū)域19 (圖 1A)分別與外部發(fā)射極焊盤3e以及外部集電極焊盤3c電連接。從外部對外部柵極焊盤3g 施加電位Vg。此外，圖8中的電容器符號和線圈符號分別表示IGBT芯片中的寄生電容和寄生電 感。另外，圖中的箭頭表示來自IGBT元件EL的集電極以及發(fā)射極的輸出通過寄生容量以 及寄生電感反饋到柵電極的路徑。此外，本實施方式的半導(dǎo)體裝置能夠通過后述的實施方式2中的半導(dǎo)體裝置的制 造方法的一部分被簡化后的方法進行制造。接著，對本實施方式中的溝槽型內(nèi)置柵極電阻4t的結(jié)構(gòu)的變形例進行說明。參照圖10，溝槽型內(nèi)置柵極電阻4t在與柵極焊盤側(cè)接觸孔9a相面對的部分，包括 具有比寬度尺寸W1寬的寬度尺寸TO1的部分，該寬度尺寸W1等于與層間絕緣膜11相面對 的部分中的最小寬度。溝槽型內(nèi)置柵極電阻4t在與主布線側(cè)接觸孔9b相面對的部分，包 括具有比寬度尺寸W1寬的寬度尺寸WE1的部分，該寬度尺寸W1是與層間絕緣膜11相面對 的部分中的最小寬度。本變形例中的溝槽型內(nèi)置柵極電阻4t的形狀并不限于圖10示出的形狀，也可以 是例如圖11 圖15示出的形狀。此外，在圖11 圖15中，示出溝槽型內(nèi)置柵極電阻4t 的與柵極焊盤側(cè)接觸孔9a相面對的部分的附近，但是，與主布線側(cè)接觸孔9b相面對的部分 也能夠為同樣的結(jié)構(gòu)。接著，對第一比較例進行說明。首先，對比較例中的半導(dǎo)體 置的結(jié)構(gòu)進行說明。參照圖16，作為本比較例的半導(dǎo)體裝置的IGBT芯片具有相互形成為一體的柵極焊盤1C以及柵極主布線5。由于柵極焊盤 1C和柵極主布線5是一體，所以，在兩者之間不存在作為柵極電阻的電阻元件。參照圖17，作為與IGBT芯片不同的部件，準備外置柵極電阻4e，并連接到外部柵 極焊盤3g。為了控制柵電極的電位，從外部經(jīng)由外置柵極電阻4e施加電位Vg。參照圖18，電容器符號以及線圈符號分別表示IGBT芯片的電路100C中的寄生電 容以及寄生電感。另外，圖中的箭頭表示來自IGBT元件EL的集電極以及發(fā)射極的輸出通 過寄生容量以及寄生電感反饋到柵電極的路徑。外置柵極電阻4e沒有設(shè)置在IGBT元件EL的柵電極和外部柵極焊盤3g之間。即， 在來自IGBT元件EL的集電極以及發(fā)射極的輸出反饋到柵電極的路徑上，不存在外置柵極 電阻4e。因此，若外部柵極焊盤3g的電位因來自外部的噪聲而變動，則該電位變動通過寄 生電感而直接傳遞到IGBT元件EL的柵電極。其結(jié)果是，柵電極容易受到噪聲的影響。另外，上述變動將IGBT元件EL作為放大器，在通過圖中箭頭示出的路徑反饋到 IGBT元件EL的柵電極時，以下面的公式表示的Q值變大。公式10 = J—.1
U R因此，柵極發(fā)射極間電壓Vge、集電極發(fā)射極間電壓V。e、集電極電流I。等中容易發(fā) 生振蕩。此外，在上述公式中，L表示寄生電感，C表示寄生電容，R表示柵極電阻。然后，對第二比較例進行說明。參照圖19和圖20，作為本比較例的半導(dǎo)體裝置的IGBT芯片，在柵極焊盤1和柵極 主布線5之間具有平面型內(nèi)置柵極電阻4p，作為柵極電阻。平面型內(nèi)置柵極電阻4p是設(shè)置 在場氧化膜7上并具有與半導(dǎo)體襯底101的襯底面平行的面的平面型電阻元件。平面型內(nèi) 置柵極電阻4p是對例如膜厚為數(shù)百nm左右的多晶硅膜進行構(gòu)圖而形成的。例如，在向數(shù)百至數(shù)萬個IGBT元件EL的柵電極13供給電流的情況下，平面型內(nèi) 置柵極電阻4p需要具有耐受大電流的可靠性。因此，將針對電流路徑的剖面積變大，以便 電流密度不過度地變高。為了增大剖面積，需要增大平面型內(nèi)置柵極電阻4p的膜厚尺寸 (圖20中的縱向尺寸)或者增大寬度尺寸(圖19中的縱向尺寸)。為了增大膜厚尺寸，膜形成所需的工藝時間變長。例如，要堆積通常所使用的平面 型內(nèi)置柵極電阻4p的厚度即數(shù)百nm厚度的多晶硅，需要數(shù)小時。在該膜厚增大到數(shù)ym 的情況下，堆積時間變?yōu)閿?shù)十小時，制造成本增大。另外，多晶硅膜變厚，由此，在構(gòu)圖中的 照相制版時確保焦點深度或者除去刻蝕時臺階部分的殘渣變得困難。當(dāng)平面型內(nèi)置柵極電阻4p的寬度尺寸變大時，在半導(dǎo)體襯底101的襯底面，平面 型內(nèi)置柵極電阻4p占據(jù)的面積增大，不適合半導(dǎo)體裝置小型化的要求。參照圖20，在平面型內(nèi)置柵極電阻4p之下設(shè)置的場氧化膜7通常具有約1 P m或 其以上的厚度。另外，由于場氧化膜7是氧化膜，所以，熱導(dǎo)率較小。即，在平面型內(nèi)置柵極 電阻4p之下較厚地形成有熱導(dǎo)率較小的膜。因此，妨礙平面型內(nèi)置柵極電阻4p的放熱，產(chǎn) 生平面型內(nèi)置柵極電阻4p的溫度上升，容易發(fā)生由溫度依賴性導(dǎo)致的電阻值的變化。根據(jù)本實施方式，IGBT元件EL的柵電極13電連接到溝槽型內(nèi)置柵極電阻4t。由
14此，溝槽型內(nèi)置柵極電阻4t能夠起到柵電極13的柵極電阻的功能。另外，如圖1A和圖1B所示，溝槽型內(nèi)置柵極電阻4t設(shè)置在第一槽部T1中。因 此，能夠通過增大第一槽部T1的深度尺寸，而使溝槽型內(nèi)置柵極電阻4t的深度方向的尺寸 增大。因此，能夠較小地保持半導(dǎo)體襯底101的襯底面的溝槽型內(nèi)置柵極電阻4t的平面積 (圖6中的面積)，降低溝槽型內(nèi)置柵極電阻4t的電流密度，并提高溝槽型內(nèi)置柵極電阻4t 的可靠性。另外，如圖8所示，柵極焊盤1通過溝槽型內(nèi)置柵極電阻4t而與柵電極13相連接。 因此，對于由施加在柵極焊盤1或與柵極焊盤1連接的外部柵極焊盤3g上的噪聲引起的電 位變化來說，在傳遞到柵電極13上時，被溝槽型內(nèi)置柵極電阻4t抑制。另外，優(yōu)選柵極焊盤1和柵電極13之間的電流路徑實質(zhì)上僅是經(jīng)由溝槽型內(nèi)置柵 極電阻4t的電流路徑。因此，不存在使溝槽型內(nèi)置柵極電阻4t旁路的電流路徑，能夠防止 因該旁路的電流路徑而實質(zhì)上的柵極電阻下降、或者在IGBT芯片中發(fā)生故障。另外，如圖1A所示，對于層間絕緣膜11來說，在溝槽型內(nèi)置柵極電阻4t的第一槽 部T1的開口側(cè)，具有柵極焊盤側(cè)接觸孔9aD。因此，能夠較寬地確保柵極焊盤1和溝槽型內(nèi) 置柵極電阻4t之間的電氣路徑，防止由電流集中導(dǎo)致的可靠性惡化。另外，如圖1A所示，對于層間絕緣膜11來說，在溝槽型內(nèi)置柵極電阻4t的第一槽 部T1的開口側(cè)，具有第一槽部T1的開口側(cè)的主布線側(cè)接觸孔9bD。因此，能夠較寬地確保 柵極主布線5和溝槽型內(nèi)置柵極電阻4t之間的電氣路徑，防止由電流集中導(dǎo)致的可靠性惡 化。另外，如圖1A和圖1C所示，由于柵電極13設(shè)置在第二槽部T2內(nèi)，所以，能夠使柵 電極13的結(jié)構(gòu)為溝槽柵極結(jié)構(gòu)。由于該第二槽部T2能夠與第一槽部T1同時形成，所以， 能夠抑制用于形成溝槽柵極的工藝成本。另外，如圖1A和圖1B所示，半導(dǎo)體襯底101包括p型區(qū)域21，該p型區(qū)域21與絕 緣膜14b接觸并具有與IGBT元件EL的低濃度n型漂移區(qū)域相反的導(dǎo)電型。由此，能夠防 止IGBT元件EL的集電極和發(fā)射極之間的耐壓惡化。另外，優(yōu)選用于使p型區(qū)域21為與低濃度n型漂移區(qū)域8相反的導(dǎo)電型的雜質(zhì)濃 度比用于使IGBT元件EL的p型溝道區(qū)域17為與低濃度n型漂移區(qū)域8相反的導(dǎo)電型的雜 質(zhì)濃度高。由此，能夠不使P型區(qū)域21反轉(zhuǎn)為n型地使p型溝道區(qū)域17反轉(zhuǎn)為n型。此 外，與如上述第二比較例那樣在柵極電阻和p型區(qū)域21之間具有約1 y m至2 y m比較厚的 場氧化膜7的情況相比，如本實施方式那樣，在僅具有數(shù)十至200 u m左右的薄的絕緣膜14b 的情況下，比較容易地引起P型區(qū)域21的導(dǎo)電型的反轉(zhuǎn)。因此，通過上述的雜質(zhì)濃度的設(shè) 定，能夠得到顯著的效果。另外，控制p型區(qū)域21的電位，以便不在p型區(qū)域21形成反轉(zhuǎn)層。為了進行該控 制，將例如P型區(qū)域21與IGBT元件EL的n型發(fā)射極區(qū)域15電連接。由此，能夠防止IGBT 元件EL的集電極和發(fā)射極之間的耐壓惡化。實施方式2首先，對作為本實施方式的半導(dǎo)體裝置的IGBT芯片的結(jié)構(gòu)進行說明。參照圖21 圖24，本實施方式的IGBT芯片具有金屬部22。金屬部22包括埋入 到第一槽部T1中的金屬部22bl、22b2和埋入到第二槽部T2中的金屬部22a。金屬部22的材料具有比高濃度n型多晶硅等半導(dǎo)體材料低的電阻率。作為金屬部22的材料，能夠使用 例如鎢、鈦、鉬、銅等高熔點金屬。參照圖24，柵電極13具有多晶硅層12g和埋入在該多晶硅層12g中的金屬部22a。參照圖22和圖23，對于溝槽型內(nèi)置柵極電阻4t來說，在與柵極焊盤側(cè)接觸孔9aD 相面對的部分具有所埋入的金屬部22bl。另外，溝槽型內(nèi)置柵極電阻4t在與主布線側(cè)接觸 孔9bD相面對的部分具有所埋入的金屬部22b2。溝槽型內(nèi)置柵極電阻4t的所埋入的金屬部22bl、22b2以外的部分由多晶硅層12r 形成。所埋入的金屬部22bl、22b2相互通過多晶硅層12r而電連接。主要參照圖21，在以圖中虛線示出的柵極焊盤側(cè)接觸孔9a和主布線側(cè)接觸孔9b 之間，在溝槽型內(nèi)置柵極電阻4t上設(shè)置有層間絕緣膜11 (圖23和圖24)。溝槽型內(nèi)置柵極 電阻4t與該層間絕緣膜11相面對的部分的溝槽型內(nèi)置柵極電阻4t的最小寬度為寬度尺 寸W2。此外，圖21例示了溝槽型內(nèi)置柵極電阻4t與層間絕緣膜11相面對的部分的溝槽型 內(nèi)置柵極電阻4t的寬度恒定為寬度尺寸W2的情況。另外，溝槽型內(nèi)置柵極電阻4t在與柵極焊盤側(cè)接觸孔9a相面對的部分，包括具有 比寬度尺寸W2寬的寬度尺寸WE1的部分。該具有較寬的寬度尺寸WE1的部分具有比寬度 尺寸W2大的長度尺寸TO2。參照圖22，上述的具有寬度尺寸W2的部分位于層間絕緣膜11之下，并由多晶硅 層12r形成。另外，上述具有寬度尺寸WE1的部分包括電阻率比多晶硅層12i 低的金屬部 22bl。溝槽型內(nèi)置柵極電阻4t在與主布線側(cè)接觸孔9b相面對的部分，包括具有比寬度 尺寸W2寬的寬度尺寸WE1的部分。該具有較寬的寬度尺寸WE1的部分具有比寬度尺寸W2 大的長度尺寸WE2。參照圖23，具有上述寬度尺寸TO1的部分包括電阻率比多晶硅層121 低的金屬部 22b2。參照圖21，柵電極13具有作為最大寬度(圖中縱向的尺寸)的寬度尺寸W1。該 寬度尺寸W1大于上述寬度尺寸W2。此外，圖21例示出柵電極13的寬度恒定為寬度尺寸 W1的情況。參照圖24，對于上述柵電極13具有上述寬度尺寸W1的部分來說，包括電阻率比多 晶硅層12g低的金屬部22a。此外，對于上述以外的結(jié)構(gòu)，由于與上述的實施方式1的結(jié)構(gòu)大致相同，所以，對 于相同或?qū)?yīng)的要素，標(biāo)上相同的附圖標(biāo)記，并省略其說明。接著，對本實施方式的溝槽型內(nèi)置柵極電阻4t的結(jié)構(gòu)的變形例進行說明。圖25以及圖26分別是概略地表示本發(fā)明實施方式2的半導(dǎo)體裝置的第一以及第 二變形例各自中的埋入有金屬部的電阻元件的結(jié)構(gòu)的部分平面圖。此外，在圖中以虛線表 示電阻元件相對場氧化膜、柵極焊盤側(cè)接觸孔和層間絕緣膜的大致位置關(guān)系。參照圖25，在第一變形例中，溝槽型內(nèi)置柵極電阻4t在與柵極焊盤側(cè)接觸孔9a相 面對的部分具有比寬度尺寸W2大的寬度尺寸TO1的部分。另外，寬度尺寸WE1的部分具有 比寬度尺寸W2大的長度尺寸TO2的部分。溝槽型內(nèi)置柵極電阻4t的寬度尺寸TO1的部分 具有所埋入的金屬部22bl。
參照圖26，在第二變形例中，溝槽型內(nèi)置柵極電阻4t在與柵極焊盤側(cè)接觸孔9a 相面對的部分具有多個比寬度尺寸W2寬的寬度尺寸WE1的部分。另外，寬度尺寸TO1的部 分分別具有比寬度尺寸W2大的長度尺寸TO2的部分。溝槽型內(nèi)置柵極電阻4t的寬度尺寸 WE1的部分分別具有所埋入的金屬部22bl。此外，在上述第一以及第二變形例中，對在與柵極焊盤側(cè)接觸孔9a相面對的部分 埋入金屬部22的一部分的結(jié)構(gòu)進行了說明，但是，對于與主布線側(cè)接觸孔9b相面對的部分 也能夠作成同樣的結(jié)構(gòu)。然后，對本實施方式的半導(dǎo)體裝置的制造方法進行說明。參照圖27A和圖27B，在半導(dǎo)體襯底101上堆積有由硅氧化膜等構(gòu)成的層間絕緣膜 11a。此外，層間絕緣膜11a是成為層間絕緣膜11的一部分的膜。接著，通過照相制版法進行層間絕緣膜11a的構(gòu)圖。將該構(gòu)圖后的層間絕緣膜11a 作為掩模，進行半導(dǎo)體襯底101的刻蝕。由此，形成第一槽部T1和第二槽部T2。在該第一 槽部T1和第二槽部T2各自的內(nèi)表面，利用氧化或堆積等，分別形成絕緣膜14b以及柵極絕 緣膜14a。由此，形成了具有寬度尺寸W2的、被絕緣膜14b覆蓋的第一槽部T1。另外，形成了 具有寬度尺寸W1的、被柵極絕緣膜14a覆蓋的第二槽部T2。主要參照圖28A和圖28B，在半導(dǎo)體襯底101上堆積有摻雜了高濃度雜質(zhì)的多晶硅 層12。通過該堆積，如圖28A所示那樣，第一槽部T1的寬度尺寸W2(圖27A)的部分被完全 填埋。另外，第一槽部T1的寬度尺寸為TO1的部分(圖22的與柵極焊盤側(cè)接觸孔9aD相 面對的部分)僅被填埋一部分。另外，如圖28B所示，第二槽部T2僅被填埋一部分。參照圖29A和圖29B，在半導(dǎo)體襯底101上，由高熔點金屬等構(gòu)成的金屬部22堆積 在多晶硅層12上。由此，在第一槽部T1的寬度尺寸為TO1的部分(圖22的與柵極焊盤側(cè) 接觸孔9aD相面對的部分)，一部分殘存的槽完全被填埋。另外，如圖29B所示，第二槽部 T2完全被填埋。接著，依次刻蝕金屬部22和多晶硅層12。參照圖30A和圖30B，通過上述刻蝕，使層間絕緣膜11a露出。參照圖31A和圖31B，在半導(dǎo)體襯底101上形成有層間絕緣膜lib。作為形成方 法，使用如下方法堆積例如BPSG(B0r0-Ph0Sph0 SilicateGlass)膜，施加熱處理，從而將 絕緣膜的表面平坦化。此外，層間絕緣膜lib是成為層間絕緣膜11的一部分的膜。主要參照圖32A和圖32B，選擇性地除去層間絕緣膜11a、層間絕緣膜11b，從而形 成發(fā)射極用接觸孔9d、柵極焊盤側(cè)接觸孔9a (圖21)以及主布線側(cè)接觸孔9b (圖21)。接著，堆積由如鋁或其化合物這樣的電極材料構(gòu)成的金屬膜，并對該堆積的金屬 膜進行構(gòu)圖。由此，形成發(fā)射極焊盤18、柵極焊盤金屬層10a(圖22)以及主布線金屬層 10b (圖 23 和圖 24)。如上所述，形成作為本實施方式的半導(dǎo)體裝置的IGBT芯片。此外，在半導(dǎo)體襯底101上形成n型發(fā)射極區(qū)域15、高濃度p型區(qū)域16、p型溝道 區(qū)域17等的步驟也能夠在第一槽部T1以及第二槽部T2的形成步驟的之前或之后形成。接著，對第三比較例中的半導(dǎo)體裝置的制造方法進行說明。此外，本比較例是在第 二比較例的結(jié)構(gòu)上附加了金屬部22的結(jié)構(gòu)。
主要參照圖33A和圖33B，進行與本實施方式的至圖29A和圖29B的 步驟類似的步 驟，但是，與本實施方式的不同點在于，不進行第一槽部T1的形成。其結(jié)果是，如圖33A所 示，取代本實施方式的溝槽型內(nèi)置柵極電阻4t，沿著半導(dǎo)體襯底101的平坦的襯底面形成 平面型內(nèi)置柵極電阻4p。參照圖34A和圖34B，在半導(dǎo)體襯底101上涂敷光致抗蝕31a。接著，如圖34A所 示，通過照相制版法對光致抗蝕31a進行構(gòu)圖。由此，在平面型內(nèi)置柵極電阻4p上，使金屬 部22的一部分露出。參照圖35A和圖35B，金屬部22中未被光致抗蝕31a覆蓋的部分被刻蝕。由此，如 圖35A所示，金屬部22被分離為多個區(qū)域。然后，除去光致抗蝕31a。主要參照圖36A和圖36B，在半導(dǎo)體襯底101上涂敷光致抗蝕31b。接著，通過照 相制版法對光致抗蝕31b進行構(gòu)圖，使得光致抗蝕31b覆蓋形成有平面型內(nèi)置柵極電阻4p 的區(qū)域且使柵電極13附近露出。在未被光致抗蝕31b覆蓋的區(qū)域，依次刻蝕金屬部22、多 晶硅層12 (圖35B)，以使層間絕緣膜11a露出。然后，除去光致抗蝕劑31b。參照圖37A和圖37B，在半導(dǎo)體襯底101上形成層間絕緣膜lib。作為形成方法， 采用如下方法堆積例如BPSG(Boro-Phospho SilicateGlass)膜，施加熱處理，從而將絕 緣膜的表面平坦化。參照圖38A和圖38B，選擇性地刻蝕層間絕緣膜lla、llb。由此，形成發(fā)射極用接 觸孔9d等接觸孔。接著，形成發(fā)射極焊盤18、柵極焊盤金屬層10a以及主布線金屬層10b。如上所述，形成本比較例的半導(dǎo)體裝置。在本比較例的半導(dǎo)體的制造方法中，需要 圖34A以及34B至圖35A以及圖35B的、使用由光致抗蝕31a形成的掩模來部分刻蝕金屬 部22的步驟，制造步驟變得復(fù)雜。另外，在進行除去該金屬部22用的刻蝕時，因過刻蝕的偏差而產(chǎn)生平面型內(nèi)置柵 極電阻4p的膜厚偏差。其結(jié)果是，在平面型內(nèi)置柵極電阻4p的作為柵極電阻的電阻值中
產(chǎn)生偏差。根據(jù)本實施方式，如圖22所示，溝槽型內(nèi)置柵極電阻4t的具有寬度尺寸WE1 (圖 21)的部分，在溝槽型內(nèi)置柵極電阻4t與柵極焊盤側(cè)接觸孔9aD相面對的部分，除了包括多 晶硅層12r，還包括金屬部22bl。該金屬部22bl是電阻率比多晶硅層12r的電阻率低的部 分。因而，在柵極焊盤1和溝槽型內(nèi)置柵極電阻4t之間的電流的局部集中被緩和，IGBT芯 片的可靠性變高。另外，如圖23所示，溝槽型內(nèi)置柵極電阻4t的具有寬度尺寸TO1 (圖21)的部分， 在溝槽型內(nèi)置柵極電阻4t與主布線側(cè)接觸孔9bD相面對的部分，除包括多晶硅層12r，還包 括金屬部22b2。該金屬部22b2具有比多晶硅層12i 的電阻率低的電阻率。因而，在柵極主 布線5和溝槽型內(nèi)置柵極電阻4t之間的電流的局部集中被緩和，IGBT芯片的可靠性變高。另外，如圖21所示，柵電極13的寬度尺寸W1比溝槽型內(nèi)置柵極電阻4t的寬度尺 寸W2大。即，如圖27A和圖27B所示，相比用于形成溝槽型內(nèi)置柵極電阻4t的寬度尺寸W2 的槽，用于形成柵電極13的寬度尺寸W1的槽的寬度較大。因而，能夠處于如下狀態(tài)該寬 度尺寸W2的槽整體被多晶硅層12填埋，同時，寬度尺寸W1未被完全填埋。因而，如圖30 所示，在該未被填埋的部分能夠埋入金屬部22a。如上所述，寬度尺寸W2的槽整體被電阻率比較高的多晶硅層12填埋，從而得到電阻值充分高的溝槽型內(nèi)置柵極電阻4t。同時，柵電極13包括電阻率比多晶硅層12低的金屬部22a，從而能夠抑制柵電極 13的電阻。因而，能夠抑制柵電極13內(nèi)的柵極電位的傳輸延遲的偏差。因而，抑制IGBT元 件EL的開關(guān)動作中的導(dǎo)通區(qū)域和截止區(qū)域共存的時間。因而，能夠縮短在IGBT元件EL的 集電極和發(fā)射極之間流過的電流集中到一部分導(dǎo)通區(qū)域的時間。因而，由于抑制一部分導(dǎo) 通區(qū)域的局部發(fā)熱，所以，能夠提高IGBT芯片的可靠性。實施方式3
首先，對作為本實施方式的半導(dǎo)體裝置的IGBT芯片的結(jié)構(gòu)進行說明。參照圖39，對于本實施方式的半導(dǎo)體裝置的電阻元件、即溝槽型內(nèi)置柵極電阻4t 來說，作為主要部分，具有半導(dǎo)體區(qū)域即η型低濃度多晶硅層23a。另外，溝槽型內(nèi)置柵極電 阻4t具有設(shè)置在與柵極焊盤側(cè)接觸孔9a以及主布線側(cè)接觸孔9b相接觸的部分上的η型 高濃度多晶硅層24a。本實施方式與實施方式1以及實施方式2示出的半導(dǎo)體裝置的不同點在于，埋入 在溝槽型內(nèi)置柵極電阻4t中的物質(zhì)的主要部分與實施方式1以及實施方式2相比，是濃度 較低的多晶硅層，調(diào)整溝槽型內(nèi)置柵極電阻4t和與其接觸的ρ型區(qū)域21的電位差，從而η 型低濃度多晶硅層23a能夠獲取積累狀態(tài)、耗盡狀態(tài)以及反轉(zhuǎn)狀態(tài)中至少兩個狀態(tài)。此外，對于上述以外的結(jié)構(gòu)，與上述的實施方式1的結(jié)構(gòu)大致相同，所以，對相同 或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。接著，對本實施方式的半導(dǎo)體裝置的電阻元件的動作進行說明。參照圖43 圖 45,V23H>V23L分別表示η型低濃度多晶硅層23a的電流路徑兩端的電位。另外，V21是半導(dǎo)體 襯底101的絕緣膜14b側(cè)的電位，在半導(dǎo)體襯底101具有P型區(qū)域21的情況下，表示P型 區(qū)域21的電位。參照圖43，在施加V21以滿足V21 > V23l >> V23h的情況下，η型低濃度多晶硅層 23a成為積累狀態(tài)。即，在η型低濃度多晶硅層23a的絕緣膜14b側(cè)的面形成有電子的積累 層32a。在該情況下，由于η型低濃度多晶硅層23a整體分布著作為載流子的電子，所以，η 型低濃度多晶硅層23a整體能夠成為溝槽型內(nèi)置柵極電阻4t的電流路徑。參照圖44，在施加V21以滿足0 > (V21-V23l) > (V23L處的Vth)的情況下，η型低濃 度多晶硅層23a成為耗盡狀態(tài)。即，在η型低濃度多晶硅層23a的絕緣膜14b側(cè)的面，形成 有耗盡層32d。在該情況下，由于耗盡層32d的部分不成為溝槽型內(nèi)置柵極電阻4t中的電 流路徑，所以，溝槽型內(nèi)置柵極電阻4t的電阻值增大。此外，在上式中，Vth是達到η型低濃 度多晶硅層23a是否能夠流過電流的閾值的電位。參照圖45，在施加V21以滿足0 > (V23h處的Vth) > (V21-V23h)的情況下，η型低濃 度多晶硅層23a變?yōu)榉崔D(zhuǎn)狀態(tài)。即，在η型低濃度多晶硅層23a的絕緣膜14b側(cè)的面，形成 有耗盡層32d和反轉(zhuǎn)層32i。在該情況下，耗盡層32d的部分不成為溝槽型內(nèi)置柵極電阻 4t中的電流路徑。另外，反轉(zhuǎn)層32i的部分被耗盡層32d從溝槽型內(nèi)置柵極電阻4t的電流 路徑分離。因而，溝槽型內(nèi)置柵極電阻4t的電阻值進一步增大。參照圖40，對于本實施方式的第一變形例的半導(dǎo)體裝置的電阻元件即溝槽型內(nèi)置 柵極電阻4t來說，作為與本實施方式的不同點，還具有在與柵極焊盤側(cè)接觸孔9a以及主布 線側(cè)接觸孔％相接觸的部分所設(shè)置的ρ型高濃度多晶硅層24b。
參照圖41，對于本實施方式的第二變形例的半導(dǎo)體裝置的電阻元件即溝槽型內(nèi)置柵極電阻4t來說，作為主要部分，具有半導(dǎo)體區(qū)域即ρ型低濃度多晶硅層23b。另外，溝槽 型內(nèi)置柵極電阻4t具有在與柵極焊盤側(cè)接觸孔9a以及主布線側(cè)接觸孔9b相接觸的部分 所設(shè)置的P型高濃度多晶硅層24b。參照圖42，對于本實施方式的第三變形例的半導(dǎo)體裝置的電阻元件即溝槽型內(nèi)置 柵極電阻4t來說，作為與本實施方式的第二變形例的不同點，還具有在與柵極焊盤側(cè)接觸 孔9a以及主布線側(cè)接觸孔9b相接觸的部分所設(shè)置的η型高濃度多晶硅層24a。此外，在因得到所希望的柵極延遲的目的而使耗盡狀態(tài)的柵極電阻非常高的情況 下，可以兼用實施方式1中的溝槽型內(nèi)置柵極電阻4t (圖1A)或?qū)嵤┓绞?中的溝槽型內(nèi) 置柵極電阻4t (圖22以及圖23)。另外，在以不同的步驟形成柵電極13和溝槽型內(nèi)置柵極電阻4t的情況下，能夠在 各步驟中以不同的濃度對多晶硅進行摻雜。由此，若通過提高柵電極13或柵極主布線5的 摻雜質(zhì)濃度來降低電阻，則能夠抑制IGBT芯片的延遲或損失。根據(jù)本實施方式，利用ρ型區(qū)域21和溝槽型內(nèi)置柵極電阻4t之間的電位差，在溝 槽型內(nèi)置柵極電阻4t的η型低濃度多晶硅層23a產(chǎn)生耗盡層，由此，能夠調(diào)整溝槽型內(nèi)置 柵極電阻4t的電阻值。另外，由于η型高濃度多晶硅層24a形成在溝槽型內(nèi)置柵極電阻4t的接觸部，所 以，在IGBT元件EL進行截止動作時，柵極電阻與時間一起變大。由此，能夠減小IGBT元件 EL的電涌。 另外，根據(jù)本實施方式的第一以及第三變形例，在溝槽型內(nèi)置柵極電阻4t的電接 觸部形成η型高濃度多晶硅層24a和ρ型高濃度多晶硅層24b。由此，積累狀態(tài)下的柵極電 阻變小，特別是，在施加Vg < OV的電位的情況下，能夠使延遲時間穩(wěn)定。實施方式4首先，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進行說明。參照圖46，本實施方式的IGBT芯片具有作為電阻元件的二極管型內(nèi)置柵極電阻 4d。二極管型內(nèi)置柵極電阻4d具有ρ型高濃度多晶硅層24b、η型低濃度多晶硅層23a和 η型高濃度多晶硅層24a。η型低濃度多晶硅層23a通過ρ型高濃度多晶硅層24b以及η型 高濃度多晶硅層24a，分別電連接到柵極焊盤1以及柵極主布線5上。根據(jù)上述結(jié)構(gòu)，本實施方式的二極管型內(nèi)置柵極電阻4d包括二極管(圖中的二極 管符號)，該二極管在P型高濃度多晶硅層24b和η型低濃度多晶硅層23a的界面具有pn 接合面。此外，本實施方式中的η型低濃度多晶硅層23a的雜質(zhì)濃度的選擇范圍比實施方 式3寬。S卩，實施方式3中的η型低濃度多晶硅層23a的雜質(zhì)濃度如上述那樣進行調(diào)整，以 便取得反轉(zhuǎn)狀態(tài)、積累狀態(tài)和耗盡狀態(tài)中至少兩種狀態(tài)，但是，本實施方式并不受這樣的制 約。此外，對于上述以外的結(jié)構(gòu)，由于與上述的實施方式3的結(jié)構(gòu)大致相同，所以，對 相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。接著，對本實施方式的半導(dǎo)體裝置中的電阻元件的動作進行說明。在IGBT元件 EL(在圖46中未圖示)的開關(guān)動作的初期(initial stage)以及末期(final stage)，柵電極13(在圖46中未圖示)的柵極電阻即二極管型內(nèi)置柵極電阻4d兩端的電位差較小。另外，二極管在陽極_陰極間的電位差較小的情況下為高電阻，相反，在兩端的電位差較大 的情況下為低阻抗。因此，對于二極管型內(nèi)置柵極電阻4d來說，與開關(guān)動作的中期(middle stage)相比，在初期以及末期具有較高的電阻值。接著，對本實施方式的半導(dǎo)體裝置的變形例進行說明。參照圖47，在本實施方式的第一變形例中，二極管型內(nèi)置柵極電阻4d包括二極管 (圖中的二極管符號)，該二極管在P型低濃度多晶硅層23b和η型高濃度多晶硅層24a的 界面具有pn接合面。 參照圖48，在本實施方式的第二變形例中，與本實施方式不同，二極管型內(nèi)置柵極 電阻4d沒有被埋入半導(dǎo)體襯底101的槽內(nèi)而形成在場氧化膜7上。參照圖49，在本實施方式的第三變形例中，更換上述第二變形例中的二極管的導(dǎo) 電型。根據(jù)本實施方式，對于二極管型內(nèi)置柵極電阻4d來說，與IGBT元件EL的開關(guān)動 作的中期相比，在初期以及末期具有較高的電阻值。因而抑制電涌的發(fā)生。由此，能夠得到 損失較小的IGBT芯片。在將脈沖寬度較小的急劇變化的噪聲信號施加到柵極焊盤1上的情況下，能夠使 柵電極13的電位針對該噪聲信號的響應(yīng)鈍化，從而抑制IGBT元件EL的誤動作。此外，在圖46中的η型低濃度多晶硅層23a的濃度與實施方式3的情況同樣的情 況下，也期待與實施方式3同樣的效果。另外，本實施方式的二極管型內(nèi)置柵極電阻4d可以與在實施方式1中示出的歐姆 柵極電阻即電阻元件、或利用與在實施方式3中示出的ρ型區(qū)域21的電位差使電阻值變化 的電阻元件、或者以往的電阻元件組合。該組合能夠例如通過并聯(lián)連接等進行。在該情況下，利用柵極電位或柵極兩端的電位差，精確地控制柵極電阻值，從而能 夠使開關(guān)波形接近所希望的波形。實施方式5本實施方式的半導(dǎo)體裝置中的半導(dǎo)體元件與實施方式4 (圖46)同樣地具有二極 管。但是，本實施方式的電阻元件所包含的二極管是η型低濃度多晶硅層23a的雜質(zhì)濃度 較高、反向耐壓較低的齊納二極管。即，本實施方式的電阻元件為齊納二極管型柵極電阻。 該齊納二極管以利用反向特性而具有固定耐壓的方式來設(shè)定。此外，對于上述以外的結(jié)構(gòu)，由于與上述的實施方式4的結(jié)構(gòu)大致相同，故省略其 說明。根據(jù)本實施方式，在耐壓以下的噪聲施加到柵極上的情況下，不會向柵電極13進 行充放電。由此，能夠抑制IGBT芯片的誤動作。實施方式6首先，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進行說明。參照圖50 和圖51，在圖中用虛線表示電阻元件相對柵極焊盤側(cè)接觸孔9a、主布線側(cè)接觸孔9b以及層 間絕緣膜11的大致位置關(guān)系。參照圖50，本實施方式的半導(dǎo)體裝置在柵極焊盤側(cè)接觸孔9a和主布線側(cè)接觸孔 9b之間具有作為電阻元件的多個二極管。即，柵極焊盤1(在圖50中未圖示)和柵極主布線5 (在圖50中未圖示)具有相互并聯(lián)電連接的多個電阻元件。該多個二極管包括至少一個正向的二極管型內(nèi)置柵極電阻4f和至少一個反向的 二極管型內(nèi)置柵極電阻4r。在這里，正向和反向是以從柵極焊盤1向柵極主布線5的方向為基準的二極管的極性。
優(yōu)選溝槽型內(nèi)置柵極電阻4t的個數(shù)和反向的二極管型內(nèi)置柵極電阻4r的個數(shù)為 不同的個數(shù)。此外，對于上述以外的結(jié)構(gòu)，由于與上述的實施方式4或5的結(jié)構(gòu)大致相同，所以， 對于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。根據(jù)本實施方式，在IGBT元件EL的開關(guān)導(dǎo)通時和截止時，得到與實施方式4或5 同樣的效果。另外，使正向的二極管型內(nèi)置柵極電阻4f的個數(shù)和反向的二極管型內(nèi)置柵極電 阻4r的個數(shù)為不同的個數(shù)，從而上述多個電阻元件在柵極焊盤1和柵極主布線5之間發(fā)揮 具有因電流方向而不同的電阻值的電阻元件的功能。因而，能夠形成在IGBT元件EL的導(dǎo) 通時和截止時具有不同的電阻的電阻元件。此外，如圖51的變形例所示，本實施方式的電阻元件可以包括實施方式1示出的 歐姆柵極電阻即電阻元件、或?qū)嵤┓绞?示出的利用與ρ型區(qū)域21的電位差而使電阻值變 化的電阻元件、或者以往的電阻元件即內(nèi)置柵極電阻4i。實施方式7首先，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進行說明。參照圖52，本實施方式的IGBT芯片具有包括結(jié)型場效應(yīng)晶體管JFET (Junction Field Effect Transistor)的電阻元件即JFET型內(nèi)置柵極電阻4j。JFET型內(nèi)置柵極電阻 4j具有成為溝道區(qū)域的ρ型低濃度多晶硅層23b、成為源極/漏極區(qū)域的一組ρ型高濃度 多晶硅層24b、24b和成為柵極的η型高濃度多晶硅層25。在η型高濃度多晶硅層25上形成有與η型高濃度多晶硅層25電連接的電極26。 電極26具有控制η型高濃度多晶硅層25的電位的功能。接著，對本實施方式的電阻元件的動作進行說明。由電極26控制η型高濃度多 晶硅層25的電位。由此，耗盡層27擴展的深度尺寸(圖中縱向尺寸)被控制，所以，控制 JFET型內(nèi)置柵極電阻4j的電阻值。此外，對于上述以外的結(jié)構(gòu)，與上述的實施方式1的結(jié)構(gòu)大致相同，所以，對相同 或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。根據(jù)本實施方式，從電阻元件的外部向電極26施加電位信號，從而能夠改變電阻 元件的電阻值。此外，在上述中，作為電阻元件，對包括ρ溝道型JFET的JFET型內(nèi)置柵極電阻4j 進行了說明，但是，也能夠使用包括η溝道型JFET的JFET型內(nèi)置柵極電阻。另外，在上述中，作為電阻元件，對埋入在第一槽部Tl中的JFET型內(nèi)置柵極電阻 4j進行了說明，但是，電阻元件也可以是平面型。另外，為了得到與實施方式6同樣的效果，也可以例如在導(dǎo)通時和截止時改變與η 型高濃度多晶硅層25連接的電極26的數(shù)量來進行連接。實施方式8
參照圖53，對于本實施方式的IGBT芯片來說，作為電阻元件，具有接合控制二極 管(junction control diode)型內(nèi)置柵極電阻 4k。接合控制二極管型內(nèi)置柵極電阻4k在ρ型低濃度多晶硅層23b和η型高濃度多 晶硅層24a的界面具有pn接合面。由此，接合控制二極管型內(nèi)置柵極電阻4k具有含有二 極管的結(jié)構(gòu)。此外，對除此以外的結(jié)構(gòu)，由于與上述的實施方式7(圖52)大致相同，所以，對相 同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。根據(jù)本實施方式，從電阻元件的外部向電極26施加電位信號，從而能夠改變電阻 元件的電阻值。另外，也能夠得到與實施方式4以及5同樣的效果。此外，作為電阻元件，也能夠使用上述的接合控制二極管型內(nèi)置柵極電阻4k的導(dǎo)電型被反過來的電阻元件。另外，在圖53中，示出埋入到第一槽部Tl中的接合控制二極管型內(nèi)置柵極電阻 4k，但是，電阻元件可以為平面型。另外，為了得到與實施方式6同樣的效果，也可以例如改變在導(dǎo)通時和截止時與η 型高濃度多晶硅層25相連接的電極26的數(shù)量來進行連接。實施方式9參照圖54，作為本實施方式的半導(dǎo)體裝置的IGBT芯片具有包括作為 MIS (Metal Insulator Semiconductor)型場效應(yīng)晶體管的電阻元件的 MOS (Metal Oxide Semiconductor)型柵極電阻4m。另外，IGBT芯片具有用于控制MOS型柵極電阻4m自身的 柵極電位的電極26。MOS型柵極電阻4m具有ρ型低濃度多晶硅層23b、一組η型高濃度多晶硅層24a、 24a、內(nèi)置柵極電阻控制柵電極28和內(nèi)置柵極電阻控制柵極絕緣膜29。ρ型低濃度多晶硅層23b形成MOS型柵極電阻4m的溝道區(qū)域。一組η型高濃度多 晶硅層24a、24a具有作為針對上述溝道區(qū)域的源極/漏極區(qū)域的功能。內(nèi)置柵極電阻控制 柵電極28具有根據(jù)內(nèi)置柵極電阻控制柵電極28的電位來控制上述溝道區(qū)域的載流子濃度 的功能。內(nèi)置柵極電阻控制柵極絕緣膜29將內(nèi)置柵極電阻控制柵電極28和ρ型低濃度多 晶硅層23b絕緣。電極26具有控制內(nèi)置柵極電阻控制柵電極28的電位的功能。此外，對于除此以外的結(jié)構(gòu)，由于與上述的實施方式4的第三變形例(圖49)大致 相同，所以，對于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。根據(jù)本實施方式，從電阻元件的外部向電極26施加電位信號，從而能夠改變電阻 元件的電阻值。另外，也能夠獲得與實施方式4以及5同樣的效果。此外，采用η溝道型的MOS型柵極電阻4m進行本實施方式的說明中，但是，MOS型 柵極電阻4m也可以是ρ溝道型。另外，圖54示出平面型的MOS型柵極電阻4m，但是，電阻元件也可以是埋入到第一 槽部Tl中的溝槽型。另外，MOS型柵極電阻4m所含有的MOS晶體管可以是增強型、耗盡(expression) 型中的任意一種。另外，為了得到與實施方式6同樣的效果，也可以例如改變在導(dǎo)通時和截止時與 內(nèi)置柵極電阻控制柵電極28相連接的電極26的數(shù)量來進行連接。
實施方式10參照圖55，作為本實施方式的半導(dǎo)體裝置的IGBT芯片具有柵極控制二極管型柵 極電阻4g，作為電阻元件。另外，IGBT芯片具有用于對柵極控制二極管型柵極電阻4g自身 的柵極電位進行控制的電極26。柵極控制二極管型柵極電阻4g具有ρ型低濃度多晶硅層23b、ρ型高濃度多晶硅 層24b、n型高濃度多晶硅層24a、內(nèi)置柵極電阻控制柵電極28和內(nèi)置柵極電阻控制柵極絕 緣膜29。
此外，對于除此以外的結(jié)構(gòu)，由于與上述的實施方式9(圖54)大致相同，所以，對 于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。根據(jù)本實施方式，從電阻元件的外部向電極26施加電位信號，從而能夠改變電阻 元件的電阻值。另外，也能夠獲得與實施方式4以及5同樣的效果。此外，采用η溝道型的柵極控制二極管型柵極電阻4g進行本實施方式的說明，但 是，柵極控制二極管型柵極電阻4g也可以是ρ溝道型。另外，圖55示出平面型的柵極控制二極管型柵極電阻4g，但是，電阻元件也可以 是埋入到第一槽部Tl中的溝槽型。另外，為了得到與實施方式6同樣的效果，也可以例如改變在導(dǎo)通時和截止時與 內(nèi)置柵極電阻控制柵電極28相連接的電極26的數(shù)量來進行連接。實施方式11首先，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進行說明。參照圖56A，對于本實施方式中的半導(dǎo)體裝置來說，作為電阻元件，具有η型低濃 度多晶硅層23a、一組η型高濃度多晶硅層24a、24a和ρ型高濃度多晶硅層24b。該電阻元 件形成在絕緣膜IL上。絕緣膜IL是場氧化膜7或絕緣膜14b。另外，半導(dǎo)體裝置在電阻元 件之上具有一組金屬層10、10。一組η型高濃度多晶硅層24a、24a彼此通過η型低濃度多晶硅層23a電連接。由 于η型高濃度多晶硅層24a和η型低濃度多晶硅層23a為同一導(dǎo)電型，所以，一組η型低濃 度多晶硅層23a、23a之間具有作為歐姆電阻即內(nèi)置柵極電阻4i的功能。ρ型高濃度多晶硅層24b設(shè)置在一組η型高濃度多晶硅層24a、24a之間。一組η 型高濃度多晶硅層24a、24a中的一個(圖中左側(cè))的η型高濃度多晶硅層24a和ρ型高濃 度多晶硅層24b之間通過η型低濃度多晶硅層23a被電連接。ρ型高濃度多晶硅層24b和η型低濃度多晶硅層23a的導(dǎo)電型不同，所以，在兩者 的界面形成有Pn結(jié)。S卩，在ρ型高濃度多晶硅層24b和η型高濃度多晶硅層24a之間，形 成有二極管型內(nèi)置柵極電阻4d，該二極管型內(nèi)置柵極電阻4d包括從ρ型高濃度多晶硅層 24b朝向η型高濃度多晶硅層24a為正向的二極管。根據(jù)上述結(jié)構(gòu)，本實施方式的電阻元件包括并排具有形成在單片(monolithic) 上的二極管和歐姆電阻的區(qū)域。一組金屬層10、10中的一個(圖中左側(cè))的金屬層10，在一個(圖中左側(cè))η型高 濃度多晶硅層24a上以彼此接觸的方式形成。另外，一組金屬層10、10中另一個(圖中右側(cè))金屬層10從另一個(圖中右側(cè)) η型高濃度多晶硅層24a上形成到ρ型高濃度多晶硅層24b上。另一個金屬層10以與另一個η型高濃度多晶硅層24a以及ρ型高濃度多晶硅層24b分別接觸的方式形成。另外，另 一個金屬層10和η型低濃度多晶硅層23a被層間絕緣膜11電絕緣。根據(jù)上述另一個金屬層10的結(jié)構(gòu)，另一個金屬層10的一部分具有作為在另一個 η型高濃度多晶硅層24a和ρ型高濃度多晶硅層24b之間并聯(lián)連接的歐姆電阻30的功能。
此外，對于除此以外的結(jié)構(gòu)，由于與上述的實施方式1 10大致相同，所以，對于 相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。接著，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的動作的概略情況進行說 明。在ρ型高濃度多晶硅層24b側(cè)為低電位的情況下，電阻元件起到將η型低濃度多 晶硅層23a作為電阻的通常的內(nèi)置柵極電阻4i的功能。在ρ型高濃度多晶硅層24b側(cè)為高電位的情況下，適當(dāng)調(diào)整并聯(lián)連接的電阻30的 電阻值和η型低濃度多晶硅層23a的雜質(zhì)濃度的關(guān)系，從而實現(xiàn)二極管和電阻的并聯(lián)動作。參照圖56B，在本實施方式的變形例中，ρ型高濃度多晶硅層24b位于與一組η型 高濃度多晶硅層24a、24a中的一個(圖中左側(cè))n型高濃度多晶硅層24a —起夾持另一個 (圖中右側(cè))n型高濃度多晶硅層24a的位置。一組η型高濃度多晶硅層24a、24a中的一 個(圖中左側(cè))n型高濃度多晶硅層24a和ρ型高濃度多晶硅層24b之間通過η型低濃度 多晶硅層23a電連接。接著，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的動作的詳細情況進行說 明。圖57A和圖57B分別是表示本發(fā)明實施方式11及其變形例的半導(dǎo)體裝置的電阻 元件的等效電路的圖。參照圖56A和圖57A，在本實施方式中，電位V。是一個(圖中左側(cè))金屬層10的 電位。電位V1是另一個(圖中右側(cè))金屬層10的與另一個(圖中右側(cè))n型高濃度多晶 硅層24a相接觸的部分的電位。電位Vx是另一個(圖中右側(cè))金屬層10的與ρ型高濃度 多晶硅層24b相接觸的部分的電位。電阻RO是內(nèi)置柵極電阻4i的一個(圖中左側(cè))n型高濃度多晶硅層24a和ρ型高 濃度多晶硅層24b之間的部分的電阻。電阻R1是內(nèi)置柵極電阻4i的另一個(圖中右側(cè))n 型高濃度多晶硅層24a和ρ型高濃度多晶硅層24b之間的部分的電阻。電阻R2是電阻30。電流iQ、I1以及i2分別是流過電阻R。、R1以及R2的電流。參照圖56B和圖57B，在本實施方式的變形例中，電位V1是另一個(圖中右側(cè))金 屬層10的與P型高濃度多晶硅層24b相接觸的部分的電位。電位Vx是與另一個(圖中右 側(cè))η型高濃度多晶硅層24a相接觸的部分的電位。電阻Rtl是內(nèi)置柵極電阻4i的一組η型高濃度多晶硅層24a、24a之間的部分的電 阻。電阻禮是1 30。電阻R2是內(nèi)置柵極電阻4i的另一個(圖中右側(cè))n型高濃度多晶硅 層24a和ρ型高濃度多晶硅層24b之間的部分的電阻。參照圖58A以及圖58B，曲線圖中的縱軸分別表示電流iQ、I1^ i2。對于橫軸來說， 對于用虛線示出的電流ii、i2示出V1-Vx，對于電流、示出V1-Vy Φ是二極管的電壓-電 流特性的函數(shù)。為了利用在電阻成分的一部分即電阻禮上產(chǎn)生的電壓降(V1-Vx)將二極管正偏壓并開始流過二極管電流，需要預(yù)定的電流“以及電壓vf。此時，在電阻元件整體上施加有 電壓V1-Vtl,使得V1-Vx = Vf0在流過二極管的電流為電流if以上的情況下，流過依賴于電阻 成分的一部分即電阻R1和二極管側(cè)的電阻R2之比的電流。但是，在二極管中流過電流時， 電阻Rtl以及圖57B中的電阻R2進行雙極動作(bipolar operation)，所以，電阻變低。在R2 < R1 << R0的情況下，需要大的電流If0因此，流過i0 = (V1-V0) / (R^R0) 的電流，直到(V1-Vtl)較大，然后二極管導(dǎo)通，電阻R2變低。即，產(chǎn)生表示負性電阻的快回 (snap-back)SB0在R1 > R2 >> R0的情況下，即使電流If較小，二極管也導(dǎo)通，所以不會引起快回 SB。另外，在(V1-V0) < O時，由于在二極管不流過電流，所以，流過iQ= (V1-V0)Z(R^R0)的 電流。根據(jù)本實施方式，電阻元件在單片上并排地具有二極管和歐姆電阻。因此，能夠以 較小的面積實現(xiàn)與實施方式6的變形例(圖51)示出的半導(dǎo)體裝置同樣的效果。另外，也能夠如圖58A所示那樣實現(xiàn)由快回SB引起的電阻特性。因此，在電阻元 件的兩端為恒定電位差的情況下，能夠利用快回使針對IGBT元件EL的柵電極13的充放電 加速。此外，與本實施方式相比，其變形例只要電阻30不變大，就容易引起快回SB。此外，為了改變η型低濃度多晶硅層23a的至少一部分的電阻值，在至少一部分改 變另一個η型高濃度多晶硅層24a和ρ型高濃度多晶硅層24b之間的距離或η型低濃度多 晶硅層23a的濃度是有效的。另外，只要位于中間的高濃度層不遮蔽電流路徑，則電阻元件既可以是溝槽型，也 可以是平面型。另外，將本實施方式的結(jié)構(gòu)中的導(dǎo)電型反轉(zhuǎn)后的結(jié)構(gòu)是與本發(fā)明實質(zhì)上同等的結(jié) 構(gòu)。實施方式12首先，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進行說明。參照圖59，對于本實施方式中的半導(dǎo)體裝置來說，作為電阻元件，具有η型低濃度 多晶硅層23a、一組η型高濃度多晶硅層24a、24a和一組ρ型高濃度多晶硅層24b、24b。該 電阻元件形成在絕緣膜IL上。絕緣膜IL是場氧化膜7或絕緣膜14b。另外，半導(dǎo)體裝置在 電阻元件之上具有一組金屬層10、10。一組η型高濃度多晶硅層24a、24a和一組ρ型高濃度多晶硅層24b、24b的各層形 成在η型低濃度多晶硅層23a上。一個(圖中左側(cè))ρ型高濃度多晶硅層24b和另一個(圖中右側(cè))n型高濃度多晶 硅層24a經(jīng)由η型低濃度多晶硅層23a的長度尺寸為Ll的部分電連接。一個(圖中左側(cè)) η型高濃度多晶硅層24a和另一個(圖中右側(cè))ρ型高濃度多晶硅層24b通過η型低濃度多 晶硅層23a的長度尺寸為L2的部分電連接。一組η型高濃度多晶硅層24a、24a通過η型低濃度多晶硅層23a的長度尺寸為L3 的部分電連接。由于η型高濃度多晶硅層2如和11型低濃度多晶硅層23a為同一導(dǎo)電型，所 以，一組η型低濃度多晶硅層23a、23a之間具有作為歐姆電阻的內(nèi)置柵極電阻4i的功能。一個(圖中左側(cè))η型高濃度多晶硅層24a和一個ρ型高濃度多晶硅層24b利用一 個金屬層10并伴隨著電阻30電連接。另外，另一個(圖中右側(cè))n型高濃度多晶硅層24a和另一個P型高濃度多晶硅層24b利用另一個金屬層10并伴隨著電阻30電連接。在一個(圖中左側(cè))ρ型高濃度多晶硅層24b和η型低濃度多晶硅層23a的界面、 以及另一個(圖中右側(cè))P型高濃度多晶硅層24b和η型低濃度多晶硅層23a的界面，分別形成有pn結(jié)。即，形成有一對pn結(jié)二極管。相對于從一個(圖中左側(cè))的金屬層10經(jīng)由一個ρ型高濃度多晶硅層24b、η型 低濃度多晶硅層23a和另一個(圖中右側(cè))p型高濃度多晶硅層24b而朝向另一個金屬層 10的電流方向，上述一對二極管中的一個二極管具有正向的極性，另一個二極管具有反向 的極性。根據(jù)上述結(jié)構(gòu)，本實施方式的電阻元件包含一對并排具有二極管和歐姆電阻的區(qū) 域，該一對區(qū)域各自所具有的二極管的極性彼此不同。此外，對于除此以外的結(jié)構(gòu)，由于與上述的實施方式11大致相同，所以，對于相同 或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。接著，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的動作進行說明。若一個(圖中左側(cè))的金屬層10的一側(cè)(圖中El側(cè))相對另一個(圖中右側(cè)) 金屬層10的一側(cè)(圖中E2側(cè))為高電位，則η型低濃度多晶硅層23a的長度尺寸為Ll的 區(qū)域的二極管被施加正向的電壓，成為激活狀態(tài)。另一方面，η型低濃度多晶硅層23a的長 度尺寸為L2的區(qū)域的二極管被施加反向的電壓，成為非激活狀態(tài)。相反，當(dāng)El側(cè)相對于E2側(cè)為低電位時，η型低濃度多晶硅層23a的長度尺寸為Ll 的區(qū)域的二極管被施加反向的電壓，成為非激活狀態(tài)。另一方面，η型低濃度多晶硅層23a 的長度尺寸為L2的區(qū)域的二極管被施加正向的電壓，成為激活狀態(tài)。并且，對于η型低濃度多晶硅層23a的長度尺寸為L3的電阻來說，與El側(cè)和E2 側(cè)之間的電位關(guān)系無關(guān)地成為激活狀態(tài)。根據(jù)本實施方式，改變長度尺寸Li、L2，由此，能夠按照El側(cè)和E2側(cè)之間的每個 電壓方向獨立地調(diào)整電阻元件的電阻值。因而，能夠獨立地調(diào)整IGBT元件EL的開關(guān)的導(dǎo) 通時和截止時的柵極電阻。另外，與圖56A示出的實施方式11的結(jié)構(gòu)同樣地，電阻元件的兩端的電位差達到 固定值時，能夠?qū)崿F(xiàn)由快回引起的負性電阻特性。因此，使并聯(lián)連接的金屬層10的電阻30 的值增大、或使η型低濃度多晶硅層23a的至少一部分的電阻降低、或使利用金屬層10彼 此連接的η型高濃度多晶硅層24a和ρ型高濃度多晶硅層24b之間的距離減小即可。此外，與在實施方式11的圖56A的結(jié)構(gòu)和圖56B的結(jié)構(gòu)的關(guān)系同樣地，可以更換 圖59的η型高濃度多晶硅層24a和ρ型高濃度多晶硅層24b的配置。另外，只要位于中間的高濃度層不遮斷電流路徑，則電阻元件既可以是溝槽型，也 可以是平面型。另外，將本實施方式結(jié)構(gòu)中的導(dǎo)電型反轉(zhuǎn)后的結(jié)構(gòu)是與本發(fā)明實質(zhì)上同等的結(jié) 構(gòu)。實施方式13首先，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進行說明。參照圖60，對于本實施方式的半導(dǎo)體裝置來說，作為電阻元件，具有ρ型低濃度多 晶硅層23b、一組η型高濃度多晶硅層24a、24a、一組ρ型高濃度多晶硅層24b、24b、內(nèi)置柵極電阻控制柵極絕緣膜29和內(nèi)置柵極電阻控制柵電極28。另外，半導(dǎo)體裝置在電阻元件上 具有電極26和一組金屬層10、10。一組ρ型高濃度多晶硅層24b、24b設(shè)置在ρ型低濃度多晶硅層23b上，彼此通過ρ型低濃度多晶硅層23b電連接。由于ρ型高濃度多晶硅層24b和ρ型低濃度多晶硅層23b 的導(dǎo)電型相同，所以，一組P型高濃度多晶硅層24b、24b之間具有作為通常的內(nèi)置柵極電阻 4i的功能。一組η型高濃度多晶硅層24a、24a設(shè)置在ρ型低濃度多晶硅層23b上。在位于一 組η型高濃度多晶硅層24a、24a之間的ρ型低濃度多晶硅層23b之上，依次設(shè)置有內(nèi)置柵 極電阻控制柵極絕緣膜29和內(nèi)置柵極電阻控制柵電極28。根據(jù)該結(jié)構(gòu)，本實施方式的電阻 元件具有MIS型結(jié)構(gòu)，包括與實施方式9的MOS型柵極電阻4m(圖54)同樣的結(jié)構(gòu)。此外，上述MIS結(jié)構(gòu)中的ρ型低濃度多晶硅層23b等半導(dǎo)體層設(shè)置在絕緣膜IL之 上。即，電阻元件具有SOI型的結(jié)構(gòu)。另外，IGBT芯片具有用于對MOS型柵極電阻4m自身的柵極電位進行控制的電極 26。本實施方式中的相當(dāng)于內(nèi)置柵極電阻4i的部分的一個(圖中左側(cè))端部和相當(dāng) 于MOS型柵極電阻4m的部分的一個端部利用一個金屬層10電連接。另外，相當(dāng)于內(nèi)置柵 極電阻4i的部分的另一個(圖中右側(cè))端部和相當(dāng)于MOS型柵極電阻4m的部分的另一個 端部利用另一個金屬層10電連接。S卩，電阻元件具有將MOS型柵極電阻4m和內(nèi)置柵極電 阻4i并聯(lián)連接的結(jié)構(gòu)。此外，對于除此以外的結(jié)構(gòu)，由于與上述的實施方式11大致相同，所以，對于相同 或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。接著，對本實施方式的半導(dǎo)體裝置所具有的電阻元件的動作進行說明。當(dāng)向電極26輸入信號時，內(nèi)置柵極電阻控制柵電極28的電位發(fā)生變化，進行ρ型 低濃度多晶硅層23b的內(nèi)置柵極電阻控制柵極絕緣膜29側(cè)的溝道控制。由此，相當(dāng)于MOS 型柵極電阻4m的部分的電阻值被從外部控制。向電極26輸入信號，使得溝道消失，由此，電阻元件的電阻值被最大化，成為內(nèi)置 柵極電阻4i的電阻值。相反，向電極26輸入信號，以形成由反轉(zhuǎn)層引起的溝道，由此，在電阻元件上附加 有經(jīng)由相當(dāng)于MOS型柵極電阻4m的部分的電流路徑，使電阻值減小。根據(jù)本實施方式，對于電阻元件來說，將相當(dāng)于內(nèi)置柵極電阻4i的部分和相當(dāng)于 MOS型柵極電阻4m的部分并聯(lián)連接。由此，能夠容易從外部改變電阻元件的電阻值。另外， 與實施方式9(圖54)不同，能夠使電阻值的最大值為相當(dāng)于內(nèi)置柵極電阻4i的部分的電 阻值。另外，相當(dāng)于內(nèi)置柵極電阻4i的部分和相當(dāng)于MOS型柵極電阻4m的部分在半導(dǎo)體 極板101的厚度方向上重疊形成，因此能夠以半導(dǎo)體襯底101上的較小的面積形成電阻元 件。本實施方式的說明是對η溝道型MOS型柵極電阻4m和由ρ型半導(dǎo)體層構(gòu)成的通 常的內(nèi)置柵極電阻4i的并聯(lián)結(jié)構(gòu)進行的，但是，MOS型柵極電阻4m以及通常的內(nèi)置柵極電 阻4i的導(dǎo)電型的組合是任意的。另外，MOS型柵極電阻4m可以是增強型以及耗盡型中的任意一種。
另外，電阻元件可以是平面型以及溝槽型中的任意一種。在上述實施方式11 13中，對在實施方式1和實施方式3 10敘述的結(jié)構(gòu)的組 合形成在單片上的情況進行了說明，但是該組合并不限于在上述說明中敘述的結(jié)構(gòu)。例如，二極管型內(nèi)置柵極電阻4d能夠置換為在實施方式5中所說明的齊納二極管 型柵極電阻。另外，MOS型柵極4m能夠置換為JFET型柵極電阻4j。另外，對于內(nèi)置柵極電 阻4i來說，如在實施方式3中所說明那樣，可以對整雜質(zhì)濃度進行調(diào)。另外，η型高濃度多晶硅層24a或ρ型高濃度多晶硅層24b可以在圖示的各剖視圖 的深度方向上呈平面地二維配置。例如，實施方式12 (圖59)以及實施方式13(圖60)的 各電阻元件能夠為圖61A和圖61B所示那樣的配置。另外，對在一個電阻元件中形成有η型低濃度多晶硅層23a和ρ型低濃度多晶硅 層23b中的任意一個的例子進行了說明，但是，本發(fā)明并不限于此。例如，使用用于η型高 濃度多晶硅層24a以及ρ型高濃度多晶硅層24b分別與金屬層10電連接的共同觸點等，也 能夠使用同時具有η型低濃度多晶硅層23a以及ρ型低濃度多晶硅層23b的硅層。實施方式14在實施方式1 13中，主要對與IGBT元件EL相連接的柵極電阻即電阻元件自身 進行了說明。在實際的IGBT芯片中，柵極主布線5或柵電極13自身也具有電阻。因而，柵 極主布線5或柵電極13用作寄生柵極電阻。在具有多個柵極電阻13的IGBT元件EL中，對于距柵極焊盤1較遠的柵極電阻13 來說，由于距柵極焊盤1的布線路徑變長，所以，更顯著受到寄生柵極電阻的影響。相反，柵 極焊盤1附近的柵極電阻13幾乎不受寄生柵極電阻的影響。因此，由于距柵極焊盤1的布線路徑的長短，導(dǎo)致在形成有各柵極電阻13的單元 間產(chǎn)生IGBT元件EL的導(dǎo)通/截止動作的時間差。其結(jié)果是，電流集中到一部分單元，或者 如上所述那樣，針對該電流集中的部分放大器的Q值變大，引起振蕩。參照圖62以及圖63，作為本實施方式的半導(dǎo)體裝置的IGBT芯片具有多個柵電極 13a 13d。對于將柵極焊盤1和各柵電極13a 13d電連接的布線路徑的長度來說，大致 按柵電極13a、柵電極13b、柵電極13c以及柵電極13d的順序變長。另外，IGBT芯片具有作為電阻元件的內(nèi)置柵極電阻4ia;作為電阻值比該內(nèi)置柵 極電阻4ia小的電阻元件的內(nèi)置柵極電阻4ib。柵極焊盤1和柵極主布線5的一部分(圖 63中的上部)形成為一體，且彼此電連接。柵電極13a和柵極焊盤1通過內(nèi)置柵極電阻4ia彼此電連接。柵電極13b的接近柵極焊盤1的一側(cè)和柵極焊盤1通過內(nèi)置柵極電阻4ia彼此電 連接。另外，柵電極13b的遠離柵極焊盤1的一側(cè)和柵極焊盤1通過內(nèi)置柵極電阻4ib彼 此電連接。柵電極13c的接近柵極焊盤1的一側(cè)和柵極焊盤1通過內(nèi)置柵極電阻4ib彼此電 連接。另外，柵電極13c的遠離柵極焊盤1的一側(cè)和柵極焊盤1不通過內(nèi)置柵極電阻而彼 此電連接。柵電極13d的接近柵極焊盤1的一側(cè)以及遠離柵極焊盤1的一側(cè)與柵極焊盤1分 別不通過內(nèi)置柵極電阻彼此電連接。此外，對于除上述以外的結(jié)構(gòu)，由于與上述實施方式1 13的結(jié)構(gòu)大致相同，所以，對相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。根據(jù)本實施方式，與連接到距柵極焊盤1比較遠的柵極電阻13b、13c上的內(nèi)置柵 極電阻4ib的電阻值相比，連接到距柵極焊盤1比較近的柵電極13a上的內(nèi)置柵極電阻4ia 的電阻值較大。另外，離柵極焊盤1大致最遠的柵極電阻13d都不通過內(nèi)置柵極電阻4ia 以及4ib而與柵極焊盤1相連接。由此，能夠某種程度地抵消上述的寄生柵極電阻的偏差，并對依賴于距柵極焊盤1 的布線路徑的電信號的延遲程度偏差進行抑制。因而，能夠抑制由柵極焊盤1和各柵電極 的布線引起的電位信號向各柵電極傳遞的延遲差。因而，難以引起針對IGBT元件EL中的 局部的導(dǎo)通區(qū)域的電流集中，實現(xiàn)對于振蕩具有耐性的IGBT芯片。實施方式15在實施方式1 14中，對與柵電極13電連接并起到柵電極的作用的電阻元件進 行了敘述。但是，本發(fā)明的電阻元件所電連接的電極并不限于柵電極13，也可以與其他電極 連接或設(shè)置在布線層間。主要參照圖64，作為本實施方式的半導(dǎo)體裝置的IGBT芯片具有通常的發(fā)射電極 (第一發(fā)射電極)即發(fā)射極焊盤18;讀出焊盤(第二發(fā)射電極)即電極26。另外，對于IGBT 芯片來說，作為電阻元件，具有分流電阻(第一電阻元件)4s和MOS型柵極電阻(第二電阻 元件)4m。另外，IGBT芯片具有至柵極焊盤1的引線2a、至發(fā)射極焊盤18的引線2b和用 于電連接的接觸部9。參照圖66，讀出焊盤(電極26)是將發(fā)射極電流分流為例如1/100的焊盤。此外， 圖中S表示讀出端子，E表示發(fā)射極端子，C表示集電極端子。再參照圖64，分流電阻4s將發(fā)射極焊盤18和讀出焊盤(電極26)相互電連接。 由此，分流電阻4s具有如下功能在發(fā)射極焊盤18和讀出焊盤(電極26)之間，根據(jù)流過 分流電阻4s的電流，產(chǎn)生電位差。作為分流電阻4s的具體結(jié)構(gòu)，能夠使用上述的實施方式 1 13中所說明的電阻元件的結(jié)構(gòu)。MOS型柵極電阻4m將柵極焊盤1和發(fā)射極焊盤18彼此電連接。MOS型柵極電阻 4m的內(nèi)置柵極電阻控制柵電極28與讀出焊盤(電極26)電連接。由此，MOS型柵極電阻4m 具有如下功能伴隨與讀出焊盤(電極26)的電位相對應(yīng)的電阻，將柵極焊盤1和發(fā)射極焊 盤18電連接。此外，內(nèi)置柵極電阻控制柵電極28和電極26可以設(shè)置為一體。此外，對于除上述以外的結(jié)構(gòu)，由于與上述實施方式1 14的結(jié)構(gòu)大致相同，所 以，對相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。接著，對本實施方式的IGBT芯片所具有的電阻元件的動作進行說明。當(dāng)在分流電阻4s中流過高電流時，在分流電阻4s兩端所產(chǎn)生的電位差變大。由 此，在MOS型柵極電阻4m例如為增強型η溝道MOSFET的情況下，柵極焊盤1和發(fā)射極焊盤 18被短路。另外，在MOS型柵極電阻4m例如為耗盡型ρ溝道MOSFET的情況下，伴隨較高的 電阻，將柵極焊盤1和發(fā)射極焊盤18之間連接。參照圖65，在本實施方式的變形例中，MOS型柵極電阻4m將柵極焊盤1和主布線 金屬層IOb相互電連接。根據(jù)本實施方式，與在IGBT芯片的外部設(shè)置分流電阻的情況不同，不需要在讀出 焊盤(電極26)上連接引線。由此，能夠減小讀出焊盤(電極26)的面積，并能夠使IGBT芯片小型化。另外，能夠進行高速的過電流檢測。此外，在圖64和圖65中，對在讀出焊盤(電極26)中發(fā)生的信號直接向MOS型柵極電阻4m的內(nèi)置柵極電阻控制柵電極28傳遞的例子進行了說明，但是，本發(fā)明并不限于 此。例如，可以在從半導(dǎo)體襯底101電隔離的半導(dǎo)體層上形成邏輯電路，該邏輯電路的結(jié)果 輸出被提供給內(nèi)置柵極電阻控制柵電極28，其中，該半導(dǎo)體襯底101是對堆積在絕緣膜上 的非晶硅層照射激光等能量線等而得到的。另外，當(dāng)使用實施方式5示出的齊納二極管型內(nèi)置電阻作為分流電阻4s時，能夠使在讀出焊盤上發(fā)生的輸出電壓大致為恒定。實施方式16在實施方式1 15中，對在孤立的多個導(dǎo)電體層間設(shè)置有各種電阻元件的例子進行了敘述。作為在實施方式1 3中所示出的電流路徑的槽狀結(jié)構(gòu)體，對于例如減小柵極 主布線的寄生電阻值也是有效的。參照圖67，本實施方式的柵極主布線具有主布線金屬層10b、金屬部22和多晶硅層12。另外，半導(dǎo)體襯底101具有內(nèi)表面被絕緣膜14覆蓋的槽部T3。多晶硅層12以及由金屬部22構(gòu)成的布線(第一布線)的至少一部分隔著絕緣膜 14設(shè)置在槽部T3之中。主布線金屬層IOb (第二布線)設(shè)置在槽部T3之上。主布線金屬 層IOb和金屬部22在柵極主布線內(nèi)的接觸孔9c的部分被連接，由此，彼此并聯(lián)電連接。即， 第一以及第二布線彼此并聯(lián)電連接。此外，對于除上述以外的結(jié)構(gòu)，由于與上述實施方式1 15的結(jié)構(gòu)大致相同，所 以，對相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。圖68和圖69是概略地表示本發(fā)明實施方式16的第一以及第二變形例各自中的 半導(dǎo)體裝置的柵極主布線附近的結(jié)構(gòu)的部分剖視圖。參照圖68，在第一變形例中，在內(nèi)表面被絕緣膜14覆蓋的槽部T3之中僅埋入金屬 部22。參照圖69，在第二變形例中，多晶硅層12被省略，且主布線金屬層IOb和金屬部 22在接觸孔9c的部分連接。根據(jù)本實施方式，由于柵極主布線的一部分埋入形成在槽部T3中，所以，與柵極 主布線5的寬度方向(圖中橫向)的尺寸為相同的平面狀的布線相比，也能夠減小寄生電 阻。由此，能夠抑制由柵極焊盤1和各柵電極13的布線引起的電位信號向各柵電極13的 傳遞的延遲差。因而，難以引起IGBT元件EL中的針對局部導(dǎo)通區(qū)域的電流集中，實現(xiàn)對于 振蕩具有耐性的IGBT芯片。在上述各實施方式中，對具有作為半導(dǎo)體元件的IGBT元件EL的半導(dǎo)體裝置進行 了說明，但是，本發(fā)明并不限于此，也能夠應(yīng)用于具有其他開關(guān)元件或功率MOSFET元件等 半導(dǎo)體元件的半導(dǎo)體裝置。另外，對于半導(dǎo)體元件來說，也可以具有源電極來取代發(fā)射電 極。另外，也能夠使用電阻率比內(nèi)置柵極電阻充分低的半導(dǎo)體層來取代金屬層10。詳細說明并示出了本發(fā)明，但是，這僅是例示而不是限定，應(yīng)該明確理解為，發(fā)明 的范圍由所附技術(shù)方案的范圍來解釋。
權(quán)利要求
一種半導(dǎo)體裝置，其特征在于，具有半導(dǎo)體襯底；絕緣膜，覆蓋所述半導(dǎo)體襯底的至少一部分；半導(dǎo)體元件，具有電極；電阻元件，設(shè)置在所述絕緣膜上，并且，與所述電極電連接成使其成為針對流過所述電極的電流的電阻，利用所述半導(dǎo)體襯底和所述電阻元件之間的電位差，在所述電阻元件中產(chǎn)生耗盡層。
2.如權(quán)利要求1的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個、柵電極、焊盤的開關(guān)元件， 所述電極是所述發(fā)射電極、所述源電極以及所述柵電極的任意一個， 所述電極和所述焊盤通過所述電阻元件電連接。
3.如權(quán)利要求1的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個和柵電極的開關(guān)元件， 所述電極是所述柵電極，所述發(fā)射電極以及源電極的任意一個和所述電極通過所述電阻元件電連接。
4.如權(quán)利要求1的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有第一發(fā)射電極以及第一源電極的任意一個和第二發(fā)射電極以 及第二源電極的任意一個的開關(guān)元件，所述電極是所述第一發(fā)射電極以及第一源電極的任意一個，所述第二發(fā)射電極以及第二源電極的任意一個和所述電極通過所述電阻元件電連接。
5.一種半導(dǎo)體裝置，具有 半導(dǎo)體襯底；半導(dǎo)體元件，具有電極； 絕緣膜，覆蓋所述半導(dǎo)體襯底的至少一部分；至少一個二極管，設(shè)置在所述絕緣膜上，并且，與所述電極電連接成使其成為針對流過 所述電極的電流的電阻。
6.如權(quán)利要求5的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個、柵電極、焊盤的開關(guān)元件， 所述電極是所述發(fā)射電極、所述源電極以及所述柵電極的任意一個， 所述電極和所述焊盤通過所述二極管電連接。
7.如權(quán)利要求5的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個和柵電極的開關(guān)元件， 所述電極是所述柵電極，所述發(fā)射電極以及源電極的任意一個和所述電極通過所述二極管電連接。
8.如權(quán)利要求5的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有第一發(fā)射電極以及第一源電極的任意一個和第二發(fā)射電極以 及第二源電極的任意一個的開關(guān)元件，所述電極是所述第一發(fā)射電極以及第一源電極的任意一個，所述第二發(fā)射電極以及第二源電極的任意一個和所述電極通過所述二極管電連接。
9.一種半導(dǎo)體裝置，其中，具有半導(dǎo)體襯底；半導(dǎo)體元件，具有電極；絕緣膜，覆蓋所述半導(dǎo)體襯底的至少一部分；至少一個結(jié)型場效應(yīng)晶體管，設(shè)置在所述絕緣膜上，并且，具有源極以及漏極；以成為針對流過所述電極的電流的電阻的方式，將所述源極以及漏極的任意一個和所 述電極電連接。
10.如權(quán)利要求9的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個、柵電極、焊盤的開關(guān)元件， 所述電極是所述發(fā)射電極、所述源電極以及所述柵電極的任意一個， 所述電極和所述焊盤通過所述結(jié)型場效應(yīng)晶體管電連接。
11.如權(quán)利要求9的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個和柵電極的開關(guān)元件， 所述電極是所述柵電極，所述發(fā)射電極以及源電極的任意一個和所述電極通過所述結(jié)型場效應(yīng)晶體管電連接。
12.如權(quán)利要求9的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有第一發(fā)射電極以及第一源電極的任意一個和第二發(fā)射電極以 及第二源電極的任意一個的開關(guān)元件，所述電極是所述第一發(fā)射電極以及第一源電極的任意一個，所述第二發(fā)射電極以及第二源電極的任意一個和所述電極通過所述結(jié)型場效應(yīng)晶體 管電連接。
13.一種半導(dǎo)體裝置，其中，具有半導(dǎo)體襯底；半導(dǎo)體元件，具有電極；絕緣膜，覆蓋所述半導(dǎo)體襯底的至少一部 分；至少一個MIS型場效應(yīng)晶體管，設(shè)置在所述絕緣膜上，并且，具有源極以及漏極；以成為針對流過所述電極的電流的電阻的方式，將所述源極以及所述漏極的任意一個 和所述電極電連接。
14.如權(quán)利要求13的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個和柵電極的開關(guān)元件， 所述電極是所述柵電極，所述發(fā)射電極以及源電極的任意一個和所述電極通過所述MIS型場效應(yīng)晶體管電連接。
15.如權(quán)利要求13的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有第一發(fā)射電極以及第一源電極的任意一個和第二發(fā)射電極以 及第二源電極的任意一個的開關(guān)元件，所述電極是所述第一發(fā)射電極以及第一源電極的任意一個，所述第二發(fā)射電極以及第二源電極的任意一個和所述電極通過所述MIS型場效應(yīng)晶 體管電連接。
16.如權(quán)利要求13的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個、柵電極、焊盤的開關(guān)元件， 所述電極是所述發(fā)射電極、所述源電極以及所述柵電極的任意一個， 所述電極和所述焊盤通過所述MIS型場效應(yīng)晶體管電連接。
17.一種半導(dǎo)體裝置，具有 半導(dǎo)體襯底；半導(dǎo)體元件，具有電極； 絕緣膜，覆蓋所述半導(dǎo)體襯底的至少一部分；電阻元件，設(shè)置在所述絕緣膜上，與所述電極電連接成使其成為針對流過所述電極的 電流的電阻，并且，包含至少一個并列地具有二極管和歐姆電阻的區(qū)域。
18.如權(quán)利要求17的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個、柵電極的開關(guān)元件， 所述電極是所述柵電極，所述發(fā)射電極以及源電極的任意一個和所述電極通過所述電阻元件電連接。
19.如權(quán)利要求17的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有第一發(fā)射電極以及第一源電極的任意一個和第二發(fā)射電極以 及第二源電極的任意一個的開關(guān)元件，所述電極是所述第一發(fā)射電極以及第一源電極的任意一個，所述第二發(fā)射電極以及第二源電極的任意一個和所述電極通過所述電阻元件電連接。
20.如權(quán)利要求17的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個、柵電極、焊盤的開關(guān)元件， 所述電極是所述發(fā)射電極、所述源電極以及所述柵電極的任意一個， 所述電極和所述焊盤通過所述電阻元件電連接。
21.一種半導(dǎo)體裝置，具有 半導(dǎo)體襯底；半導(dǎo)體元件，具有第一發(fā)射電極以及第一源電極的任意一個、第二發(fā)射電極以及第二 源電極的任意一個、柵電極；絕緣膜，覆蓋所述半導(dǎo)體襯底的至少一部分；第一電阻元件，設(shè)置在所述絕緣膜上，并且，將所述第一發(fā)射電極以及所述第一源電極 的任意一個和所述第二發(fā)射電極以及所述第二源電極的任意一個彼此電連接；第二電阻元件，設(shè)置在所述絕緣膜上，并且，伴隨與所述第二發(fā)射電極以及所述第二源 電極的任意一個的電位對應(yīng)的電阻，將所述第一發(fā)射電極以及所述第一源電極的任意一個 和所述柵電極電連接。
全文摘要
本發(fā)明的半導(dǎo)體裝置具有半導(dǎo)體襯底(101)、絕緣膜(14b)、半導(dǎo)體元件(EL)和電阻元件(4t)。半導(dǎo)體襯底(101)具有第一槽部(T1)。絕緣膜(14b)覆蓋第一槽部(T1)的內(nèi)表面。半導(dǎo)體襯底(EL)具有電極(13)。電阻元件(4t)以成為針對流過電極(13)的電流的電阻的方式與電極(13)電連接，且經(jīng)由絕緣膜(14b)設(shè)置在第一槽部(T1)中。由此，能夠得到具有能夠以高可靠性流過大電流的、平面積較小的電阻元件的半導(dǎo)體裝置。
文檔編號H01L29/78GK101814497SQ20101015104
公開日2010年8月25日 申請日期2008年5月23日 優(yōu)先權(quán)日2007年5月25日
發(fā)明者川上稔, 望月浩一, 楠茂 申請人:三菱電機株式會社