專利名稱：用于消除多晶硅/金屬板電容器中的工藝相關(guān)缺陷的結(jié)構(gòu)及方法
技術(shù)領(lǐng)域：
本發(fā)明一般來說涉及用于避免硅錐形缺陷的損壞作用的方法及集成電路結(jié)構(gòu)。
背景技術(shù)：
參照?qǐng)D1，已知集成電路結(jié)構(gòu)1包括經(jīng)摻雜多晶硅(polycrystalline silicon) (多晶硅(poly))/氮化鈦(TiN)板電容器，在本文中稱作多晶硅/金屬板電容器。集成電路 結(jié)構(gòu)1使用淺溝槽隔離(STI)工藝形成。集成電路結(jié)構(gòu)1包括底部氧化物層3，其形成于單 晶硅晶片襯底8的底部表面上且夾于氧化物層3與支撐晶片9之間。N型外延硅(印i)層 2(其濃度可以是大約3xl014原子/立方厘米)形成于單晶硅襯底8的上部表面上。STI(淺 溝槽隔離)層4(其可由Si02形成)形成于外延層2上。P型多晶硅層5(其可以是大約 315納米厚且其可具有大約1χ102°原子/立方厘米的摻雜劑濃度)形成于層2上且用 作多晶硅/金屬電容器20的下部板。硅化鈷層(其執(zhí)行使所述多晶硅更具金屬性以便減 小多晶硅/金屬電容器20的電容的電壓係數(shù)的功能)熔融于多晶硅層5的上部表面中以 形成多晶硅化物層6。硅烷氧化物電容器電介質(zhì)層7 (其可具有大約110納米的厚度)形成 于多晶硅化物層6上。氮化鈦(TiN)層10 (其可具有大約270納米的厚度)形成于電容器 電介質(zhì)層7上。氧化物層12形成于氮化鈦層10上。金屬頂部板接觸互連導(dǎo)體14借助穿 過層間氧化物層21中的通孔開口及氧化物層12中的接觸開口 11以接觸氮化鈦層10的鎢 通孔15實(shí)現(xiàn)到TiN頂部電容器板10的電接觸。類似地，金屬底部板互連導(dǎo)體16借助穿過 層間氧化物層21中的對(duì)應(yīng)通孔開口且通過電容器電介質(zhì)層7中的接觸開口 13接觸多晶硅 層5的多晶硅化物層6的鎢通孔17實(shí)現(xiàn)到多晶硅/金屬電容器20的多晶硅底部板5的電 接觸。(參考編號(hào)18指示氮化硅“間隔物”，其為產(chǎn)生CMOS晶體管的柵極的“剩余物”且不 執(zhí)行功能。)存在不可避免的微缺陷，通常稱為“硅錐形缺陷”，其可在將淺溝槽區(qū)30蝕刻到外 延層2中的常規(guī)淺溝槽隔離(STI)蝕刻工藝期間在層2中出現(xiàn)或“生長(zhǎng)”。圖1中的 參考編號(hào)22顯示硅錐形缺陷。硅錐形缺陷22為導(dǎo)電的，且因此可使多晶硅層5 (其用作多 晶硅/金屬電容器20的底部板)電短路到印i層2。Epi層2通常被偏置為相對(duì)負(fù)的供電 電壓，舉例來說偏置為接地電壓。我們相信，錐形缺陷22是由epi層中由因確定淺溝槽區(qū) 30的邊界的光致抗蝕劑中的污染而產(chǎn)生的缺陷及由用于蝕刻淺溝槽區(qū)30的選擇性蝕刻劑 導(dǎo)致的。引起硅錐形缺陷的STI蝕刻工藝通常用于目前工藝水平的CMOS晶片制作工藝中。 到目前位置，已經(jīng)可能開發(fā)不導(dǎo)致錐形缺陷的形成的硅蝕刻劑。由圖1中的硅錐形缺陷22導(dǎo)致的電短路具有非常低的阻抗，且因此可形成“大規(guī) ?！惫收希缰率棺銐蚋叩碾娏髁鬟^金屬跡線且流過多晶硅層5進(jìn)入層2而使集成電 路芯片中的金屬跡線氣化。因此，存在對(duì)用于避免硅錐形缺陷的損壞作用的集成電路工藝及集成電路結(jié)構(gòu)的 未 兩足需要ο
還存在對(duì)避免硅錐形缺陷的損壞作用的集成電路工藝及多晶硅/金屬電容器結(jié) 構(gòu)的未滿足需要。還存在對(duì)避免硅錐形缺陷的損壞作用的集成電路工藝及淺溝槽隔離氧化物結(jié)構(gòu) 上方的多晶硅互連導(dǎo)體或跡線的未滿足需要。還存在對(duì)顯著改善集成電路合格率的深亞微米集成電路工藝及集成電路結(jié)構(gòu)的 未 兩足需要ο還存在對(duì)包括在淺溝槽隔離氧化物上方通過的多晶硅互連導(dǎo)體或跡線的集成電 路單元(例如，數(shù)字邏輯庫(kù)單元或模擬電路庫(kù)單元)的未滿足需要，其中避免因硅錐形缺陷 導(dǎo)致的多晶硅跡線到下伏硅導(dǎo)體的短路。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種避免硅錐形缺陷的損壞作用的集成電路工藝及集成電 路結(jié)構(gòu)。本發(fā)明的另一目的是提供一種避免多晶硅/金屬電容器的多晶硅板因硅錐形缺 陷而到下伏硅層的短路的集成電路工藝及多晶硅/金屬電容器結(jié)構(gòu)。本發(fā)明的另一目的是提供一種集成電路工藝及淺溝槽隔離氧化物上方的多晶硅 互連導(dǎo)體或跡線，其避免所述多晶硅互連導(dǎo)體或跡線因硅錐形缺陷而到下伏硅層的短路。本發(fā)明的另一目的是提供一種顯著改善集成電路合格率(盡管其中存在硅錐形 缺陷)的深亞微米集成電路工藝及集成電路結(jié)構(gòu)。本發(fā)明的另一目的是提供一種包括在淺溝槽隔離氧化物上方通過的多晶硅互連 導(dǎo)體或跡線的集成電路單元，例如數(shù)字邏輯庫(kù)單元或模擬電路庫(kù)單元，其中避免因硅錐形 缺陷導(dǎo)致的多晶硅互連導(dǎo)體或跡線的短路。簡(jiǎn)明地描述，且根據(jù)一個(gè)實(shí)施例，本發(fā)明提供一種集成電路，所述集成電路包括由 底部氧化物層(3)支撐的硅層(2)、淺溝槽(30)中的淺溝槽氧化物(4)及所述淺溝槽氧化 物上的多晶硅層(5)。從所述淺溝槽氧化物延伸到所述底部氧化物層的深溝槽氧化物(25) 將所述硅層的區(qū)段(2Α)電隔離，以防止硅層(2)上的硅錐形缺陷(22)導(dǎo)致多晶硅層(5) 到所述硅層的未隔離區(qū)段的短路。多晶硅層(5)可形成多晶硅/金屬電容器(20)的底部 板且還可形成多晶硅互連導(dǎo)體(5Α)。在一個(gè)實(shí)施例中，本發(fā)明提供一種集成電路結(jié)構(gòu)(100/100Α)，其包括底部氧化物 層(3)、單晶硅晶片襯底⑶及硅晶片襯底⑶上的硅層(2)。硅層⑵的多個(gè)壕溝區(qū)(33) 從硅層(2)的上部表面(23 (圖6a))中的淺溝槽(30)向上延伸。淺溝槽氧化物層(4)至 少部分地填充淺溝槽(30)，且多晶硅層(5)形成于淺溝槽氧化物(4)上。深溝槽氧化物環(huán) (25)在淺溝槽氧化物(4)與底部氧化物層(3)之間延伸以包圍硅層(2)的區(qū)段(2A)并將 區(qū)段(2A)與硅層⑵的另一區(qū)段電隔離，且防止多晶硅層(5)因硅層⑵中的淺溝槽(30) 中的硅錐形缺陷(22)而到硅層(2)的經(jīng)電隔離區(qū)段(2A)的短路導(dǎo)致多晶硅層(5)到硅層 ⑵的任一其它區(qū)段的短路。在所描述實(shí)施例中，硅層⑵借助參考電壓(GND)偏置，且深 溝槽氧化物(25)及底部氧化物層(3)防止經(jīng)電隔離區(qū)段(2A)中的硅錐形缺陷(22)導(dǎo)致 多晶硅層(5)短路到參考電壓(GND)。在所描述實(shí)施例中，所述硅層包括外延硅層(2)。在一個(gè)實(shí)施例中，多晶硅層(5)形成多晶硅/金屬電容器(20)的底部板。金屬層
5(10)安置于多晶硅層(5)上的電容器電介質(zhì)層(7)上方，以形成多晶硅/金屬電容器(20) 的頂部板。在層間氧化物層(21)中，電容器電介質(zhì)層(7)上安置有多晶硅層(5)、壕溝區(qū) (33)及淺溝槽氧化物層(4)。第一金屬通孔(15)延伸穿過層間氧化物層(21)以電接觸金 屬層(10)，且第二金屬通孔(17)延伸穿過層間氧化物層(21)以電接觸多晶硅層(5)。金 屬層(10)可由氮化鈦構(gòu)成。多晶硅層(5)的頂部表面部分可包括硅化鈷表面層(6)。在一個(gè)實(shí)施例中，本發(fā)明提供一種用于防止由集成電路(100/100A)中硅層⑵上 方的淺溝槽(30)中的淺溝槽氧化物層(4)上的多晶硅層(5)的短路導(dǎo)致的損壞的方法， 其包括提供支撐硅層(2)的底部氧化物層(3)；蝕刻硅層(2)的表面以在其中提供淺溝 槽(30)；從淺溝槽(30)內(nèi)蝕刻到底部氧化物層(3)的深溝槽(31)，以包圍并隔離硅層(2) 的區(qū)段(2A)；用深溝槽氧化物(25)填充深溝槽(31)且用淺溝槽氧化物層(4)填充淺溝槽 (30)；及在淺溝槽氧化物(4)上形成多晶硅層(5)。此防止由多晶硅層(5)下的硅錐形缺 陷(22)導(dǎo)致的多晶硅層(5)到硅層(2)的經(jīng)隔離區(qū)段(2A)的短路也導(dǎo)致多晶硅層(5)到 硅層(2)的任一剩余區(qū)段的短路。在一個(gè)實(shí)施例中，本發(fā)明提供一種集成電路結(jié)構(gòu)，其包括底部氧化物層(3)、由底 部氧化物層(3)支撐的硅層(2)、硅層(2)的表面中的淺溝槽(30)及安置于淺溝槽(30)中 且包圍硅層(2)的多個(gè)壕溝區(qū)(33)的淺溝槽氧化物層(4)、淺溝槽氧化物層(4)上的多晶 硅層(5)及用于電隔離硅層(2)的區(qū)段(2A)以防止硅層(2)上的硅錐形缺陷(22)導(dǎo)致多 晶硅層(5)到硅層⑵的剩余區(qū)段的短路的深溝槽構(gòu)件(25)。


圖1是現(xiàn)有技術(shù)集成電路多晶硅/金屬電容器的截面圖。圖2是避免如圖1中所示的多晶硅/金屬電容器中的硅錐形缺陷的損壞作用的集 成電路結(jié)構(gòu)的截面圖。圖3是包括在淺溝槽氧化物上方延伸的多晶硅互連導(dǎo)體的集成電路結(jié)構(gòu)的截面 圖，所述集成電路結(jié)構(gòu)包括深溝槽隔離結(jié)構(gòu)，其避免由錐形缺陷導(dǎo)致的所述多晶硅互連導(dǎo) 體到偏置下伏硅層的供電電壓的短路。圖4是圖2中的多晶硅/金屬電容器20的等效電路。圖5是用于制作圖2中所示的集成電路結(jié)構(gòu)的工藝的流程圖。圖6a到6g繼續(xù)在使用本發(fā)明的工藝制作圖2的多晶硅/金屬電容器時(shí)所述多晶 硅/金屬電容器的截面圖的序列。
具體實(shí)施例方式參照?qǐng)D2，集成電路結(jié)構(gòu)100包括現(xiàn)有技術(shù)圖1中所示的相同多晶硅/金屬板電 容器20，其使用淺溝槽隔離(STI)工藝形成。圖2中的集成電路結(jié)構(gòu)100也使用淺溝槽隔 離工藝形成，且包括形成于單晶硅晶片襯底8的底部表面上的底部氧化物層3。如在現(xiàn)有 技術(shù)圖1中，底部氧化物層3由硅支撐晶片(未顯示)(例如，圖1中的支撐晶片9)支撐。 N型印i層2形成于硅襯底8的上部表面上，如在現(xiàn)有技術(shù)圖1中。可由Si02形成的淺溝 槽氧化物層4形成于層2上。其中形成有淺溝槽氧化物層4的淺溝槽30可以是大約 500納米深。淺溝槽氧化物層4優(yōu)選地具有與淺溝槽深度相同的厚度。P型多晶硅層5形成于淺溝槽氧化物層4上，且用作多晶硅/金屬電容器20的下部板。多晶硅層5可以是大 約315納米厚。硅化鈷層熔融到多晶硅層5的上部表面中以在其上形成多晶硅化物層6。 硅烷氧化物電容器電介質(zhì)層7形成于多晶硅化物層6上。氮化鈦層10形成于電容器電介 質(zhì)層7上。氮化鈦層10可以是大約270納米厚。氧化物層12形成于氮化鈦層10上。層間氧 化物層21形成于氧化物層10、氧化物層7、溝槽氧化物層4及壕溝33的暴露上部表面上。 層間氧化物21上的金屬頂部板互連導(dǎo)體或跡線14借助鎢通孔15實(shí)現(xiàn)到氮化鈦頂部電容 器板10的電接觸，鎢通孔15穿過層間氧化物21中的通孔開口及氧化物層12中的接觸開 口 11。類似地，金屬底部板接觸跡線16借助通孔17實(shí)現(xiàn)到多晶硅底部電容器板5的電接 觸，通孔17穿過層間氧化物21中的通孔開口及電容器電介質(zhì)層7中的接觸開口 13且接觸 多晶硅化物層6，如現(xiàn)有技術(shù)圖1中所示，其中硅錐形缺陷22通過多晶硅層5及外延層2使 供電電壓V+短路到接地。根據(jù)本發(fā)明，圍繞印i區(qū)2A的深溝槽(DT)31蝕刻穿過外延層2及硅襯底8到達(dá) 底部氧化物層3且然后用深溝槽氧化物“環(huán)” 25填充，深溝槽氧化物“環(huán)” 25圍繞外延層2 的區(qū)段2A以使得其與外延層2的剩余部分電隔離。因此，即使外延層2的剩余部分被偏置 為接地電壓，外延層2的經(jīng)隔離區(qū)段2A也與接地電壓隔離且因此在多晶硅層5因錐形缺陷 22電短路到印i層2的情況下呈現(xiàn)與多晶硅層5相同的電壓。也就是說，深溝槽25氧化物 將多晶硅/金屬電容器20的多晶硅底部板5與印i層2的接地電壓電斷開，而與多晶硅層 5及經(jīng)隔離多晶硅區(qū)段2A是否因錐形缺陷22而一起電短路無關(guān)。圖3顯示本發(fā)明的另一實(shí)施例，其中集成電路結(jié)構(gòu)100A包括底部氧化物3、硅襯 底8、epi層2、N型印i層2的經(jīng)隔離區(qū)段2A、深溝槽氧化物25及淺溝槽氧化物4的相同 配置，如圖3中所示。各個(gè)壕溝(例如，圖3中的33及33A)從淺溝槽30 —直延伸到壕溝 33的頂部等級(jí)處的平坦表面，所述平面表面上安置有多晶硅互連導(dǎo)體5A。錐形缺陷22可 存在于已使用常規(guī)STI (淺溝槽隔離)光致抗蝕劑工藝及蝕刻工藝蝕刻的任一淺溝槽30中 的任何地方。淺溝槽氧化物4已沉積于淺溝槽30中，與電隔離印i層2的區(qū)段2A的深溝 槽氧化物25連續(xù)。導(dǎo)電多晶硅互連導(dǎo)體5A可連接到晶體管電極，例如已形成于壕溝33A 中的P溝道MOSFET (未顯示)的P型源極區(qū)42。如果存在錐形缺陷22，那么其使互連導(dǎo)體 5A短路到印i層區(qū)段2A。如果印i區(qū)段2A不以圖3中所示的方式由深溝槽隔離氧化物25 隔離而是如在現(xiàn)有技術(shù)圖1中與層2的剩余部分連續(xù)，那么多晶硅跡線5A將因碰巧直 接在其下方的任一硅錐形缺陷22而短路到接地。在最壞情形中，多晶硅跡線5A如圖3中 所示連接到正電源電壓V+，在此情況下錐形缺陷22使正電源電壓V+短路到接地電源電壓， 因此致使非常大的電流流過多晶硅跡線5A及硅錐形缺陷22，可能使將多晶硅跡線5A連接 到V+的金屬化(未顯示)氣化且因此破壞所述集成電路。提供如圖3中所示圍繞區(qū) 2A的深溝槽隔離“環(huán)” 25-1防止多晶硅互連導(dǎo)體到接地的短路而與錐形缺陷22的存在無 關(guān)。應(yīng)了解，錐形缺陷可發(fā)生于STI蝕刻的溝槽30中的任何地方，且可導(dǎo)致顯著降低 的集成電路芯片制造合格率。圖4顯示圖2中的金屬/多晶硅電容器20的等效電路。多晶硅/金屬電容器20 由具有電容C的寄生電容器及具有電容Cp的寄生電容器組成，其中大約0. 2C的典型值連
7接在多晶硅層5與接地之間。寄生電容器Cp共享多晶硅/金屬電容器20的底部多晶硅板 5作為第一板且還包括深溝槽隔離層2A作為第二板。如果多晶硅/金屬電容器20沒有任何錐形缺陷，那么多晶硅層5與外延層2A之間 也存在具有接近無窮電阻的電阻路徑Rp。然而，如果存在接觸多晶硅層5的錐形缺陷22， 那么寄生電阻路徑Rp的電阻可非常接近零。然而，根據(jù)本發(fā)明添加在多晶硅/金屬電容器 20下的epi區(qū)2A下形成的深溝槽氧化物環(huán)20，Rp的電阻接近無窮而與是否存在錐形缺陷 22無關(guān)，因?yàn)樯顪喜郗h(huán)20將印i層區(qū)段2A與施加到外延層2的接地電壓電隔離而與是否 存在錐形缺陷無關(guān)。寄生電容Cp與寄生電容C的比率通常為大約0. 2，且本質(zhì)上獨(dú)立于外延層2、2A的 所關(guān)心范圍中的摻雜劑濃度。注意，如果存在由錐形缺陷22導(dǎo)致的短路，那么寄生電容Cp 將從0.2C增加到大約0.25C，此在許多電路應(yīng)用中通常將無關(guān)緊要。然而，如果寄生電容 Cp因由錐形缺陷22導(dǎo)致的短路的存在而發(fā)生的變化對(duì)于含有多晶硅/金屬電容器20的 特定集成電路不可接受，那么可以在隨后描述的圖6g中所示的方式將多晶硅/金屬電容器 20連接到多晶硅層5。在此情況下，寄生電容Cp總是等于恒定值0. 25C。圖5顯示用于制作圖2中所示的集成電路結(jié)構(gòu)100的工藝的流程圖。圖6a到6f 顯示在使用下文所描述的工藝制作圖2的金屬/多晶硅電容器結(jié)構(gòu)100時(shí)金屬/多晶硅電 容器結(jié)構(gòu)100的截面圖序列。參照?qǐng)D5的框101，執(zhí)行各種常規(guī)工藝，包括在底部氧化物3 上提供單晶硅層8，在硅層8上生長(zhǎng)一個(gè)或一個(gè)以上外延層(例如2)，且還執(zhí)行各種離子植 入工藝及相關(guān)聯(lián)的光遮掩工藝以提供具有平坦頂部表面23的晶片結(jié)構(gòu)103-1，如圖6a中大 體指示。參照?qǐng)D5的框102，在用以界定多個(gè)壕溝區(qū)33的合適遮掩操作之后，執(zhí)行淺溝槽隔 離(STI)蝕刻工藝以界定如圖6b中所示的淺溝槽區(qū)域30。圖6b中的層27可以是氮化硅 “硬掩?！睂印８鞣N錐形缺陷(例如22)可在印i層2中蝕刻淺溝槽區(qū)30期間出現(xiàn)在外延 層2的上部表面上，可能是與STI工藝相關(guān)聯(lián)的微小缺陷的結(jié)果。淺溝槽區(qū)30橫向分離壕 溝區(qū)33且減小相關(guān)聯(lián)的寄生電容，且還限制可在隨后在壕溝區(qū)33中的一些中形成雙極晶 體管時(shí)發(fā)生的不期望的橫向擴(kuò)散(例如，集電極“下沉”)(其是限制N型或P型植入(未顯 示)的橫向擴(kuò)散的量的深擴(kuò)散)。參照?qǐng)D5中的框104及圖6c，所述制作工藝包括在晶片表面上沉積氧化物掩模。 將合適的光致抗蝕劑涂層旋涂于所述晶片表面上。施加深溝槽(DT)光致抗蝕劑掩模以界 定待蝕刻深溝槽31的區(qū)。通過所述氧化物掩模暴露氧化物且然后使用適當(dāng)?shù)墓栉g刻劑將 其蝕刻以形成深溝槽環(huán)31，深溝槽環(huán)31 —直穿過印i層2到達(dá)底部氧化物層3，如圖6c中 所示。然后移除所述光致抗蝕劑。接下來，參照?qǐng)D5的框106，所述制作工藝包括在深溝槽隔離區(qū)31中沉積深溝槽氧 化物填充25且在淺溝槽區(qū)30中沉積淺溝槽氧化物填充4，如圖6d中所示。此圍繞印i層 區(qū)段2A且因此將印i層區(qū)段2A與印i層2的剩余部分隔離。溝槽氧化物4優(yōu)選地在多晶 硅層5的形成之前提供晶片結(jié)構(gòu)103-4的平坦上部表面，且還提供各個(gè)壕溝區(qū)33之間的橫 向氧化物隔離，可向其中形成例如晶體管等裝置及/或可在其上形成多晶硅互連導(dǎo)體或跡 線。(注意，淺溝槽30的蝕刻不移除硅錐形缺陷22中的任一者，硅錐形缺陷22在完成淺溝 槽蝕刻之后在淺溝槽30的底部處從印i層2的硅向上延伸。淺溝槽氧化物4在壕溝區(qū)33及錐形缺陷22兩者周圍填充在溝槽區(qū)域30。)接下來，在淺溝槽氧化物4上沉積圖6d中所示的P型多晶硅層5。借助硅化工藝 將硅化鈷熔融到多晶硅層5的頂部，此在多晶硅層5上形成多晶硅化物層6。注意，在淺溝 槽蝕刻工藝之后出現(xiàn)的任何錐形缺陷22具有與壕溝區(qū)33相同的高度。因此，錐形缺陷的 尖部碰觸多晶硅層5的底部且因此使其短路到層2的頂部。如圖5的框108中所指示，所述制作工藝中的下一步驟是多晶硅蝕刻工藝，其中多 晶硅掩模界定金屬/多晶硅電容器20(圖2)的底部板5的形狀及其上的多晶硅化物層6， 如圖6e中所示。所述多晶硅掩模及多晶硅蝕刻工藝還可界定可形成于各個(gè)壕溝區(qū)中的MOS 晶體管(未顯示)的柵極電極的形狀，且還可界定如圖3中所示的淺溝槽氧化物4上的多 晶硅互連導(dǎo)體(例如5A)的形狀。如圖6e及圖5的框110中所指示，所述晶片制作包括在硅化鈷層6上沉積高質(zhì)量 電容器電介質(zhì)層7。然后，在電介質(zhì)層7上沉積氮化鈦頂部板層10。氧化物層12沉積于氮 化鈦層10上且用作用于蝕刻氮化鈦層10以形成多晶硅/金屬電容器10的頂部板的掩模。 所得結(jié)構(gòu)103-5顯示于圖6e中。參照?qǐng)D5的框111及圖6f，執(zhí)行通孔遮掩工藝以在層間氧化物層21中針對(duì)穿過已 沉積在圖6e的結(jié)構(gòu)103-5上的層間氧化物層21到達(dá)氮化鎢層10及多晶硅化物層6上的 通孔接觸區(qū)域的鎢通孔15及17界定通孔開口的位置。然后，執(zhí)行鎢層沉積工藝及相關(guān)聯(lián) 蝕刻工藝以在所述通孔開口中形成通孔15及17。最后，執(zhí)行蝕刻工藝中的互連金屬化沉積 以提供分別接觸鎢通孔15及17的頂部的金屬互連導(dǎo)體14及16。或者，深溝槽31及深溝槽氧化物25可經(jīng)配置以包圍壕溝區(qū)33中的一者，且金屬 互連導(dǎo)體16可經(jīng)配置以便通過結(jié)構(gòu)103-7中的額外鎢通孔19也接觸經(jīng)隔離外延區(qū)2A，如 圖6g中所示，其中額外鎢通孔19通過導(dǎo)體44(其可借助與導(dǎo)體14及16相同層中的金屬 化或借助不同層中的金屬化實(shí)施)電短路到金屬14導(dǎo)體。此結(jié)構(gòu)導(dǎo)致與金屬/多晶硅電 容器20相關(guān)聯(lián)的寄生電容Cp的先前提及的恒定值，而與是否存在由錐形缺陷導(dǎo)致的短路 無關(guān)。圖5中的框101、102、104、106及108中的步驟可用于產(chǎn)生圖3中所示的結(jié)構(gòu)。本發(fā)明因此提供在淺溝槽氧化物上具有多晶硅層的結(jié)構(gòu)，其中淺溝槽氧化物下的 epi層中的錐形缺陷可使所述多晶硅層短路到外延層。多晶硅層在本發(fā)明的一個(gè)實(shí)施例中 用于形成多晶硅/金屬電容器的底部板。在本發(fā)明的另一實(shí)施例中，淺溝槽氧化物上的多 晶硅導(dǎo)體用作互連導(dǎo)體。在本發(fā)明的所有實(shí)施例中，深溝槽隔離區(qū)包圍層的直接在多 晶硅電容器頂部板層或多晶硅互連導(dǎo)體下方的區(qū)段，以便將所述層的緊下伏區(qū)段與所 述印i層的剩余部分電隔離。此防止所述多晶硅電容器頂部板及/或多晶硅互連導(dǎo)體電短 路到施加到所述層的剩余部分的偏置電壓，而與使所述多晶硅電容器頂部板及/或多 晶硅互連導(dǎo)體短路到所述層的經(jīng)電隔離區(qū)段的硅錐形缺陷的存在或不存在無關(guān)。雖然已參照本發(fā)明的若干特定實(shí)施例描述了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員將能 夠做出對(duì)本發(fā)明的所描述實(shí)施例的各種修改而不背離其真實(shí)精神及范圍。打算將與權(quán)利要 求書中所述的那些元件或步驟并非顯著不同但分別以大致相同的方式執(zhí)行大致相同的功 能以實(shí)現(xiàn)與所請(qǐng)求者相同的結(jié)果的所有元件或步驟歸屬于本發(fā)明的范圍內(nèi)。
權(quán)利要求
一種集成電路結(jié)構(gòu)，其包含(a)底部氧化物層；(b)由所述底部氧化物層支撐的硅層；(c)所述硅層的從所述硅層的上部表面中的淺溝槽向上延伸的多個(gè)壕溝區(qū)；(d)至少部分地填充所述淺溝槽的淺溝槽氧化物層；(e)所述淺溝槽氧化物上的多晶硅層；及(f)深溝槽氧化物環(huán)，其在所述淺溝槽氧化物與所述底部氧化物層之間延伸以包圍所述硅層的區(qū)段并將所述區(qū)段與所述硅層的另一區(qū)段電隔離，其中防止所述多晶硅層因所述硅層中的淺溝槽中的硅錐形缺陷而到所述硅層的所述經(jīng)電隔離區(qū)段的短路使所述多晶硅層短路到所述硅層的任一未隔離區(qū)段。
2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述硅層的所述經(jīng)電隔離區(qū)段包括硅錐 形缺陷，所述硅錐形缺陷延伸穿過所述淺溝槽氧化物層且使所述多晶硅層短路到所述經(jīng)隔 離區(qū)段。
3.根據(jù)權(quán)利要求2所述的集成電路結(jié)構(gòu)，其中所述硅層借助參考電壓偏置，且所述深 溝槽氧化物及底部氧化物層防止所述經(jīng)電隔離區(qū)段中的所述硅錐形缺陷導(dǎo)致所述多晶硅 層短路到所述參考電壓。
4.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述多晶硅層形成多晶硅/金屬電容器 的底部板；且所述結(jié)構(gòu)進(jìn)一步包含安置于所述多晶硅層上的電容器電介質(zhì)層上方以形成所 述多晶硅/金屬電容器的頂部板的金屬層。
5.根據(jù)權(quán)利要求4所述的集成電路結(jié)構(gòu)，其進(jìn)一步包含安置于所述電容器電介質(zhì)層、 所述多晶硅層、所述壕溝區(qū)及所述淺溝槽氧化物層上的層間氧化物層；延伸穿過所述層間 氧化物層以電接觸所述金屬層的第一金屬通孔；及延伸穿過所述層間氧化物層以電接觸所 述多晶硅層的第二金屬通孔。
6.根據(jù)權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述多晶硅層在厚度上為大約315納米； 所述淺溝槽氧化物層在厚度上為大約500納米；所述金屬層由在厚度上為大約270納米的 氮化鈦構(gòu)成。
7.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述硅層包括N型外延硅層，且其中所述 多晶硅層為P型多晶硅層。
8.一種用于防止由多晶硅層穿過集成電路中的硅層中的淺溝槽中的淺溝槽氧化物層 的短路導(dǎo)致的損壞的方法，所述方法包含(a)提供支撐所述硅層的底部氧化物層；(b)蝕刻所述硅層的表面以在其中提供淺溝槽；(c)從所述淺溝槽內(nèi)蝕刻深溝槽到所述底部氧化物層以包圍并隔離所述硅層的區(qū)段；(d)用氧化物填充所述深溝槽且用所述淺溝槽氧化物層填充所述淺溝槽；及(e)在所述淺溝槽氧化物上形成所述多晶硅層，以由此防止所述多晶硅層因所述多晶 硅層下的硅錐形缺陷而到所述硅層的所述經(jīng)隔離區(qū)段的短路也導(dǎo)致所述多晶硅層到所述 硅層的任一未隔離區(qū)段的短路。
9.根據(jù)權(quán)利要求8所述的方法，其包括在所述多晶硅層上方沉積電介質(zhì)氧化物及在所 述電介質(zhì)氧化物上沉積金屬層，由此所述多晶硅層、所述電介質(zhì)氧化物層及所述金屬層形成多晶硅/金屬電容器。
10.根據(jù)權(quán)利要求9所述的方法，其包括對(duì)所述多晶硅層進(jìn)行定形以形成互連導(dǎo)體，所 述互連導(dǎo)體耦合于所述硅層的壕溝區(qū)中的電路元件區(qū)與大致大于施加到所述硅層的參考 電壓的電壓之間。
11.一種集成電路結(jié)構(gòu)，其包含(a)底部氧化物層；(b)由所述底部氧化物層支撐的硅層；(c)所述硅層的表面中的淺溝槽及安置于所述淺溝槽中且包圍所述硅層的多個(gè)壕溝區(qū) 的淺溝槽氧化物層；(d)所述淺溝槽氧化物層上的多晶硅層；及(e)深溝槽構(gòu)件，其用于電隔離所述硅層的區(qū)段以防止所述硅層上的硅錐形缺陷導(dǎo)致 所述多晶硅層到所述硅層的未隔離區(qū)段的短路。
12.根據(jù)權(quán)利要求11所述的集成電路結(jié)構(gòu)，其中所述多晶硅層形成多晶硅/金屬電容 器的底部板。
13.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中所述多晶硅層為互連導(dǎo)體，所述互連 導(dǎo)體耦合于所述壕溝區(qū)中的一者中的電路元件區(qū)與大致大于施加到所述硅層的參考電壓 的電壓之間。
全文摘要
本發(fā)明揭示一種集成電路，其包括由底部氧化物層(3)支撐的硅層(2)、淺溝槽(30)中的淺溝槽氧化物(4)及所述淺溝槽氧化物上的多晶硅層(5)。從所述淺溝槽氧化物延伸到所述底部氧化物層的深溝槽氧化物(25)將所述硅層的區(qū)段(2A)電隔離，以防止所述硅層上的硅錐形缺陷(22)導(dǎo)致所述多晶硅層到所述硅層的未隔離區(qū)段的短路。所述多晶硅層可形成多晶硅/金屬電容器(20)的底部板且還可形成多晶硅互連導(dǎo)體。
文檔編號(hào)H01L27/04GK101926005SQ200980102746
公開日2010年12月22日 申請(qǐng)日期2009年4月7日 優(yōu)先權(quán)日2008年4月8日
發(fā)明者亨利·蘇蒂哈迪, 戴維·J·漢納曼, 沃爾特·B·邁內(nèi)爾, 菲利普·施泰因曼 申請(qǐng)人:德州儀器公司