專利名稱：半導(dǎo)體元件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件及其制作方法，且特別涉及可以避免浮置基體效應(yīng) (floating body effect)的一種半導(dǎo)體元件及其制作方法。
背景技術(shù)：
在半導(dǎo)體制造產(chǎn)業(yè)中，如何增加半導(dǎo)體集成電路的操作速度為相當(dāng)重要課題。絕 緣層上覆硅金屬氧化物半導(dǎo)體(SOI M0S)晶體管即是一種相較于體金屬氧化物半導(dǎo)體 (bulk M0S)晶體管具有低漏電、低柵極寄生電容、無閉鎖(latch-up free)以及高操作速度 的一種半導(dǎo)體元件。圖1為已知一種絕緣層上覆硅元件的剖面示意圖。請(qǐng)參照?qǐng)D1，絕緣層上覆硅元件 10包括絕緣層上覆硅基底100、柵極結(jié)構(gòu)102以及源極/漏極區(qū)104。絕緣層上覆硅基底 100是由絕緣層106以及位于絕緣層106上的硅層108所組成。硅層108中具有淺溝槽隔 離結(jié)構(gòu)110，以定義出有源區(qū)llh、112b。柵極結(jié)構(gòu)102配置于有源區(qū)11 的硅層108上， 其由柵介電層114以及位于柵介電層114上的柵極116所組成。源極/漏極區(qū)104配置于 柵極結(jié)構(gòu)102兩側(cè)的硅層108中。源極/漏極區(qū)104與硅層108具有不同的導(dǎo)電型。一般來說，對(duì)絕緣層上覆硅元件10進(jìn)行操作時(shí)，會(huì)對(duì)柵極116、源極漏極區(qū)104、有 源區(qū)11 的硅層108分別施加所需的電壓，其中對(duì)有源區(qū)11 的硅層108施加電壓的方 式則是透過有源區(qū)112b來施加。對(duì)于一般的體(bulk)基底來說，在有源區(qū)112b施加電壓 后，電流可以輕易地經(jīng)由淺溝槽隔離結(jié)構(gòu)110的下方傳遞至有源區(qū)11 的硅層108，或是由 有源區(qū)11 的硅層108傳遞出來。然而，對(duì)于絕緣層上覆硅基底100來說，由于淺溝槽隔 離結(jié)構(gòu)110的下方即為絕緣層106，因此電流無法經(jīng)由淺溝槽隔離結(jié)構(gòu)110的下方傳遞至有 源區(qū)11 的硅層108，或是由有源區(qū)11 的硅層108傳遞出來，因而使得元件無法順利運(yùn) 作，此即為浮置基體效應(yīng)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就是在提供一種半導(dǎo)體元件的制作方法，其可以解決絕 緣層上覆硅基底所產(chǎn)生的浮置基體效應(yīng)。本發(fā)明的另一目的就是在提供一種半導(dǎo)體元件，其可以避免浮置基體效應(yīng)。本發(fā)明提出一種半導(dǎo)體元件的制作方法，此方法是先提供絕緣層上覆硅基底。絕 緣層上覆硅基底包括絕緣層以及位于絕緣層上的硅層，其中硅層具有第一導(dǎo)電型。然后，在 硅層中形成隔離結(jié)構(gòu)，以定義出有源區(qū)。而后，在有源區(qū)的硅層上形成柵極結(jié)構(gòu)。繼之，在 第一方向上在柵極結(jié)構(gòu)兩側(cè)的硅層中形成具有第二導(dǎo)電型的源極/漏極區(qū)。之后，在第二 方向上在柵極結(jié)構(gòu)的一側(cè)的硅層中形成具有第一導(dǎo)電型的摻雜區(qū)。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，上述的源極/漏極區(qū)的形成方 法例如是以柵極結(jié)構(gòu)為掩模進(jìn)行離子注入工藝。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，上述的摻雜區(qū)的形成方法例如是離子注入工藝。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，上述的隔離結(jié)構(gòu)例如是淺溝槽 隔離結(jié)構(gòu)。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，上述的第一導(dǎo)電型例如是P 型，且第二導(dǎo)電型例如是N型。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，上述的第一導(dǎo)電型例如是N 型，且第二導(dǎo)電型例如是P型。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，上述在形成摻雜區(qū)之后，還可 以先在絕緣層上覆硅基底上形成介電層。然后，在介電層中形成與摻雜區(qū)電性連接的接觸窗。本發(fā)明另提出一種半導(dǎo)體元件，其包括絕緣層上覆硅基底、隔離結(jié)構(gòu)、柵極結(jié)構(gòu)、 源極/漏極區(qū)以及摻雜區(qū)。絕緣層上覆硅基底包括絕緣層以及位于絕緣層上的硅層，其中 硅層具有第一導(dǎo)電型。隔離結(jié)構(gòu)配置于硅層中，以定義出有源區(qū)。柵極結(jié)構(gòu)配置于有源區(qū) 的硅層上。源極/漏極區(qū)在第一方向上配置于柵極結(jié)構(gòu)兩側(cè)的硅層中，且源極/漏極區(qū)具 有第二導(dǎo)電型。摻雜區(qū)在第二方向上配置于柵極結(jié)構(gòu)一側(cè)的硅層中，且摻雜區(qū)具有第一導(dǎo) 電型。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，上述的第一導(dǎo)電型例如是P型，且第二導(dǎo) 電型例如是N型。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，上述的第一導(dǎo)電型例如是N型，且第二導(dǎo) 電型例如是P型。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，上述的柵極結(jié)構(gòu)例如具有柵介電層以及位 于柵介電層上的柵極。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，上述的硅層的材料例如是單晶硅。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，上述的隔離結(jié)構(gòu)例如是淺溝槽隔離結(jié)構(gòu)。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，還可以具有介電層，其配置于絕緣層上覆 娃基底上。依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，還可以具有接觸窗，其配置于介電層中并 與摻雜區(qū)電性連接。本發(fā)明在柵極結(jié)構(gòu)的一側(cè)配置用以在有源區(qū)的硅層施加電壓的摻雜區(qū)，且此摻雜 區(qū)具有與硅層相同的導(dǎo)電型，因此在對(duì)摻雜區(qū)施加電壓時(shí)，可以使電流經(jīng)由摻雜區(qū)而傳遞 至有源區(qū)的硅層，或是由有源區(qū)的硅層傳遞出來，因而有效地避免了浮置基體效應(yīng)。為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附圖示， 作詳細(xì)說明如下。


圖1為已知一種絕緣層上覆硅元件的剖面示意圖。圖2A至圖2C為依照本發(fā)明實(shí)施例所繪示的半導(dǎo)體元件的制作流程俯視圖。圖3A至圖3C為依照?qǐng)D2A至圖2C中的1_1’剖面所繪示的半導(dǎo)體元件的制作流 程剖面圖。
附圖標(biāo)記說明10 絕緣層上覆硅元件100、200 絕緣層上覆硅基底102,210 柵極結(jié)構(gòu)104、216 源極/漏極區(qū)106、202 絕緣層108,204 硅層110:淺溝槽隔離結(jié)構(gòu)112a、112b、208 有源區(qū)114、212:柵介電層116、214:柵極206:隔離結(jié)構(gòu)218 摻雜區(qū)
具體實(shí)施例方式圖2A至圖2C為依照本發(fā)明實(shí)施例所繪示的半導(dǎo)體元件的制作流程俯視圖。圖3A 至圖3C為依照?qǐng)D2A至圖2C中的1-1’剖面所繪示的半導(dǎo)體元件的制作流程剖面圖。首 先，請(qǐng)同時(shí)參照?qǐng)D2A與圖3A，提供絕緣層上覆硅基底200。絕緣層上覆硅基底200包括絕 緣層202以及位于絕緣層202上的硅層204。絕緣層202的材料例如是氧化物。硅層204 的材料例如是具有第一導(dǎo)電型的單晶硅，其形成方法例如是利用離子注入工藝將具有第一 導(dǎo)電型的摻雜注入單晶硅中。在本實(shí)施例中，第一導(dǎo)電型例如是P型，而第二導(dǎo)電型例如是 N型。當(dāng)然，在其他實(shí)施例中，第一導(dǎo)電型可以是N型，而第二導(dǎo)電型則為P型。硅層204的 厚度例如介于900 A至200000 A之間。然后，在硅層204中形成隔離結(jié)構(gòu)206，以定義出 有源區(qū)208。隔離結(jié)構(gòu)206例如是淺溝槽隔離結(jié)構(gòu)，其形成方法為本領(lǐng)域中普通技術(shù)人員所 熟知，于此不另行說明。然后，請(qǐng)同時(shí)參照?qǐng)D2B與圖3B，在有源區(qū)208的硅層204上形成柵極結(jié)構(gòu)210。 柵極結(jié)構(gòu)210包括柵介電層212以及位于柵介電層212上的柵極214。柵極結(jié)構(gòu)210的形 成方法例如是先在有源區(qū)208的硅層204上依序形成介電材料層(未繪示)與柵極材料層 (未繪示)。介電材料層例如是氧化層，其形成方法例如是熱氧化法。柵極材料層例如是多 晶硅或摻雜多晶硅，其形成方法例如是化學(xué)氣相沉積法。然后，進(jìn)行圖案化工藝，移除部分 的介電材料層與柵極材料層。特別一提的是，在移除部分的介電材料層與柵極材料層之后， 暴露出欲形成源極/漏極區(qū)的區(qū)域(即在第一方向上位于柵極結(jié)構(gòu)210兩側(cè)的區(qū)域)，以及 暴露出欲形成用以在有源區(qū)208的硅層204施加電壓的摻雜區(qū)的區(qū)域(即在第二方向上位 于柵極結(jié)構(gòu)210 —側(cè)的區(qū)域)。在本實(shí)施例中，上述的第一方向例如是Y方向，而第二方向 例如是X方向。接著，請(qǐng)同時(shí)參照?qǐng)D2C與圖3C，在Y方向上于柵極結(jié)構(gòu)210兩側(cè)的硅層204中形 成具有第二導(dǎo)電型(即N型)的源極/漏極區(qū)216。源極/漏極區(qū)216的形成方法例如是 以柵極結(jié)構(gòu)210為掩模進(jìn)行離子注入工藝，將N型摻雜注入硅層204中。特別一提的是，上 述N型摻雜除了注入欲形成源極/漏極區(qū)216的區(qū)域之外，還會(huì)注入欲形成用以在有源區(qū)208的硅層204施加電壓的摻雜區(qū)的區(qū)域。而后，進(jìn)行另一次離子注入工藝，將第一導(dǎo)電型 (即P型)摻雜注入欲形成用以在有源區(qū)208的硅層204施加電壓的摻雜區(qū)的區(qū)域，以形成 摻雜區(qū)218，并將此區(qū)域的導(dǎo)電型由N型轉(zhuǎn)變?yōu)镻型。之后，進(jìn)行一般熟知的內(nèi)連線工藝。例如，在絕緣層上覆硅基底200上形成介電層 (未繪示)，以及在介電層中形成與摻雜區(qū)218電性連接的接觸窗(未繪示)、與柵極214電 性連接的接觸窗(未繪示)以及與源極/漏極區(qū)216電性連接的接觸窗(未繪示)。因此， 本發(fā)明的半導(dǎo)體元件在進(jìn)行操作時(shí)，可以通過上述接觸窗來分別對(duì)摻雜區(qū)218、柵極214以 及源極/漏極區(qū)216施加電壓。重要的是，由于位于柵極結(jié)構(gòu)210 —側(cè)的摻雜區(qū)218具有與硅層204相同的導(dǎo)電 型，因此對(duì)摻雜區(qū)218施加電壓時(shí)，電流可以經(jīng)由摻雜區(qū)218而傳遞至有源區(qū)208的硅層 204，或是從有源區(qū)208的硅層204傳遞出來，因而可以有效地避免浮置基體效應(yīng)，使得具有 絕緣層上覆硅基底200的半導(dǎo)體元件可以正常運(yùn)作。此外，本發(fā)明的半導(dǎo)體結(jié)構(gòu)可以應(yīng)用于熟知的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory, DRAM)結(jié)、靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory, SRAM)等結(jié)構(gòu)，以避免在絕緣層上覆硅基底上形成上述結(jié)構(gòu)時(shí)產(chǎn)生浮置基體效應(yīng)。雖然本發(fā)明已以實(shí)施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域 中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明 的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體元件的制作方法，包括提供絕緣層上覆硅基底，該絕緣層上覆硅基底包括絕緣層以及位于該絕緣層上的硅 層，其中該硅層具有第一導(dǎo)電型；在該硅層中形成隔離結(jié)構(gòu)，以定義出有源區(qū)； 在該有源區(qū)的該硅層上形成柵極結(jié)構(gòu)；在第一方向上在該柵極結(jié)構(gòu)兩側(cè)的該硅層中形成具有第二導(dǎo)電型的源極/漏極區(qū)；以及在第二方向上于該柵極結(jié)構(gòu)的一側(cè)的該硅層中形成具有該第一導(dǎo)電型的摻雜區(qū)。
2.如權(quán)利要求1所述的半導(dǎo)體元件的制作方法，其中該源極/漏極區(qū)的形成方法包括 以該柵極結(jié)構(gòu)為掩模進(jìn)行離子注入工藝。
3.如權(quán)利要求1所述的半導(dǎo)體元件的制作方法，其中該摻雜區(qū)的形成方法包括離子注 入工藝。
4.如權(quán)利要求1所述的半導(dǎo)體元件的制作方法，其中該隔離結(jié)構(gòu)包括淺溝槽隔離結(jié)構(gòu)。
5.如權(quán)利要求1所述的半導(dǎo)體元件的制作方法，其中該第一導(dǎo)電型為P型，且該第二導(dǎo) 電型為N型。
6.如權(quán)利要求1所述的半導(dǎo)體元件的制作方法，其中該第一導(dǎo)電型為N型，且該第二導(dǎo) 電型為P型。
7.如權(quán)利要求1所述的半導(dǎo)體元件的制作方法，其中在形成該摻雜區(qū)之后，還包括 在該絕緣層上覆硅基底上形成一介電層；以及在該介電層中形成與該摻雜區(qū)電性連接的一接觸窗。
8.一種半導(dǎo)體元件，包括絕緣層上覆硅基底，包括絕緣層以及位于該絕緣層上的硅層，其中該硅層具有第一導(dǎo) 電型；隔離結(jié)構(gòu)，配置于該硅層中，以定義出有源區(qū)； 柵極結(jié)構(gòu)，配置于該有源區(qū)的該硅層上；源極/漏極區(qū)，在第一方向上配置于該柵極結(jié)構(gòu)兩側(cè)的該硅層中，該源極/漏極區(qū)具有 第二導(dǎo)電型；以及摻雜區(qū)，在第二方向上配置于該柵極結(jié)構(gòu)一側(cè)的該硅層中，該摻雜區(qū)具有該第一導(dǎo)電型。
9.如權(quán)利要求8所述的半導(dǎo)體元件，其中該第一導(dǎo)電型為P型，且該第二導(dǎo)電型為N型。
10.如權(quán)利要求8所述的半導(dǎo)體元件，其中該第一導(dǎo)電型為N型，且該第二導(dǎo)電型為P型。
11.如權(quán)利要求8所述的半導(dǎo)體元件，其中該柵極結(jié)構(gòu)包括柵介電層以及位于該柵介 電層上的柵極。
12.如權(quán)利要求8所述的半導(dǎo)體元件，其中該硅層的材料包括單晶硅。
13.如權(quán)利要求8所述的半導(dǎo)體元件，其中該隔離結(jié)構(gòu)包括淺溝槽隔離結(jié)構(gòu)。
14.如權(quán)利要求8所述的半導(dǎo)體元件，還包括介電層，配置于該絕緣層上覆硅基底上。
15.如權(quán)利要求14所述的半導(dǎo)體元件，還包括接觸窗，配置于該介電層中并與該摻雜 區(qū)電性連接。
全文摘要
本發(fā)明公開了一種半導(dǎo)體元件及其制作方法。此方法是先提供絕緣層上覆硅基底。絕緣層上覆硅基底包括絕緣層以及位于絕緣層上的硅層，其中硅層具有第一導(dǎo)電型。然后，在硅層中形成隔離結(jié)構(gòu)，以定義出有源區(qū)。而后，在有源區(qū)的硅層上形成柵極結(jié)構(gòu)。繼之，在第一方向上在柵極結(jié)構(gòu)兩側(cè)的硅層中形成具有第二導(dǎo)電型的源極/漏極區(qū)。之后，在第二方向上在柵極結(jié)構(gòu)的一側(cè)的硅層中形成具有第一導(dǎo)電型的摻雜區(qū)。
文檔編號(hào)H01L21/82GK102082123SQ20091024678
公開日2011年6月1日 申請(qǐng)日期2009年12月1日 優(yōu)先權(quán)日2009年12月1日
發(fā)明者楊基正 申請(qǐng)人:新加坡商通益科技股份有限公司臺(tái)灣分公司