專利名稱：3d集成電路結(jié)構(gòu)、半導(dǎo)體器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種3D集成電路結(jié)構(gòu)及其形成方法。
背景技術(shù)：
在傳統(tǒng)的器件按比例縮減將在未來10-15年之內(nèi)到達其自身物理極限，而在這段 時間內(nèi)，新型器件結(jié)構(gòu)，比如碳納米管(CNT)、自旋電子器件以及分子開關(guān)等，還不能發(fā)展到 可被實際使用的水平。因此，在繼續(xù)使用銅和低k介電材料進行集成的情況下，對器件和系 統(tǒng)級組裝方式的擔(dān)心促使工業(yè)界的領(lǐng)導(dǎo)者們尋求更新的組裝方法，以滿足近期的需求。站 在這類技術(shù)最前端的是3D(3維)集成電路(IC)，這一技術(shù)可以縮短互連長度，從而提高電 路速度，降低功耗，并增加系統(tǒng)存儲帶寬。目前的3D IC集成被描述為一種系統(tǒng)級架構(gòu)，由多個晶片(wafer)結(jié)合形成，其中 每個晶片的內(nèi)部含有多個平面器件層的疊層，并經(jīng)由硅通孔(TSV，Through-Silicon-Via) 在Z方向相互連接。伴隨3D的應(yīng)用，TSV尺寸將不斷變小，硅層厚度也將不斷地變薄，3D集 成電路也將得到越來越廣泛的應(yīng)用。但是，在形成3D集成電路結(jié)構(gòu)的部分工藝過程中，例如在形成TSV孔的工藝中， 會在TSV孔中填充金屬材料，例如銅、鋁、鎢等。此外，在研磨晶片底部從而引出TSV孔中 的金屬材料與其他晶片結(jié)合的工藝中，由于研磨處理會造成TSV孔底部暴露出的金屬材料 或者其他雜質(zhì)，例如鐵、鈉等金屬離子擴散到晶片內(nèi)部的金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)中。并且在后續(xù)的晶片間互相結(jié)合的工藝中，由于粘合高溫更導(dǎo)致上述各種金屬 離子快速地擴散到MOSFET內(nèi)部。這樣，導(dǎo)致形成的MOSFET出現(xiàn)故障。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決現(xiàn)有技術(shù)中的上述問題之一。為此，本發(fā)明的實施例提出一種3D集成電路結(jié)構(gòu)、半導(dǎo)體器件及其制造方法，以 提高3D集成電路的性能。根據(jù)本發(fā)明的一個方面，本發(fā)明實施例提出了 一種3D集成電路結(jié)構(gòu)，所述集成電 路結(jié)構(gòu)包括第一晶片，所述第一晶片包括襯底；形成在所述襯底上的擴散停止層；形成 在所述擴散停止層上的絕緣體上硅SOI層；形成在所述SOI層上的金屬氧化物半導(dǎo)體場效 應(yīng)晶體管MOSFET ；貫穿所述襯底、所述擴散停止層、所述SOI層以及所述MOSFET晶體管層 形成的硅通孔TSV ；以及連接所述MOSFET晶體管與所述硅通孔TSV的第一互連結(jié)構(gòu)；其中， 研磨所述第一晶片的底部以暴露出填充有金屬材料的所述TSV孔，并通過所述TSV孔連接 所述第一晶片底部到外部電路或者第二晶片的第二互連結(jié)構(gòu)上。根據(jù)本發(fā)明的另一方面，本發(fā)明的實施例提出一種形成3D集成電路的方法，所述 方法包括以下步驟形成第一晶片，其中形成所述第一晶片包括形成襯底；在所述襯底上 形成擴散停止層；在所述擴散停止層上形成SOI層；在所述SOI層上形成MOSFET晶體管； 形成貫穿所述襯底、所述擴散停止層、所述SOI層以及所述MOSFET晶體管層的TSV孔；以及形成連接所述MOSFET晶體管與所述硅通孔TSV的互連結(jié)構(gòu)。本發(fā)明還包括研磨所述第一 晶片的底部以暴露出填充有金屬材料的所述TSV孔；以及通過所述TSV孔連接所述第一晶 片底部到外部電路或者第二晶片的互連結(jié)構(gòu)上。根據(jù)本發(fā)明的再一方面，本發(fā)明的實施例提出一種半導(dǎo)體器件，所述半導(dǎo)體器件 包括襯底；形成在所述襯底上的擴散停止層；形成在所述擴散停止層上的SOI層；形成在 所述SOI層上的MOSFE T晶體管；貫穿所述襯底、所述擴散停止層、所述SOI層以及所述 MOSFET晶體管層形成的硅通孔TSV ；以及連接所述MOSFET晶體管與所述硅通孔TSV的互連 結(jié)構(gòu)。在本發(fā)明中，對于構(gòu)建在SOI層上的MOSFET器件，通過在SOI層下方設(shè)置擴散停 止層可以防止在研磨晶片或后續(xù)的晶片結(jié)合工藝中，填充到TSV孔中的金屬材料或者晶 片中存在的其他金屬雜質(zhì)的離子擴散到MOSFET晶體管中，從而能夠提供具有良好性能的 MOSFET器件及其相應(yīng)構(gòu)成的3D集成電路。本發(fā)明附加的方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變 得明顯，或通過本發(fā)明的實踐了解到。


本發(fā)明的上述和/或附加的方面和優(yōu)點從下面結(jié)合附圖對實施例的描述中將變 得明顯和容易理解，其中圖Ia到圖Ie為本發(fā)明實施例在制造3D集成電路的晶片器件過程中不同階段的 截面結(jié)構(gòu)示意圖；圖2和圖3為利用圖1實施例的晶片器件形成的第一實施例的3D集成電路的部 分結(jié)構(gòu)示意圖；圖4為利用圖1實施例的晶片器件形成的第二實施例的3D集成電路的部分結(jié)構(gòu) 示意圖。
具體實施例方式下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終 相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附 圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡 化本發(fā)明的公開，下文中對特定例子的部件和設(shè)置進行描述。當(dāng)然，它們僅僅為示例，并且 目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重 復(fù)是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設(shè)置之間的關(guān)系。此 外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識到 其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形 成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。參考圖Ia到圖le，該圖顯示了在制造本發(fā)明實施例的3D集成電路晶片過程中不 同階段的截面結(jié)構(gòu)。
如圖Ia所示，該晶片器件包括襯底2，在本發(fā)明的一個實施例中，該半導(dǎo)體襯底2 可包括任何半導(dǎo)體襯底材料，具體可以是但不限于體硅層(bulk wafer) 0該晶片器件還包 括形成在襯底2上的第一氧化層4，第一氧化層4可以是通過本領(lǐng)域公知的沉積工藝形成 在襯底2上的較薄氧化層，厚度范圍在5-lOnm之間，設(shè)置第一氧化層4的作用是為了改善 襯底2和后續(xù)形成的擴散停止層6的接觸性能。當(dāng)然，本發(fā)明不局限于該具體實施例中，例 如在一個實施例中，該晶片器件可以不包括第一氧化層4。然后，在第一氧化層4上沉積用 于防止金屬離子擴散的擴散停止層6。在一個實施例中，擴散停止層6為氮化物層，氮化物具有良好的致密性，因此可以 更好地用于防止金屬離子擴散。所述氮化物包括但不局限于Si3N4或者SiCN。對于用來防 止金屬離子擴散的氮化物若沉積的太薄，則其防止擴散的功能不夠，若太厚則會產(chǎn)生過大 的電容。在一個實施例中，沉積的氮化物厚度范圍在5 IOOnm之間。 在擴散停止層6的上方可以進一步沉積第二氧化層8，第二氧化層8可以是較厚氧 化層，其厚度范圍在5-200nm之間，設(shè)置第二氧化層8的目的是為了減小電容。通過上述步 驟，從而得到圖Ia所示的晶片結(jié)構(gòu)。當(dāng)然，本發(fā)明不局限于該具體實施例中，例如在一個實 施例中，該晶片器件可以不包括第二氧化層8。如圖Ib所示，在圖Ia形成的晶片結(jié)構(gòu)上方形成絕緣體上硅(SOI)層10，SOI層 10可以通過例如智能切割(Smart-Cut)方法與第二氧化層8結(jié)合在一起，從而將SOI層 10設(shè)置在晶片結(jié)構(gòu)的頂部。然后，在SOI層10上構(gòu)建金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET) 14及其后道互連(BEOL) 16，后道互連結(jié)構(gòu)16可以利用金屬布線工藝形成的銅互 連。MOSFET晶體管14及其后道互連結(jié)構(gòu)16形成于在SOI層10上方沉積的氧化層12中， 這里構(gòu)建MOSFET晶體管14及其后道互連結(jié)構(gòu)16可以利用本領(lǐng)域公知的任何適于使用的 方法。圖Ic顯示了在圖Ib所示半導(dǎo)體結(jié)構(gòu)中進一步形成硅通孔(TSV)的剖面結(jié)構(gòu)圖， TSV孔的形成步驟包括首先貫穿襯底2、第一氧化層4、擴散停止層6、第二氧化層8、S0I層 10以及MOSFET晶體管14所在氧化層12形成過孔17，過孔17可以通過干蝕刻，例如反應(yīng) 離子等離子體蝕刻等方法形成。然后在過孔17的側(cè)壁上首先可以形成隔離層18，例如將 氧化物或者Si3N4等隔離材料沉積到過孔17中。接著，在隔離層18的側(cè)壁上可沉積埋層 20，埋層20可以防止后續(xù)工藝中填充到過孔17中的金屬導(dǎo)電材料向外遷移，而進入半導(dǎo)體 器件中從而破壞MOSFET晶體管14的性能。在一個實施例中，埋層20包含的材料選自包括 Ru、Ta、TaN, Ti、TiN、TaSiN, TiSiN, Tiff 以及 WN 的組合。最后，在過孔17中填充導(dǎo)電材料22，例如銅(Cu)、鋁(Al)或者鎢(W)的金屬，也 可以是導(dǎo)電聚合物、金屬硅化物等等，從而形成用于3D集成電路晶片互連的TSV孔。在本 發(fā)明實施例中，導(dǎo)電材料22為金屬材料，然后對沉積到過孔17中的金屬材料進行平整化， 以及化學(xué)機械拋光(CMP)，從而形成TSV孔。關(guān)于TSV孔的形成可以是現(xiàn)有任意合適的工藝 方法，這里不再贅述。圖Id顯示了連接MOSFET晶體管14與TSV孔的互連結(jié)構(gòu)的結(jié)構(gòu)示意圖，其中互連 結(jié)構(gòu)包括形成在TSV孔上方并與TSV孔連通的過孔沈、形成在MOSFET晶體管14對應(yīng)的后 道互連結(jié)構(gòu)16上方的過孔24、以及連接過孔M和過孔沈的金屬互連線28。這樣，通過上 述互連結(jié)構(gòu)可以將TSV孔與MOSFET晶體管14連接起來。從而，通過進一步將該晶片器件上的互連結(jié)構(gòu)與其他晶片對應(yīng)的互連結(jié)構(gòu)進行多晶片連接，則可以實現(xiàn)3D集成電路結(jié)構(gòu)。為了將圖Id結(jié)構(gòu)的晶片器件與其他晶片連接形成3D集成電路，或者為形成的3D 集成電路供電或進行外部信號的輸入/輸出(1/0)，需要將對應(yīng)的晶片底部的TSV孔進行研 磨或者變薄處理，從而暴露出TSV孔中的金屬材料以進行相應(yīng)的導(dǎo)電連接。如圖Ie所示，首先需要將晶片器件翻轉(zhuǎn)過來，并對其底部進行研磨或減薄處理， 從而暴露晶片底部的TSV孔中的金屬材料22。因此，在該研磨工藝中，暴露出的金屬離子會 從底部擴散到晶片中。通過本發(fā)明的擴散停止層6，金屬離子被阻擋而不能夠進入到SOI層 10，從而進入其上方的MOSFET晶體管14中。這樣，可以增加MOSFET晶體管14的可靠性。通過上述步驟，即得到圖Ie所示用于3D集成電路的晶片器件100。圖2和圖3給出了利用圖1實施例的晶片器件100形成的第一實施例的3D集成 電路的部分結(jié)構(gòu)。在圖2中，顯示了形成3D集成電路的晶片器件100與外部電路300的連接示意 圖，這里外部電路300可以是外部電源或者外部信號1/0，其中晶片器件100暴露的導(dǎo)電材 料22連接到外部電路300，從而為3D集成電路供電或進行外部信號傳輸。在圖3中，除了顯示3D集成電路的晶片器件100與外部電路300的連接之外，還 顯示了晶片器件100與3D集成電路的另一個晶片器件200的連接示意圖。如圖3所示，晶 片器件200被翻轉(zhuǎn)，其上設(shè)置有過孔42，過孔42與晶片器件200上構(gòu)建的MOSFET晶體管 45的后道互連43連接。晶片器件200的MOSFET晶體管45、后道互連43以及過孔42的構(gòu) 建與晶片器件100相同，即MOSFET晶體管45設(shè)置在SOI層44上方的氧化層46，過孔42設(shè) 置在氧化層46上方的氧化層48中。這樣，晶片器件100通過其互連結(jié)構(gòu)(即過孔M、26以及金屬互連線28)與過孔 42連接，從而將晶片器件100的TSV孔連接到晶片器件200上，即以頂對底的形式連接晶片 器件100和晶片器件200，實現(xiàn)3D集成電路的多晶片堆疊結(jié)構(gòu)。在一個實施例中，晶片器件200可以具有與晶片器件100相同的半導(dǎo)體結(jié)構(gòu)設(shè)置。 這樣，當(dāng)晶片器件200的底部與形成3D集成電路的其他晶片結(jié)合時，通過其內(nèi)部布設(shè)的擴 散停止層，也可以來防止底部TSV孔中暴露的金屬離子擴散到其MOSFET器件45中。尤其 是在高溫結(jié)合工藝中，該擴散停止層更有效地防止了金屬離子向MOSFET器件45的擴散。圖4給出了利用圖1實施例的晶片器件100形成的第二實施例的3D集成電路的 部分結(jié)構(gòu)示意圖。在圖4中，顯示了形成3D集成電路的晶片器件100與另一個晶片器件400的連接 示意圖。如圖4所示，晶片器件400被翻轉(zhuǎn)，其上設(shè)置有過孔52，過孔52與晶片器件400上 構(gòu)建的MOSFET晶體管55的后道互連53連接。晶片器件400的MOSFET晶體管55、后道互 連53以及過孔52的構(gòu)建與晶片器件100相同，即MOSFET晶體管55設(shè)置在SOI層M上方 的氧化層56，過孔52設(shè)置在氧化層56上方的氧化層58中。這樣，晶片器件100通過其TSV孔暴露的金屬導(dǎo)電材料與過孔52連接，從而將晶 片器件100的TSV孔連接到晶片器件200上，即以底對頂?shù)男问竭B接晶片器件100和晶片 器件400，實現(xiàn)3D集成電路的多晶片堆疊結(jié)構(gòu)。尤其是在高溫結(jié)合工藝中，該擴散停止層更 有效地防止了金屬離子向MOSFET器件14中的擴散。在一個實施例中，晶片器件400可以具有與晶片器件100相同的半導(dǎo)體結(jié)構(gòu)設(shè)置。
7這樣，當(dāng)晶片器件400的底部再與形成3D集成電路的其他晶片或外部電路結(jié)合時，通過其 內(nèi)部布設(shè)的擴散停止層，可以來防止其對應(yīng)底部TSV孔中暴露的金屬離子擴散到其MOSFET 器件14中。在本發(fā)明中，對于構(gòu)建在SOI層上的MOSFET器件，在研磨晶片或后續(xù)的晶片結(jié)合 工藝中，通過設(shè)置擴散停止層可以防止填充到TSV孔中的金屬材料例如Cu、Al、W等，或者晶 片中存在的其他金屬雜質(zhì)，例如Fe、Na等的離子擴散到MOSFET晶體管中，從而能夠提供具 有良好性能的MOSFET器件及相應(yīng)構(gòu)成的3D集成電路。盡管已經(jīng)示出和描述了本發(fā)明的實施例，對于本領(lǐng)域的普通技術(shù)人員而言，可以 理解在不脫離本發(fā)明的原理和精神的情況下可以對這些實施例進行多種變化、修改、替換 和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
1.一種3D集成電路結(jié)構(gòu)，其特征在于，所述集成電路結(jié)構(gòu)包括 第一晶片，包括襯底；形成在所述襯底上的擴散停止層； 形成在所述擴散停止層上的絕緣體上硅SOI層； 形成在所述SOI層上的金屬氧化物半導(dǎo)體場效應(yīng)晶體管MOSFET ； 貫穿所述襯底、所述擴散停止層、所述SOI層以及所述MOSFET晶體管層形成的硅通孔 TSV ；以及連接所述MOSFET晶體管與所述硅通孔TSV的第一互連結(jié)構(gòu)； 其中，研磨所述第一晶片的底部以暴露出填充有金屬材料的所述TSV孔，并通過所述 TSV孔連接所述第一晶片底部到外部電路或者第二晶片的第二互連結(jié)構(gòu)上。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于，所述擴散停止層為氮化物。
3.如權(quán)利要求2所述的集成電路結(jié)構(gòu)，其特征在于，所述氮化物包括Si3N4或者SiCN。
4.如權(quán)利要求1到3中任意一項所述的集成電路結(jié)構(gòu)，其特征在于，所述擴散停止層的 厚度范圍在5 IOOnm之間。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于，所述第一晶片還包括形成在所述 襯底與所述擴散停止層之間的第一氧化層。
6.如權(quán)利要求5所述的集成電路結(jié)構(gòu)，其特征在于，所述第一氧化層的厚度范圍在5 IOnm之間。
7.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于，所述第一晶片還包括形成在所述 擴散停止層與所述SOI層之間的第二氧化層。
8.如權(quán)利要求7所述的集成電路結(jié)構(gòu)，其特征在于，所述第二氧化層的厚度范圍在5 200nm之間。
9.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于，所述TSV孔還包括在填充所述金屬 材料之前沉積的埋層。
10.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其特征在于，所述埋層包含的材料選自包括 Ru、Ta、TaN, Ti、TiN、TaSiN, TiSiN, Tiff 以及 WN 的組。
11.一種形成3D集成電路的方法，其特征在于，所述方法包括以下步驟 形成第一晶片，其中形成所述第一晶片包括形成襯底；在所述襯底上形成擴散停止層； 在所述擴散停止層上形成SOI層； 在所述SOI層上形成MOSFET晶體管；形成貫穿所述襯底、所述擴散停止層、所述SOI層以及所述MOSFET晶體管層的TSV孔；以及形成連接所述MOSFET晶體管與所述硅通孔TSV的互連結(jié)構(gòu)； 研磨所述第一晶片的底部以暴露出填充有金屬材料的所述TSV孔；以及 通過所述TSV孔連接所述第一晶片底部到外部電路或者第二晶片的互連結(jié)構(gòu)上。
12.如權(quán)利要求11所述的方法，其特征在于，所述擴散停止層為氮化物。
13.如權(quán)利要求12所述的方法，其特征在于，所述氮化物包括Si3N4或者SiCN。
14.如權(quán)利要求11到13中任意一項所述的方法，其特征在于，所述擴散停止層的厚度 范圍在5 IOOnm之間。
15.如權(quán)利要求11所述的方法，其特征在于，還包括在所述襯底與所述擴散停止層之 間形成第一氧化層的步驟。
16.如權(quán)利要求15所述的方法，其特征在于，所述第一氧化層的厚度范圍在5 IOnm 之間。
17.如權(quán)利要求11所述的方法，其特征在于，還包括在所述擴散停止層與所述SOI層之 間形成第二氧化層的步驟。
18.如權(quán)利要求17所述的方法，其特征在于，所述第二氧化層的厚度范圍在5 200nm 之間。
19.如權(quán)利要求11所述的方法，其特征在于，還包括在填充所述金屬材料到所述TSV孔 之前沉積埋層到所述TSV孔中的步驟。
20.如權(quán)利要求19所述的方法，其特征在于，所述埋層包含的材料選自包括Ru、Ta、 TaN, Ti、TiN、TaSiN, TiSiN, Tiff 以及 WN 的組。
21.一種半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件包括襯底；形成在所述襯底上的擴散停止層；形成在所述擴散停止層上的SOI層；形成在所述SOI層上的MOSFET晶體管；貫穿所述襯底、所述擴散停止層、所述SOI層以及所述MOSFET晶體管層形成的硅通孔 TSV ；以及連接所述MOSFET晶體管與所述硅通孔TSV的互連結(jié)構(gòu)。
22.如權(quán)利要求21所述的半導(dǎo)體器件，其特征在于，所述擴散停止層為氮化物。
23.如權(quán)利要求22所述的半導(dǎo)體器件，其特征在于，所述氮化物包括Si3N4或者SiCN。
24.如權(quán)利要求21到23中任意一項所述的半導(dǎo)體器件，其特征在于，所述擴散停止層 的厚度范圍在5 IOOnm之間。
25.如權(quán)利要求21所述的半導(dǎo)體器件，其特征在于，還包括形成在所述襯底與所述擴 散停止層之間的第一氧化層，所述第一氧化層的厚度范圍在5 IOnm之間。
26.如權(quán)利要求21所述的半導(dǎo)體器件，其特征在于，還包括形成在所述擴散停止層與 所述SOI層之間的第二氧化層，所述第二氧化層的厚度范圍在5 200nm之間。
27.如權(quán)利要求21所述的半導(dǎo)體器件，其特征在于，所述TSV孔還包括在填充所述金屬 材料之前沉積的埋層。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件，包括襯底；形成在所述襯底上的擴散停止層；形成在所述擴散停止層上的絕緣體上硅SOI層；形成在所述SOI層上的MOSFET晶體管；貫穿所述襯底、所述擴散停止層、所述SOI層以及所述MOSFET晶體管層形成的硅通孔TSV；以及連接所述MOSFET晶體管與所述硅通孔TSV的互連結(jié)構(gòu)。本發(fā)明的半導(dǎo)體器件可以具有良好的性能。
文檔編號H01L21/02GK102088014SQ20091024210
公開日2011年6月8日 申請日期2009年12月4日 優(yōu)先權(quán)日2009年12月4日
發(fā)明者朱慧瓏 申請人:中國科學(xué)院微電子研究所