專利名稱：集成電路電感及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體的，本發(fā)明涉及集成電路電感及其制作方法。
背景技術(shù)：
集成電路即IC技術(shù)的不斷進(jìn)步，集成在同一芯片上的元器件數(shù)量已從最初的幾 十幾百個(gè)進(jìn)化到現(xiàn)在的數(shù)以百萬計(jì)。目前IC的性能和復(fù)雜度遠(yuǎn)非當(dāng)初所能想象。為了達(dá) 到復(fù)雜度和電路密度的要求(即集成到確定區(qū)域內(nèi)的器件數(shù)量)，最小的特征尺寸，也就 是公知的器件的“幾何線寬”隨著工藝技術(shù)的革新而越來越小。如今，半導(dǎo)體器件的最小線 寬已經(jīng)小于0. 25微米。不斷增加的電路密度不僅提高了 IC的性能和復(fù)雜程度，同時(shí)還給客戶帶來更低 成本的部件。一套集成電路生產(chǎn)設(shè)備可能要花費(fèi)幾億甚至幾十億美元。而每個(gè)生產(chǎn)設(shè)備的 產(chǎn)率是一定的，硅片上的IC數(shù)量也是確定的，因此，通過減小IC上每個(gè)器件的特征尺寸，就 可以在同一硅片上制作出更多的器件，從而提高了整個(gè)產(chǎn)線的產(chǎn)量。但是，制作小尺寸器件 是一件非常具有挑戰(zhàn)性的工作，因?yàn)镮C制造的每一工藝都有工藝極限，而且，每個(gè)制程只 適用于確定的特征尺寸。一直以來，集成電路的制造都是由專門的代工廠完成的，無生產(chǎn)線的芯片公司負(fù) 責(zé)設(shè)計(jì)集成電路。集成電路通過掩模版完成圖形轉(zhuǎn)移并進(jìn)行制造。諸如中芯國際之類的芯 片代工廠就提供代工服務(wù)。盡管這種合作關(guān)系一直穩(wěn)步發(fā)展，但制作工藝仍有很多技術(shù)限 制。隨著半導(dǎo)體器件的特征尺寸縮小到納米級(jí)別，制作技術(shù)已趨于工藝極限，高性能 集成電路已經(jīng)進(jìn)一步整合了模擬電路及混合信號(hào)電路。而日益發(fā)展的無線通信技術(shù)還要求 將無源器件也集成到半導(dǎo)體芯片內(nèi)部，其中包括廣泛應(yīng)用于射頻電路的電感。眾所周知，對 于射頻電路設(shè)計(jì)來說，電感性能的好壞至關(guān)重要。圖1(a)是現(xiàn)有集成電路電感的俯視示意 圖。如圖1(a)所示，集成電路電感包括螺旋線140、引線130與導(dǎo)線插塞135。所述螺旋線 140與引線130在不同的平面上，通過導(dǎo)線插塞135電連接。圖1(b)是現(xiàn)有集成電路電感 的剖面結(jié)構(gòu)示意圖。如圖1(b)所示，集成電路電感位于半導(dǎo)體襯底110上的介電層120之 上；引線130位于介電層120中，所述引線130通過導(dǎo)線插塞135與介電層120上的螺旋線 140相連；在螺旋線140上形成有鈍化層150。對于電感而言，品質(zhì)因子是衡量性能的重要指 標(biāo)。現(xiàn)有技術(shù)中，由于傳導(dǎo)損失、襯底損失和輻射損失等原因，集成在芯片上的電感很難獲 得較高的品質(zhì)因子，其中，影響最大的是由電感與半導(dǎo)體襯底間寄生電容引起的襯底損失。專利號(hào)為ZL01130793. 5的中國專利公開了一種硅基單面加工懸浮結(jié)構(gòu)微機(jī)械電 感的制作方法，所述方法通過陽極氧化工藝在電感下方形成多孔硅作為犧牲層材料，之后 移除多孔硅以形成懸浮的電感結(jié)構(gòu)，所述微機(jī)械電感的制作方法減小了電感與襯底之間的 寄生電容。但是，所述方法需要額外的電化學(xué)設(shè)備來制作多孔硅結(jié)構(gòu)，同時(shí)，工藝步驟復(fù)雜， 與現(xiàn)有集成電路制作工藝的兼容性差。綜上，需要一種改進(jìn)的集成電路電感制作方法，減小集成電路電感與半導(dǎo)體襯底間寄生電容引起的襯底損失。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供了一種與CMOS工藝兼容的集成電路電感制作方法，減 小了集成電路電感與半導(dǎo)體襯底間的襯底損失，獲得了較高品質(zhì)因子的集成電路電感。為解決上述問題，本發(fā)明提供了一種集成電路電感的制作方法，包括提供半導(dǎo)體 襯底；在所述半導(dǎo)體襯底上形成介電層，所述介電層中形成有犧牲層，所述犧牲層厚度小于 介電層的厚度；在介電層上形成集成電路電感，所述集成電路電感位置與犧牲層位置相對 應(yīng)；移除所述犧牲層，形成介電層空腔。可選的，所述犧牲層材料為金屬材料?？蛇x的，所述犧牲層厚度為0. 5至2微米?？蛇x的，所述犧牲層的形狀與集成電路電感的螺旋線的形狀相對應(yīng)，所述犧牲層 的寬度為集成電路電感的螺旋線寬度的1. 1至1. 5倍?？蛇x的，所述集成電路電感螺旋線底部與犧牲層頂部的距離為2至6微米?？蛇x的，所述犧牲層的邊緣及中心區(qū)域形成有槽孔?？蛇x的，移除犧牲層工藝包括移除犧牲層工藝包括干法刻蝕介電層，在犧牲層 的邊緣及中心區(qū)域上的介電層中形成槽孔，所述槽孔暴露出下層的犧牲層，濕法腐蝕犧牲 層以形成介電層空腔。本發(fā)明還提供了一種集成電路電感，包括半導(dǎo)體襯底；半導(dǎo)體襯底上的介電層， 所述介電層中形成有介電層空腔，介電層空腔深度小于介電層厚度；介電層上形成有集成 電路電感，所述集成電路電感的位置與介電層空腔位置相對應(yīng)?？蛇x的，所述介電層空腔高度為0. 5至2微米?？蛇x的，所述介電層空腔的形狀與集成電路電感的螺旋線的形狀相對應(yīng)，所述介 電層空腔的寬度為集成電路電感的螺旋線寬度的1. 1至1. 5倍。可選的，所述介電層空腔頂部與集成電路電感的螺旋線底部的距離為2至6微米?？蛇x的，所述介電層空腔邊緣及中心區(qū)域形成有槽孔。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)1.將集成電路電感下方具有較大介電系數(shù)的介電層部分移除，形成介電層空腔結(jié) 構(gòu)，所述介電層空腔降低了半導(dǎo)體襯底與集成電路電感間的寄生電容，進(jìn)一步的，減小了由 所述寄生電容引起的襯底損失；2.集成電路電感與犧牲層采用互連制作工藝形成，不需要采用額外的工藝設(shè)備， 與現(xiàn)有CMOS工藝完全兼容，可以實(shí)現(xiàn)無源的集成電路電感與有源器件的單片集成；3.所述介電層空腔還可以用于如互連結(jié)構(gòu)在內(nèi)的其他集成電路單元，以減小襯底 損失的影響。


圖1 (a)是現(xiàn)有集成電路電感的俯視示意圖。圖1(b)是現(xiàn)有集成電路電感沿圖1(a)所示的YY’方向的剖面結(jié)構(gòu)示意圖。圖2是本發(fā)明集成電路電感制作方法的流程示意圖。
圖3(a)是本發(fā)明實(shí)施例的集成電路電感與介電層空腔的布局示意圖。圖3(b)至圖3(d)是本發(fā)明實(shí)施例的集成電路電感的介電層空腔三種可選圖形的 布局不意圖。圖4是本發(fā)明實(shí)施例的集成電路電感沿圖3 (a)所示XX’方向的剖面結(jié)構(gòu)示意圖。圖5至圖9是本發(fā)明第一實(shí)施例集成電路電感制作方法沿圖3(a)所示的XX’方 向的剖面結(jié)構(gòu)示意圖。圖10至圖15是本發(fā)明第二實(shí)施例集成電路電感制作方法沿圖3(a)所示的XX’ 方向的剖面結(jié)構(gòu)示意圖。
具體實(shí)施例方式本發(fā)明提供了一種集成電路電感及其制作方法。通過將集成電路電感下方具有較 大介電系數(shù)的介電層部分移除，形成介電層空腔結(jié)構(gòu)，所述介電層空腔結(jié)構(gòu)降低了半導(dǎo)體 襯底與集成電路電感間的寄生電容，進(jìn)一步的，減小了由所述寄生電容引起的襯底損失。本 發(fā)明可以用于在半導(dǎo)體襯底上制作高品質(zhì)因子的集成電路電感。但應(yīng)認(rèn)識(shí)到，本發(fā)明有著 更為廣泛的應(yīng)用領(lǐng)域。本發(fā)明的集成電路電感制作方法與現(xiàn)有集成電路工藝和設(shè)備完全兼 容，可以用于制作與有源電路形成單片集成的集成電路電感，所述有源電路包括但不限于 CMOS器件、SOI器件、雙極型器件、BiCMOS器件的集成電路，亦可包括寬帶器件、符合802. 11 協(xié)議的無線通信器件或者符合WiMax通信標(biāo)準(zhǔn)的器件。圖2是本發(fā)明集成電路電感制作方法的流程示意圖，包括執(zhí)行步驟S210，提供半 導(dǎo)體襯底；執(zhí)行步驟S220，在所述半導(dǎo)體襯底上形成介電層，所述介電層中形成有犧牲層； 執(zhí)行步驟S230，在介電層上制作集成電路電感；執(zhí)行步驟S240，刻蝕介電層中的通孔，暴露 出犧牲層表面；執(zhí)行步驟S250，移除犧牲層，形成介電層空腔。圖3(a)是本發(fā)明實(shí)施例的集成電路電感與介電層空腔的布局示意圖。圖3(b)至 圖3(d)是本發(fā)明實(shí)施例集成電路電感的介電層空腔三種可選圖形的布局示意圖。如圖3(a)所示，本發(fā)明實(shí)施例的集成電路電感包括螺旋線M0、導(dǎo)線插塞535以 及下引線530，其中，所述螺旋線540與導(dǎo)線插塞535和下引線530在不同的平面上。在螺旋 線540下方對應(yīng)的介電層中形成有介電層空腔880，在具體實(shí)施例中，所述介電層空腔880 的邊緣與中心區(qū)域上方的介電層中形成有多個(gè)槽孔635，所述多個(gè)槽孔635是通過干法刻 蝕介電層形成的。在本發(fā)明優(yōu)選的實(shí)施例中，所述介電層空腔880的形狀與集成電路電感 的螺旋線540相對應(yīng)，也為螺旋線圈結(jié)構(gòu)，但所述介電層空腔880的線圈寬度為螺旋線寬度 的1. 1至1. 5倍；介電層空腔880的螺旋線圈邊緣與中心形成有多個(gè)延伸槽634，所述多個(gè) 延伸槽634與多個(gè)槽孔635對應(yīng)。除圖3(a)中介電層空腔880的形狀與集成電路電感的螺旋線540相對應(yīng)的技術(shù) 方案之外，還可以有所變形，如圖3(b)至圖3(d)所示，介電層空腔形狀為分立的空腔陣列， 具體為網(wǎng)格陣列、塊狀陣列以及條狀陣列；其中，圖中的陰影部分示意了殘留的介電層支 撐，邊緣及中心位置的圓孔示意了槽孔。所述分立的空腔陣列可以給介電層上方集成電路 電感的螺旋線提供足夠的機(jī)械支撐；此外，所述空腔陣列還需要保證足夠的腐蝕液流入空 腔陣列，以移除空腔位置原有的犧牲層材料。應(yīng)該認(rèn)識(shí)到，圖3(b)至圖3(d)所示的空腔陣 列僅為示意，不應(yīng)限制其范圍。
優(yōu)化地，采用介電層空腔880的形狀與集成電路電感的螺旋線540相對應(yīng)的技術(shù) 方案對于降低襯底損失的效果最為明顯，實(shí)驗(yàn)研究表明，與圖3(b)至圖3(d)所示的方案相 比，介電層空腔采用圖3(a)所示方案中，集成電路電感的品質(zhì)因子要高2至4倍。在下文實(shí)施例中，均以形成的介電層空腔形狀與集成電路電感的螺旋線540相對 應(yīng)為例加以說明。圖4是本發(fā)明實(shí)施例集成電路電感及介電層空腔沿圖3(a)所示XX’方向的剖面 結(jié)構(gòu)示意圖。如圖4所示，螺旋線540的一端與同在介電層上的上引線570相連，另一端與 介電層中的導(dǎo)線插塞535的一端相連；導(dǎo)線插塞535的另一端與介電層中的下引線530相 連；所述上引線570與下引線530構(gòu)成了集成電路電感的兩個(gè)引線端。在螺旋線540下方對 應(yīng)的介電層中形成有介電層空腔880，所述介電層空腔880的結(jié)構(gòu)將集成電路電感下方具 有較大介電系數(shù)的介電材料部分移除，進(jìn)而降低了半導(dǎo)體襯底與集成電路電感間的寄生電 容，從而減小了襯底損失。在具體實(shí)施例的制作中，所述介電層空腔880的形成方法包括 干法刻蝕介電層空腔880上方的介電層形成槽孔635，暴露出下層的犧牲層，之后通過槽孔 濕法腐蝕介電層空腔880原有位置上的犧牲層。圖5至圖9是本發(fā)明第一實(shí)施例集成電路電感制作方法沿圖3 (a)所示的XX’方向 的剖面結(jié)構(gòu)示意圖。在具體實(shí)施例中，集成電路電感采用金屬材料制作，依據(jù)具體實(shí)施例的 不同，犧牲層可以采用與集成電路電感相同或不同的金屬材料，如銅、鋁或其他材料，但為 了節(jié)約工藝，所述犧牲層采用與集成電路電感相同的金屬材料。本發(fā)明第一實(shí)施例采用鋁 互連制作工藝進(jìn)行集成電路電感及犧牲層的制作，所述集成電路電感及犧牲層材料為鋁。如圖5所示，提供半導(dǎo)體襯底310，所述半導(dǎo)體襯底310為硅襯底、化合物半導(dǎo)體襯 底或其他半導(dǎo)體襯底。所述半導(dǎo)體襯底310上形成有集成電路器件，圖中未示出，諸如CMOS 器件、BiCMOS器件、雙極型器件、鍺硅器件或SOI器件。之后，在所述半導(dǎo)體襯底310上形 成第一介電層320，所述第一介電層320用于隔離集成電路電感與半導(dǎo)體襯底310上的其他 集成電路器件。所述第一介電層320采用層間介電材料形成，在具體實(shí)施例中，所述層間介 電材料為摻雜的氧化硅，如BPSG、FSG等。繼續(xù)在第一介電層320上形成第一金屬層330， 在具體實(shí)施例中，所述第一金屬層330為鋁，厚度為0. 5至2微米。如圖6所示，圖形化圖5中的第一金屬層330，形成犧牲層332。本實(shí)施例中，犧牲 層332用于形成后續(xù)的介電層空腔，因此，所述犧牲層332的圖形與圖3(a)中的介電層空 腔880相同，即，所述犧牲層332的形狀與集成電路電感的螺旋線的形狀相對應(yīng)，所述犧牲 層332的寬度為集成電路電感的螺旋線寬度的1. 1至1. 5倍；同時(shí)，為了保證足夠的腐蝕液 流入犧牲層332，所述犧牲層332的邊緣和中心形成有凸起，用于后續(xù)在凸起位置上形成延 伸槽，在濕法腐蝕移除犧牲層時(shí)，所述延伸槽可以引導(dǎo)腐蝕液從槽孔位置均勻流向整個(gè)犧 牲層。接著，在所述犧牲層332和露出的第一介電層320上形成層間介電材料并進(jìn)行化 學(xué)機(jī)械拋光，以形成第二介電層322，在具體實(shí)施例中，所述第二介電層322的頂部與犧牲 層332頂部的間距為0. 5至2微米。在具體實(shí)施例中，所述第二介電層322為摻雜的氧化 硅等介電材料，如BPSG、FSG等，優(yōu)選的，采用與第一介電層320相同的層間介電材料。之 后，在第二介電層322上形成第二金屬層334，在具體實(shí)施例中，所述第二金屬層334為鋁， 厚度為0. 5至2微米。
如圖7所示，圖形化圖6中的第二金屬層334，形成下引線530，所述下引線530位 于犧牲層332部分區(qū)域的上方；在下引線530和露出的第二介電層322上形成第三介電層 324，在具體實(shí)施例中，所述第三層間介電層324的厚度為0. 5至2微米，所述第三介電層 3 為摻雜的氧化硅等介電材料，如BPSG、FSG等，優(yōu)選的，采用與第一介電層320相同的層 間介電材料；所述第一介電層320、第二介電層322與第三介電層3M共同構(gòu)成層間介電層 326 ；之后，干法刻蝕第三介電層324，形成開口，然后在所述開口填充導(dǎo)電材料，形成導(dǎo)線 插塞535，所述導(dǎo)線插塞535位于下引線530的一端，用于連接下引線530以及螺旋線MO ； 接著，在第三層間介電層3M上形成第三金屬層，在具體實(shí)施例中，所述第三金屬層為鋁， 厚度為0. 8至3微米；圖形化所述第三金屬層，形成螺旋線M0。螺旋線M0、下引線530以 及連接二者的導(dǎo)線插塞535共同構(gòu)成了集成電路電感575。層間介電層3 上還形成有上 引線570，所述上引線570與螺旋線MO的一端相連。在所述上引線570和集成電路電感 575上方形成鈍化層550，所述鈍化層550作為移除犧牲層332時(shí)螺旋線540及上引線570 的保護(hù)層。如圖8所示，在鈍化層550上形成光刻膠705，圖形化光刻膠705，所述光刻膠705 只在圖3(a)中槽孔635的位置曝光。所述光刻膠705作為干法刻蝕鈍化層550和層間介 電層326的掩膜。如圖9所示，干法刻蝕槽孔635位置的鈍化層550和層間介電層326，形成槽孔 635，所述槽孔635將層間介電層3 中的犧牲層暴露出來。犧牲層邊緣及中心區(qū)域形成有 凸起，槽孔635形成在這些犧牲層凸起對應(yīng)的層間介電層3 上；后續(xù)濕法腐蝕時(shí)，腐蝕液 沿槽孔635導(dǎo)入到犧牲層的凸起位置，進(jìn)一步的，由犧牲層的凸起逐步均勻引入到整個(gè)犧 牲層，以完全移除犧牲層，形成介電層空腔880。在具體實(shí)施例中，所述鋁的濕法腐蝕液為 磷酸?；谏鲜龉に噷?shí)施后，底部具有介電層空腔的集成電路電感制作形成，在具體實(shí)施例 中，所述介電層空腔的頂部與集成電路電感螺旋線底部的距離為2至6微米。圖10至圖15是本發(fā)明第二實(shí)施例集成電路電感制作方法沿圖3(a)所示的XX’ 方向的剖面結(jié)構(gòu)示意圖。在具體實(shí)施例中，集成電路電感采用金屬材料制作，依據(jù)具體實(shí)施 例的不同，犧牲層可以采用與集成電路電感相同或不同的金屬材料，如銅、鋁或其他材料， 但為了節(jié)約工藝，所述犧牲層采用與集成電路電感相同的金屬材料。本發(fā)明第二實(shí)施例采 用銅互連制作工藝進(jìn)行集成電路電感的制作，所述集成電路電感及犧牲層材料為銅。如圖10所示，提供半導(dǎo)體襯底310，所述半導(dǎo)體襯底310可以為硅襯底、化合物半 導(dǎo)體襯底或其他半導(dǎo)體襯底。所述半導(dǎo)體襯底310上形成有集成電路器件，圖中未示出，如 CMOS器件、BiCMOS器件、雙極型器件、鍺硅器件或SOI器件。之后，在所述半導(dǎo)體襯底310 上形成第一介電層920，所述第一介電層920用于隔離集成電路電感與半導(dǎo)體襯底310上 的其他集成電路器件。所述第一介電層920采用層間介電材料形成，在具體實(shí)施例中，所述 層間介電材料為摻雜的氧化硅，如BPSG、FSG等；所述第一介電層920的厚度為1至2. 5微 米。干法刻蝕所述第一介電層920，形成第一溝槽931，所述第一溝槽931的刻蝕深度決定 了犧牲層的厚度，在具體實(shí)施例中，所述第一溝槽931的深度為0. 5至2微米。如圖11所示，在第一介電層920及圖10中的第一溝槽931上形成第一金屬層并 進(jìn)行化學(xué)機(jī)械拋光，只保留圖10中第一溝槽931位置的金屬，形成犧牲層332。在具體實(shí)施 例中，所述第一金屬層為銅，厚度為0. 5至2微米。本實(shí)施例中，犧牲層332用于形成后續(xù)的介電層空腔，因此，所述犧牲層332的圖形與圖3(a)中的介電層空腔880相同，S卩，所述 犧牲層332的形狀與集成電路電感的螺旋線的形狀相對應(yīng)，所述犧牲層332的寬度為集成 電路電感的螺旋線寬度的1. 1至1. 5倍；同時(shí)，為了保證足夠的腐蝕液流入犧牲層332，所 述犧牲層332的邊緣和中心形成有凸起，用于后續(xù)在凸起位置上形成延伸槽，在濕法腐蝕 移除犧牲層時(shí)，所述延伸槽可以弓I導(dǎo)腐蝕液從槽孔位置均勻流向整個(gè)犧牲層。之后，在犧牲層332上形成層間介電材料以形成第二介電層922，在具體實(shí)施例 中，所述第二介電層922的厚度為1至3微米；在具體實(shí)施例中，所述第二介電層922為摻 雜的氧化硅，如BPSG、FSG等，優(yōu)選的，采用與第一介電層920相同的層間介電材料。接著， 刻蝕第二介電層922，形成第二溝槽929，所述第二溝槽929的刻蝕深度決定了集成電路電 感引線的厚度，在具體實(shí)施例中，所述第二溝槽929的深度為0. 5至2微米。如圖12所示，在第二介電層922及圖11中第二溝槽9 上形成第二金屬層并進(jìn) 行化學(xué)機(jī)械拋光，只保留圖11中第二溝槽9 位置的金屬以形成下引線530，在具體實(shí)施 例中，所述第二金屬層為銅。之后，在第二介電層922及下引線530上繼續(xù)形成第三介電層 924，所述第三介電層擬4采用摻雜的氧化硅形成，如BPSG、FSG等，優(yōu)選的，采用與第一介電 層920相同的層間介電材料；在具體實(shí)施例中，所述第三介電層924的厚度為1至3微米。 接著，干法刻蝕第三介電層924，形成開口，在所述開口填充導(dǎo)電材料，在下引線530 —端的 上方形成連接集成電路電感的導(dǎo)線插塞535。如圖13所示，在第三介電層擬4及導(dǎo)線插塞535上形成第四介電層擬6，所述第四 介電層擬6的厚度決定了集成電路電感的螺旋線540的厚度，在具體實(shí)施例中，所述第四介 電層擬6的厚度為0. 8至3微米。所述第四介電層926、第三介電層924、第二介電層922 與第一介電層920共同構(gòu)成層間介電層326。圖形化所述第四介電層926，形成螺旋線結(jié)構(gòu) 對應(yīng)的溝槽圖形，接著，在第四介電層擬6上形成第三金屬層并進(jìn)行化學(xué)機(jī)械拋光，只保留 螺旋線討0以及上引線570位置的金屬。螺旋線M0、下引線530以及連接螺旋線540與下 引線530的導(dǎo)線插塞535共同構(gòu)成集成電路電感575。在所述集成電路電感575上依次形 成第一鈍化層915和第二鈍化層950，并在上引線570上形成接觸孔574。如圖14所示，在第二鈍化層950上形成光刻膠905，所述光刻膠905只在槽孔位置 曝光，所述光刻膠905作為干法刻蝕第二鈍化層950、第一鈍化層915以及層間介電層3 的掩膜。如圖15所示，干法刻蝕槽孔位置的第二鈍化層950、第一鈍化層915和層間介電層 326，形成槽孔635，所述槽孔635將層間介電層3 中的犧牲層暴露出來。犧牲層邊緣及中 心區(qū)域形成有凸起，槽孔635形成在這些犧牲層凸起對應(yīng)的層間介電層3 上；后續(xù)濕法腐 蝕時(shí)，腐蝕液沿槽孔635導(dǎo)入到犧牲層的凸起位置，進(jìn)一步的，由犧牲層的凸起逐步均勻引 入到整個(gè)犧牲層，以完全移除犧牲層，形成介電層空腔880。在具體實(shí)施例中，所述銅的濕法 腐蝕液包含有氧化劑、酸及金屬螯合物的混合溶液，如過氧化氫、硫酸銅及銅的螯合物?；?于上述工藝實(shí)施后，底部具有介電層空腔的集成電路電感制作形成，在具體實(shí)施例中，所述 介電層空腔的頂部與集成電路電感螺旋線底部的距離為2至6微米。應(yīng)該理解，此處的例子和實(shí)施例僅是示例性的，本領(lǐng)域技術(shù)人員可以在不背離本 申請和所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，做出各種修改和更正。
權(quán)利要求
1.一種集成電路電感的制作方法，包括提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成介電層，所述介電層中形成有犧牲層，所述犧牲層厚度小于 介電層的厚度；在介電層上形成集成電路電感，所述集成電路電感位置與犧牲層位置相對應(yīng)；移除所述犧牲層，形成介電層空腔。
2.如權(quán)利要求1所述的集成電路電感的制作方法，其特征在于，所述犧牲層材料為金 屬材料。
3.如權(quán)利要求1所述的集成電路電感的制作方法，其特征在于，所述犧牲層厚度為0.5 至2微米。
4.如權(quán)利要求1所述的集成電路電感的制作方法，其特征在于，所述犧牲層的形狀與 集成電路電感的螺旋線的形狀相對應(yīng)，所述犧牲層的寬度為集成電路電感的螺旋線寬度的 1. 1 至 1. 5 倍。
5.如權(quán)利要求1所述的集成電路電感的制作方法，其特征在于，所述集成電路電感的 螺旋線底部與犧牲層頂部的距離為2至6微米。
6.如權(quán)利要求1所述的集成電路電感的制作方法，其特征在于，所述犧牲層的邊緣及 中心區(qū)域形成有槽孔。
7.如權(quán)利要求1所述的集成電路電感的制作方法，其特征在于，移除犧牲層工藝包括 干法刻蝕介電層，在犧牲層的邊緣及中心區(qū)域上的介電層中形成槽孔，所述槽孔暴露出下 層的犧牲層，濕法腐蝕犧牲層以形成介電層空腔。
8.一種集成電路電感，包括半導(dǎo)體襯底；半導(dǎo)體襯底上的介電層，所述介電層中形成 有介電層空腔，介電層空腔深度小于介電層厚度；介電層上形成有集成電路電感，所述集成 電路電感的位置與位于介電層空腔位置相對應(yīng)。
9.如權(quán)利要求8所述的集成電路電感，其特征在于，所述介電層空腔高度為0.5至2微米。
10.如權(quán)利要求8所述的集成電路電感，其特征在于，所述介電層空腔的形狀與集成 電路電感的螺旋線的形狀相對應(yīng)，所述介電層空腔的寬度為集成電路電感的螺旋線寬度的 1. 1 至 1. 5 倍。
11.如權(quán)利要求8所述的集成電路電感，其特征在于，所述介電層空腔頂部與集成電路 電感的螺旋線底部的距離為2至6微米。
12.如權(quán)利要求8所述的集成電路電感，其特征在于，所述介電層空腔邊緣及中心區(qū)域 形成有槽孔。
全文摘要
一種集成電路電感，包括半導(dǎo)體襯底；半導(dǎo)體襯底上的介電層，所述介電層中形成有介電層空腔，介電層空腔深度小于介電層厚度；介電層上形成有集成電路電感，所述集成電路電感的位置與位于介電層中介電層空腔位置相對應(yīng)。相應(yīng)的，本發(fā)明還提供了一種集成電路電感的制作方法，包括提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成介電層，所述介電層中形成有犧牲層，所述犧牲層厚度小于介電層的厚度；在介電層上形成集成電路電感，所述集成電路電感位置與犧牲層位置相對應(yīng)；移除所述犧牲層，形成介電層空腔。所述介電層空腔可以降低集成電路電感下方介電材料的介電系數(shù)，減小寄生電容，從而提高了集成電路電感的品質(zhì)因子。
文檔編號(hào)H01L27/01GK102087995SQ20091019999
公開日2011年6月8日 申請日期2009年12月4日 優(yōu)先權(quán)日2009年12月4日
發(fā)明者林永鋒, 陳真, 黃琳 申請人:中芯國際集成電路制造(上海)有限公司