專利名稱：屏蔽柵溝槽fet結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及半導(dǎo)體技術(shù)，并且尤其涉及用于在屏蔽和非屏
蔽溝槽場效應(yīng)晶體管(FET)中形成才及間電介質(zhì)(IED)和其^f也電介 質(zhì)區(qū)的結(jié)構(gòu)和方法。
背景技術(shù)：
屏蔽柵溝槽FET相比于傳統(tǒng)FET的優(yōu)勢在于屏蔽電極減小了 才冊-漏電容(Cgd)并且改善了晶體管的擊穿電壓而不犧牲導(dǎo)通電阻。 傳統(tǒng)屏蔽柵溝槽FET包括在柵電極之下的屏蔽電極。屏蔽電極和柵 電極通過稱為極間電介質(zhì)或IED的電介質(zhì)層^皮相互絕緣。4冊電極通 過柵電介質(zhì)與其鄰近的體區(qū)絕緣。用于形成IED和柵電介質(zhì)的傳統(tǒng) 方法包括熱氧化處理和氧化物或氮化物化學(xué)氣相沉積(CVD )處理。
由于IED具有對裝置的電特性(諸如RDs。n、 Qgd和IgM)的顯 著影響，因此質(zhì)量、厚度和用于制造IED的方法非常重要。IED必 須具有足夠的質(zhì)量和厚度來支持在屏蔽電極和柵電極之間所需的電 壓。如果IED太薄，可能會發(fā)生短路。如果IED太厚，可能很難保 證柵電極在體區(qū)的底面以下延伸。如果這兩個區(qū)未對準(zhǔn)，則Qgd將 減小并且RDs。n將增加。另外，柵電介質(zhì)必須具有低界面電荷和電 介質(zhì)陷阱電荷，以減少泄漏以及纟是高電介質(zhì)質(zhì)量。從而，需要用于形成具有改進的IED和柵電介質(zhì)的屏蔽柵溝槽 FET的結(jié)構(gòu)和方法。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實施例，屏蔽柵溝槽場效應(yīng)晶體管(FET)包括 延伸進入半導(dǎo)體區(qū)的溝槽。屏蔽電極設(shè)置在每個溝槽的底部。屏蔽 電極通過屏蔽電介質(zhì)與半導(dǎo)體區(qū)絕緣。柵電極設(shè)置在溝槽中在屏蔽 電才及之上。才及間電介質(zhì)(IED)包4舌在屏蔽電才及和4冊電才及之間延伸 的4氐-k電介質(zhì)。
在一個實施例中，柵電極包括金屬。
在另一實施例中，半導(dǎo)體區(qū)進一步包括在襯底之上延伸的漂 移區(qū)、漂移區(qū)之上延伸的體區(qū)、以及體區(qū)中鄰近于每個溝槽的源區(qū)。 在一些實施例中，溝槽延伸進入并終止于襯底內(nèi)。在其他實施例中， 溝槽延伸進入并終止于漂移區(qū)內(nèi)。
在另一實施例中，IED進一步包括在IED中部的絕緣材料，并 且低-k電介質(zhì)沿絕緣材料的側(cè)面和底部延伸。
在另一實施例中，柵電介質(zhì)包括襯于上部溝槽側(cè)壁的高-k電介質(zhì)。
在再一實施例中，高-k電介質(zhì)包括氧化物，并且氧化物的濃度 按照高-k電介質(zhì)的厚度而漸次變化，氧化物的濃度在高-k電介質(zhì)最 接近半導(dǎo)體區(qū)的部分中最高。
根據(jù)本發(fā)明的另 一實施例，形成屏蔽斥冊溝槽場效應(yīng)晶體管 (FET)的方法包括以下步驟。在半導(dǎo)體區(qū)中形成溝槽。在每個溝 槽的底部中形成屏蔽電極。在屏蔽電極之上形成極間電介質(zhì)(IED )，其中，IED包括低-k電介質(zhì)。在每個溝槽的上部中在IED之上形成
柵電極。
在一個實施例中，形成襯于上部溝槽側(cè)壁的沖冊電介質(zhì)。柵電介 質(zhì)包4舌高-k電介質(zhì)。
在一個實施例中，高-k電介質(zhì)進一步沿柵電才及的底部延伸。
在另一實施例中，斥冊電介質(zhì)進一步包括熱氧化物。
以下詳細描述和附圖提供對本發(fā)明的特征和優(yōu)點的更好理解。


圖1A至圖1C是根據(jù)本發(fā)明一個實施例的在用于形成具有源區(qū) 和體區(qū)的半導(dǎo)體結(jié)構(gòu)的處理的各個階段的簡化截面圖2A至圖2C是才艮據(jù)本發(fā)明另一實施例的在用于形成具有源區(qū) 和體區(qū)的半導(dǎo)體結(jié)構(gòu)的處理的各個階段的簡化截面圖3A至圖3I是根據(jù)本發(fā)明一個實施例的在用于形成屏蔽柵溝 槽FET結(jié)構(gòu)的正D和柵電介質(zhì)的處理的各個階段的簡化截面圖4是#4居本發(fā)明 一個實施例的屏蔽^h'勾槽FET結(jié)構(gòu)的簡化截 面圖5A至圖5H是根據(jù)本發(fā)明另一個實施例的在用于形成屏蔽柵 溝槽FET結(jié)構(gòu)的IED和柵電介質(zhì)的處理的各個階^a的簡化截面圖6是才艮據(jù)本發(fā)明一個實施例的屏蔽柵溝槽FET結(jié)構(gòu)的簡化截 面圖；以及圖7是根據(jù)本發(fā)明一個實施例的溝槽柵FET結(jié)構(gòu)的簡化截面圖。
具體實施例方式
根據(jù)本發(fā)明的實施例，屏蔽牙冊溝槽FET的IED包括低-k電介
質(zhì)。這可以增加有效氧4匕物厚度(EOT)并且減小IED的厚度每丈感
性。在一些實施例中，溝槽FET的柵電介質(zhì)包括具有或不具有漸次
變化組成的高-k電介質(zhì)。這可以通過增加擊穿電壓和降低漏電流來
改善柵電介質(zhì)質(zhì)量。以下詳細地描述本發(fā)明的這些和其他實施例以 及其他特4i和優(yōu)點。
應(yīng)該明白，以下描述僅是示例性的，并且本發(fā)明的范圍不限于 這些特定實例。注意，本申請的多幅圖的尺寸不4安比例確定，并且 有時，相對尺寸祐:;改大或縮小以更清楚地示出多種結(jié)構(gòu)特征。
許多低-k電介質(zhì)在擴散和激勵注入物所要求的溫度處不穩(wěn)定。 /人而，在一些實施例中，在低-k沉積之前形成晶體管的源區(qū)和體區(qū)。 圖1A至圖1C以及圖2A至圖2C示出了根據(jù)本發(fā)明的實施例的在 低-k電介質(zhì)的沉積之前執(zhí)行源和體注入和推進(drive-in)的兩種4支 術(shù)。
在圖1A中， 〃使用傳統(tǒng)摻雜劑注入和擴散處理在半導(dǎo)體區(qū)101 的上部中形成p型導(dǎo)電性的體區(qū)104和n+型導(dǎo)電性的源區(qū)106。在 圖1B中，4吏用傳統(tǒng)光刻和蝕刻才支術(shù)在半導(dǎo)體區(qū)101中形成溝槽100。 在一個實施例中，半導(dǎo)體區(qū)101包括在高摻雜n+型襯底(未示出) 之上延伸的n型漂移區(qū)102。在一些實施例中，溝槽100延伸進入 并終止于漂移區(qū)102中。在其他實施例中，溝槽100延伸通過漂移 區(qū)102并終止于襯底中。
12在圖1C中，使用已知技術(shù)在溝槽100的底部中形成屏蔽電介 質(zhì)116和屏蔽電極114。在一個實施例中，屏蔽電介質(zhì)116的形成 可以包括使用傳統(tǒng)氧化沉積處理或熱氧化處理沿溝槽100的側(cè)壁和 底部形成電介質(zhì)層。屏蔽電極114的形成可以包括在電介質(zhì)之上形 成一層多晶石圭以填充溝槽100。然后，可以使用已知技術(shù)蝕刻電介 質(zhì)和多晶硅層，以使溝槽100的底部中的各層凹進，從而形成屏蔽 電介質(zhì)116和屏蔽電極114。在一些實施例中，如圖1C所示，屏蔽 電介質(zhì)116的頂部凹進到屏蔽電才及114的頂部以下。
圖2A至圖2C示出了根據(jù)本發(fā)明另一實施例的替換柵處理，其 中，在形成低-k電介質(zhì)之前執(zhí)行源和體注入和推進。在圖2A中， 使用傳統(tǒng)光刻4支術(shù)和蝕刻4支術(shù)在半導(dǎo)體區(qū)201中形成溝槽200?？?以以與以上參考圖1C所述的方式類似的方式在溝槽200的底部中 形成屏蔽電介質(zhì)216和屏蔽電極214。使用已知技術(shù)在屏蔽電極214 之上形成IED 212。在一個實施例中，IED 212的形成可以包括"使用 傳統(tǒng)氧化沉積處理或熱氧化處理沿上部溝槽側(cè)壁并在屏蔽電極214 之上形成電介質(zhì)層。可以4吏用一種或多種傳統(tǒng)干或濕蝕刻處理-使電 介質(zhì)層凹進并形成IED 212。 4吏用已知技術(shù)形成4于于溝槽200的上 部側(cè)壁的4冊電介質(zhì)210。在一個實施例中，4冊電介質(zhì)210的形成可 以包4^f吏用傳統(tǒng)氧化沉積處理或熱氧化處理沿上部溝槽側(cè)壁形成電 介質(zhì)層。^吏用傳統(tǒng)多晶,圭沉積處理和蝕刻處理在4冊電介質(zhì)210之上 形成柵電極208。在一個實施例中，柵電極208的形成可以包括利 用多晶硅填充溝槽200，以及使用一種或多種蝕刻處理使多晶硅凹 進并且形成柵電極208。
在圖2B中，4吏用傳統(tǒng)摻雜劑注入和擴散處理在半導(dǎo)體區(qū)201 的上部中形成p型導(dǎo)電性的體區(qū)204和n+型導(dǎo)電性的源區(qū)206。注 意，可以在形成源區(qū)和體區(qū)之前在4冊電極208之上形成電介質(zhì)蓋。 可以通過使用傳統(tǒng)蝕刻處理去除柵電極208、；斷電介質(zhì)210和IED 212以形成圖2C中所示的結(jié)構(gòu)。在一些實施例中，不是所有IED212都被去除并且一層IED 212保留在屏蔽電極214的頂部和屏蔽電介 質(zhì)216之上。屏蔽電極214和屏蔽電介質(zhì)216保留在溝槽200的底 部中，同時體區(qū)204和源區(qū)206保留在半導(dǎo)體區(qū)201的上部中。
圖1C和圖2C中所示的結(jié)構(gòu)可以被進一步處理以形成根據(jù)本發(fā) 明的實施例的包括低-k IED的屏蔽柵溝槽FET。圖3A至圖31是才艮 據(jù)本發(fā)明一個實施例的用于形成屏蔽柵溝槽FET結(jié)構(gòu)的處理的各個 階段的筒化截面圖。
在圖3A中，4吏用已知^支術(shù)沿上部溝槽側(cè)壁并且在屏蔽電才及314 和屏蔽電介質(zhì)316之上形成低-k電介質(zhì)318。低-k電介質(zhì)318還可 以覆蓋鄰近于溝槽300的臺面區(qū)(mesa region )。在一個實施例中， j氐-k電介質(zhì)318可以^使用傳統(tǒng)《氐-k沉積處J里來形成并且具有 1000-2000A范圍內(nèi)的有效氧化物厚度(EOT )。 EOT是指每單位面 積具有相同容量的二氧化硅的物理(或?qū)嶋H)厚度。對于相同的 EOT,由于更低的介電常數(shù)，低-k膜的物理厚度比二氧化硅薄。低 -k電介質(zhì)318的物理厚度取決于其介電常數(shù)。
雖然本發(fā)明不限于特定低-k材料，但是可以:帔用于形成低-k電 介質(zhì)318的材料的一些實例包括摻雜的氧化物、多孔氧化物、有機 材料等。還可以使用具有化學(xué)式SiOx的氧化物，其中，x<2。通常 被使用以降低氧化物的介電常數(shù)的摻雜劑包括碳、氫、氟等。
在圖3B中，使用已知技術(shù)在溝槽300的上部內(nèi)部中形成絕緣 材料320。在一個實施例中，電介質(zhì)材料320包括非摻雜的氧化物 并且可以使用傳統(tǒng)氧化沉積處理來形成。例如，絕緣材料320可以 包括TEOS并且可以使用傳統(tǒng)化學(xué)氣相沉積(CVD)處理來形成。 在圖3C中， -使用一個或多個傳統(tǒng)蝕刻處理^f吏^氐-k電介質(zhì)318和絕 緣材料320凹進以形成極間電介質(zhì)(IED) 332。在一個實施例中，IED 332包括在IED 332的中部的絕緣材剩-320，而低-k電介質(zhì)318沿絕緣材料320的側(cè)面和底部延伸。在一 些實施例中，IED332還可以包括保留在如參考圖2B所描述的屏蔽 電介質(zhì)的頂部之上的一層IED 212。沿溝槽側(cè)壁的IED 332的頂部 可以凹進到體區(qū)304之下。
包括低-k電介質(zhì)的IED增加了 EOT，從而使IED能夠支持更 高的電壓。另夕卜，包括低-k電介質(zhì)的IED不太容易受到厚度改變的 影響。例如，如果IED是具有介電常數(shù)為3.9和目標(biāo)EOT為1000A 的氧化物，則10%的厚度減小將減小物理厚度并將EOT減小到 900A，這低于目標(biāo)EOT。相反地，如果IED包括具有1000A物理 厚度和1500A EOT的低-k電介質(zhì)，則10%的厚度減小將會使物理 厚度減小到900A，但是EOT仍將為1350A,這高于目標(biāo)EOT。從 而，包括低-k電介質(zhì)的正D有利地提供余量以支持屏蔽電極和柵電 才及之間所需的電壓。
如圖3D所示，可以^使用傳統(tǒng);冗積處理或熱fU匕處理沿溝槽300 的上部側(cè)壁形成電介質(zhì)322。在一個實施例中，電介質(zhì)322可以包 括具有厚度在50-200A范圍內(nèi)的氧化物。在一些實施例中，可以在 相對低的溫度形成電介質(zhì)322,以防止低-k電介質(zhì)318的劣化。例 如，在一個實施例中，可以^使用熱氧^:處理在650-750。C之間的溫 度形成電介質(zhì)322。與沉積的柵電介質(zhì)相比，熱氧4匕物可以通過降 低界面電荷和電介質(zhì)陷阱電荷來改善柵電介質(zhì)質(zhì)量。
如圖3E所示，可以4吏用已知才支術(shù)在電介質(zhì)322和IED 332之 上形成高-k電介質(zhì)324。在一個實施例中，可以^吏用傳統(tǒng)原子層;^ 積(ALD )、 CVD或物理氣相沉積(PVD )處理形成高-k電介質(zhì)324。 例如，在一個實施例中，高-k電介質(zhì)324可以使用ALD處理來形 成并且具有在50-500A范圍內(nèi)的EOT。對于相同的EOT，由于更高 的介電常數(shù)，高-k模的物理厚度比二氧化硅更厚。高-k電介質(zhì)324的物理厚度取決于其介電常數(shù)。在一個實施例中，高-k電介質(zhì)324 可以包括具有物理厚度在100-700A范圍內(nèi)的氧化鉿(HfOx )。
雖然本發(fā)明不限于特定高-k材料，但是可以被用于形成高-k電 介質(zhì)324的高-k材料的實例包括摻雜氧化物、金屬氧化物和他們的 石圭酸鹽等。通常^皮用于增加氧^f匕物的介電常lt的一種雜質(zhì)為氮。通 常使用的金屬氧化物包括氧化鉿、氧化4告等。
在 一些實施例中，柵電介質(zhì)僅包括電介質(zhì)322或高-k電介質(zhì)324 之一。例如，在一些實施例中，高-k電介質(zhì)324可以代替電介質(zhì)322。 在這些實施例中，高-k電介質(zhì)324可以襯于上部溝槽側(cè)壁并且可以 直4妄與半導(dǎo)體區(qū)4妾觸。多種高-k電介質(zhì)可以以相對^f氐的溫度形成并 且更易于與具有4氐溫穩(wěn)定性的低-k電介質(zhì)結(jié)合。在其他實施例中， 僅電介質(zhì)322可以被形成作為用于使柵電極與周圍的體區(qū)絕緣的柵 電介質(zhì)。
另外，在一些實施例中，高-k電介質(zhì)324可以具有漸次變化的 成分以獲得期望的EOT，改進擊穿，以及減小漏電流。例如，在柵 電介質(zhì)^f又包括高-k電介質(zhì)324的實施例中，高-k電介質(zhì)324的成分 可以'漸次變^:以改善電介質(zhì)質(zhì)量。作為一個實例，包4舌氧4b物的高 -k電介質(zhì)在半導(dǎo)體區(qū)的界面附近可以具有最高濃度的氧化物。更高 濃度的氧化物通常通過降低界面陷阱電荷和電介質(zhì)陷阱電荷改善膜 質(zhì)量。
如圖3F所示，可以〗吏用已知技術(shù)在高-k電介質(zhì)324之上形成 導(dǎo)電襯326。在一個實施例中，導(dǎo)電襯326可以包括金屬并且可以 4吏用傳統(tǒng)金屬沉積處理形成為具有150-700A范圍內(nèi)的厚度。在一 些實施例中，導(dǎo)電襯326可以被用于調(diào)節(jié)隨后形成的金屬柵電極的 功函數(shù)和晶體管閾值電壓。導(dǎo)電村326還可以在金屬柵電極和柵電介質(zhì)之間提供阻擋層。通常用于形成導(dǎo)電襯326的材料的一些實例 包括鉭、氮化鉭、氮化鈦等。
在圖3G和圖3H中，使用已知技術(shù)形成柵電極328。在一個實 施例中，柵電極328可以包括金屬并且使用傳統(tǒng)金屬沉積處理和蝕 刻處理形成。例4口，如圖3G中所示，^C積處J里可以尋皮用于;^積、才冊 電才及層并且填充溝槽300。然后,如圖3H所示， 一種或多種蝕刻處 理被用于使該層凹進以形成柵電極。在其他實施例中，柵電極328 可以包括多晶石圭(4參雜的和非摻雜的)并且4吏用傳統(tǒng)多晶石圭沉積處 理和蝕刻處理來形成。在這些實施例中，多晶硅電極可以代替襯和 金屬電才及。
如圖31所示，可以使用已知技術(shù)在該結(jié)構(gòu)之上形成電介質(zhì)襯 330。在一個實施例中，電介質(zhì)襯330可以包括氮化物并且使用傳統(tǒng) LPCVD處理形成。在一些實施例中，電介質(zhì)^于330可以防止4冊電^f及 328和導(dǎo)電襯326在隨后的處理中被氧化。
可以z使用多種已知4支術(shù)中的4壬一種來形成屏蔽4冊溝槽FET結(jié) 構(gòu)的其余部分。圖4示出了才艮據(jù)本發(fā)明一個實施例的更完整屏蔽片冊 溝槽FET結(jié)構(gòu)的簡化截面圖。
在圖4中，半導(dǎo)體區(qū)401包括在高摻雜n+型襯底440之上的n 型漂移區(qū)402。在該實施例中，溝槽400延伸進入漂移區(qū)402中。P 型導(dǎo)電性的體區(qū)404在漂移區(qū)402之上延伸。n+型導(dǎo)電性的源區(qū)406 在溝槽400側(cè)面。在一個實施例中，漂移區(qū)402是使用已知技術(shù)在 襯底440之上形成的n型外延層的一部分。屏蔽電介質(zhì)416、屏蔽 電極414、 IED 432、沖冊電介質(zhì)(包括電介質(zhì)422和高-k電介質(zhì)424 )、 導(dǎo)電襯426、柵電才及428、以及電介質(zhì)襯430都4吏用參考圖3A至圖 31描述的技術(shù)類似的技術(shù)形成。圖4中的截面對應(yīng)于4吏用開》文單元配置以及其中源區(qū)406和溝 槽400為條帶狀并相互并行延伸的實施例。使用傳統(tǒng)處理沿源帶周 期性地或連續(xù)地形成p+型導(dǎo)電性的重體區(qū)436?？梢?使用傳統(tǒng)自對 準(zhǔn)處理形成三角形源和重體^妄觸。在一個實施例中，可以-使用已知 技術(shù)在該結(jié)構(gòu)之上形成電介質(zhì)層(例如，BPSG)。傳統(tǒng)蝕刻和/或化 學(xué)機械拋光(CMP)處理被用于使電介質(zhì)層凹進并且形成電介質(zhì)蓋 438。在其他實施例中，電介質(zhì)層可以使用已知技術(shù)被圖案化以形成 電介質(zhì)圓頂(未示出)。在該實施例中，電介質(zhì)圓頂可以凈皮用于形成 重體4妄觸開口 。電接觸源區(qū)406和重體區(qū)436的頂側(cè)導(dǎo)電互連層434 (例如，包括金屬)可以形成在整個結(jié)構(gòu)之上。類似地，電接觸襯 底440的后側(cè)的底側(cè)導(dǎo)電互連層(未示出)(例如，包括金屬)可以 使用已知技術(shù)來形成。本發(fā)明的方法不限于開放單元配置?？紤]本 披露，在封閉單元配置中實現(xiàn)本發(fā)明對于本領(lǐng)域技術(shù)人員來說是顯 而易見的。
圖5A至圖5H是才艮據(jù)本發(fā)明的另一實施例的示出用于形成包括 低-k IED的屏蔽4冊溝槽FET的可選處理的筒化截面圖。與圖3A至 圖3I所示的處理類4以，該處理以圖1C或圖2C中所示的結(jié)構(gòu)開始。
在圖5A中，可以4吏用已知4支術(shù)(例如，S走涂處理或CVD處理) 在溝槽500中在屏蔽電極514和屏蔽電介質(zhì)516之上形成低-k電介 質(zhì)518。在圖5B中，使用一種或多種傳統(tǒng)蝕刻處理使低-k電介質(zhì) 518凹進以形成才及間電介質(zhì)(IED) 532。沿溝槽側(cè)壁的IED 532的 頂部可以凹進到體區(qū)504之下。
圖5C-圖5H中所示的其余處理步驟分別類似于關(guān)于圖3D-圖 31的上述處理，從而僅簡單地進行描述。如圖5C所示，可以使用 傳統(tǒng)氧化沉積或熱氧化處理沿溝槽500的上部側(cè)壁形成電介質(zhì)522。 如圖5D所示，可以使用已知才支術(shù)在電介質(zhì)522之上形成高-k電介 質(zhì)524。電介質(zhì)522和高-k電介質(zhì)524形成柵電介質(zhì)。如圖5E所示，可以使用傳統(tǒng)金屬沉積處理在高-k電介質(zhì)524之上形成導(dǎo)電襯526。 在圖5F和圖5G中，4吏用傳鄉(xiāng)充:沉積處理和蝕刻處理形成4冊電才及528。 如圖5H所示，j吏用傳統(tǒng)沉積處J里在該結(jié)構(gòu)之上形成電介質(zhì)4于330。
可以《吏用多種已知才支術(shù)中的任一種形成屏蔽沖冊溝槽FET結(jié)構(gòu) 的其余部分。圖6示出了根據(jù)本發(fā)明一個實施例的更完整屏蔽柵溝 槽FET結(jié)構(gòu)的簡化截面圖。圖6所示的結(jié)構(gòu)類似于圖4所示的結(jié)構(gòu)。 但是，在圖6中，IED632不包括絕緣材料420。作為代替，IED 632 ^又由^f氐-k電介質(zhì)構(gòu)成。
在其他優(yōu)點和特征中，才艮據(jù)本發(fā)明一個實施例形成的IED和柵 電介質(zhì)具有增加的EOT(具有^f氐介電常凄t的IED具有比氧化物更高 的EOT)、降低的厚度敏感性(IED具有余量以支持在屏蔽電極和 柵電極之間所需的電壓)、改善了的IED和體區(qū)的對準(zhǔn)(減小了的 IED的物理厚度提供余量)、與多種低-k電介質(zhì)的低溫穩(wěn)定性的兼容 性(在^[氐-k電介質(zhì)形成之前可以形成源區(qū)和體區(qū))、以及改善了的 才冊電介質(zhì)質(zhì)量(通過4吏高-k電介質(zhì)的成分漸次變化)。
在一些實施例中， -使用與上述4支術(shù)類似的4支術(shù)有利地在屏蔽棚-溝槽FET的屏蔽電介質(zhì)中結(jié)合低-k電介質(zhì)。例如，圖4中的屏蔽電 介質(zhì)416可以包括以與低-k電介質(zhì)418類似的方式形成的低-k電介 質(zhì)。這樣，低-k屏蔽電介質(zhì)可以與漂移區(qū)402的摻雜濃度一起被謹 慎地設(shè)計以獲取漂移區(qū)中的最佳電荷平衡，同時最小化RDS。n并且不 會不利地影響屏蔽電介質(zhì)的擊穿特征。
圖7是根據(jù)本發(fā)明另一實施例的溝槽柵FET結(jié)構(gòu)的簡化截面 圖。圖7中所示的結(jié)構(gòu)包括沿溝槽的底部延伸的低-k電介質(zhì)，以通 過增加溝槽底部電介質(zhì)(TBD)的EOT來減少斥冊電荷。增力卩了的 EOT通過減少柵-漏電容來減少4冊電荷。此夕卜，4氐-kTBD有助于減
19小沿溝槽的底部的電場，其中，在溝槽底部會由于高電場而導(dǎo)致雪 崩擊穿。
圖7中所示的結(jié)構(gòu)可以z使用與上述處理類4以的處理來形成?？?以以與參考圖1A-圖1C或圖2A-圖2C描述的類似方式形成體區(qū) 704、源區(qū)706、以及溝槽700?？梢砸詤⒖紙D5A-圖5C描述的類似 方式形成低-k電介質(zhì)718，其可以包括利用低-k電介質(zhì)填充溝槽 700,然后執(zhí)行傳統(tǒng)凹進蝕刻以沿溝槽700的底部形成^[氐-k電介質(zhì) 718。如參考圖3E和圖5D所描述的，可以使用傳統(tǒng)高-k沉積處理 沿溝槽側(cè)壁并且在低-k電介質(zhì)718之上形成高-k電介質(zhì)624。在圖 7中所示的實施例中的柵電介質(zhì)不包括與先前實施例中所示的高-k 電介質(zhì)分離的電介質(zhì)。但是，如參考圖3D和圖5C所描述的，可以 形成分離的電介質(zhì)。導(dǎo)電襯726、柵電極728、電介質(zhì)襯730、以及 電介質(zhì)蓋738均可以如圖3F-圖31以及圖5E-圖5H所示那樣形成。 導(dǎo)電互連層734、重體區(qū)736、以及三角形接觸可以如圖4所示那樣 形成。
注意，雖然圖中所示的實施例示出了 n-溝道FET， ^f旦是可以通 過使多種半導(dǎo)體區(qū)的極性反相而獲得p-溝道FET。而且，在半導(dǎo)體 區(qū)包括在襯底之上延伸的外延層的實施例中，獲得了襯底和外延層 是相同導(dǎo)電類型的MOSFET，以及獲得了襯底具有與外延層相反的 導(dǎo)電類型的IGBT。
雖然示出和描述了多個特定實施例，^f旦是本發(fā)明的實施例不限 于此。例如，上述多種實施例可以用硅、碳化硅、砷化鎵、氮化鎵、 金剛石、或其他半導(dǎo)體材料實現(xiàn)。而且，在不脫離本發(fā)明的范圍的 情況下，本發(fā)明的 一個或多個實施例的凈爭4正可以與本發(fā)明的其4也實 施例的一個或多個特^正結(jié)合。
從而，本發(fā)明的范圍不應(yīng)該才艮據(jù)以上描述來確定，而是應(yīng)該才艮 據(jù)所附權(quán)利要求及其等價物的全部范圍來確定。
權(quán)利要求
1.一種屏蔽柵溝槽場效應(yīng)晶體管(FET)，包括多個溝槽，延伸進入半導(dǎo)體區(qū)中；屏蔽電極，位于每個溝槽的底部，所述屏蔽電極通過屏蔽電介質(zhì)與所述半導(dǎo)體區(qū)絕緣；柵電極，位于所述屏蔽電極之上；以及極間電介質(zhì)(IED)，在所述屏蔽電極和所述柵電極之間延伸，所述IED包括低-k電介質(zhì)。
2. 根據(jù)權(quán)利要求1所述的屏蔽柵溝槽FET，其中，所述IED包 括高-k電介質(zhì)，所述高-k電介質(zhì)在所述低-k電介質(zhì)和所述柵 電才及之間延伸。
3. 根據(jù)權(quán)利要求1所述的屏蔽柵溝槽FET，其中，所述柵電極包 括金屬。
4. 根據(jù)權(quán)利要求1所述的屏蔽柵溝槽FET，進一步包括導(dǎo)電襯，在所述4冊電極和所述半導(dǎo)體區(qū)之間延伸。
5. 根據(jù)權(quán)利要求1所述的屏蔽柵溝槽FET，其中，所述半導(dǎo)體區(qū) 進一步包4舌第一導(dǎo)電類型的漂移區(qū)，在襯底之上延伸，所述襯底具 有比所述漂移區(qū)高的摻雜濃度；第二導(dǎo)電類型的體區(qū)，在所述漂移區(qū)之上延伸；以及所述第一導(dǎo)電類型的多個源區(qū)，在所述體區(qū)中鄰近于每 個所述溝槽，其中，所述多個溝槽延伸進入并終止于所述4于 底內(nèi)。
6. 根據(jù)權(quán)利要求1所述的屏蔽柵溝槽FET,其中，所述半導(dǎo)體區(qū) 包括第一導(dǎo)電類型的漂移區(qū)，在襯底之上延伸，所述襯底具 有比所述漂移區(qū)高的摻雜濃度；第二導(dǎo)電類型的體區(qū)，在所述漂移區(qū)之上延伸；以及所述第一導(dǎo)電類型的多個源區(qū)，在所述體區(qū)中鄰近于每 個所述溝槽，其中，所述多個溝槽延伸進入并終止于所述漂 移區(qū)內(nèi)。
7. 根據(jù)權(quán)利要求6所述的屏蔽柵溝槽FET,其中，所述IED的 頂面相對于所述體區(qū)是凹進的。
8. 根據(jù)權(quán)利要求6所述的屏蔽柵溝槽FET，進一步包括互連層，在所述半導(dǎo)體區(qū)之上延伸，所述互連層與所述 多個源區(qū)接觸并且通過電介質(zhì)蓋與所述柵電極隔離；以及電介質(zhì)襯，包括在所述電介質(zhì)蓋和所述柵電極之間延伸 的氮化物。
9. 根據(jù)權(quán)利要求1所述的屏蔽柵溝槽FET,其中，所述IED進 一步包括所述IED中部的絕纟彖材并牛，所述〗氐-k電介質(zhì)沿所述 纟色纟彖材泮+的側(cè)面和底部延伸。
10. 根據(jù)權(quán)利要求9所述的屏蔽柵溝槽FET，其中，所述絕緣材料 包括非摻雜氧化物。
11. 根據(jù)權(quán)利要求1所述的屏蔽柵溝槽FET,包括襯于上部溝槽側(cè) 壁的柵電介質(zhì)，所述柵電介質(zhì)包括高-k電介質(zhì)。
12. 根據(jù)權(quán)利要求11所述的屏蔽柵溝槽FET，其中，所述高-k電 介質(zhì)包括氧化物，并且所述氧化物的濃度按照所述高-k電介質(zhì) 的厚度漸次變化，在所述高-k電介質(zhì)最4妾近所述半導(dǎo)體區(qū)的部 分中，所述氧化物的濃度最高。
13. 根據(jù)權(quán)利要求11所述的屏蔽柵溝槽FET,其中，所述高-k電 介質(zhì)沿所述柵電極的底部延伸。
14. 根據(jù)權(quán)利要求11所述的屏蔽柵溝槽FET，其中，所述IED的 物理厚度小于所述4冊電介質(zhì)的物理厚度。
15. 根據(jù)權(quán)利要求11所述的屏蔽柵溝槽FET，其中，所述柵電介 質(zhì)進一步包i舌熱氧化物。
16. —種屏蔽柵溝槽場效應(yīng)晶體管(FET)，包括多個溝槽，延伸進入半導(dǎo)體區(qū)中； 屏蔽電極，位于每個所述溝槽的底部； 柵電極，位于所述屏蔽電極之上；才及間電介質(zhì)(IED)，在所述屏蔽電極和所述斥冊電極之間 延伸，所述正D包括低-k電介質(zhì)和氧化區(qū)，所述低-k電介質(zhì) 沿所述氧化區(qū)的每個側(cè)面和底部延伸；以及柵電介質(zhì)，在所述4冊電極和所述半導(dǎo)體區(qū)之間延伸，所 述柵電介質(zhì)包括高-k電介質(zhì)。
17. 根據(jù)權(quán)利要求16所述的屏蔽柵溝槽FET，其中，所述高-k電 介質(zhì)包括氧化物，并且所述氧化物的濃度按照所述高-k電介質(zhì) 的厚度漸次變化，在所述高-k電介質(zhì)最接近所述半導(dǎo)體區(qū)的部 分中，所述氧化物的濃度最高。
18. 根據(jù)權(quán)利要求16所述的屏蔽柵溝槽FET，其中，所述高-k電 介質(zhì)沿所述柵電極的底部延伸。
19. 根據(jù)權(quán)利要求16所述的屏蔽柵溝槽FET，進一步包括才冊電介質(zhì)，4于于上部溝槽側(cè)壁；以及半導(dǎo)體4于，在所述柵電極和所述斥冊電介質(zhì)之間延伸。
20. 根據(jù)權(quán)利要求16所述的屏蔽柵溝槽FET，其中，所述柵電極 包括金屬。
21. —種半導(dǎo)體結(jié)構(gòu)，包括多個溝槽，延伸進入半導(dǎo)體區(qū)中； 柵電極，位于每個所述溝槽中；4冊電介質(zhì)，襯于每個所述溝槽的相對的各側(cè)壁；以及溝槽底部電介質(zhì)(TBD),在所述4冊電才及和所述半導(dǎo)體區(qū) 之間沿每個所述溝槽的底部延伸，所述TBD包括低-k電介質(zhì)。
22. 才艮據(jù)4又利要求21所述的半導(dǎo)體結(jié)構(gòu)，其中，所述TBD的有效 氧化物厚度(EOT)大于所述柵電介質(zhì)的EOT。
23. 根據(jù)權(quán)利要求21所述的半導(dǎo)體結(jié)構(gòu)，其中，所述TBD的物理 厚度小于所述柵電介質(zhì)的物理厚度。
24. 根據(jù)權(quán)利要求21所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵電極包括 金屬。
25. 根據(jù)權(quán)利要求21所述的半導(dǎo)體結(jié)構(gòu)，進一步包括半導(dǎo)體襯，在所述4冊電極和所述柵電介質(zhì)之間延伸。
26. 根據(jù)權(quán)利要求21所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵電介質(zhì)包 括高-k電介質(zhì)，所述高-k電介質(zhì)沿所述柵電極的每個側(cè)面和底 部延伸。
27. 根據(jù)權(quán)利要求26所述的半導(dǎo)體結(jié)構(gòu)，其中，所述高-k電介質(zhì) 包括氧化物，所述氧化物的濃度4安照所述高-k電介質(zhì)的厚度漸 次變化，在所述高-k電介質(zhì)最接近所述半導(dǎo)體區(qū)的部分中，所 述氧化物的濃度最高。
28. —種屏蔽^3"溝槽場效應(yīng)晶體管(FET),包括多個溝槽，延伸進入半導(dǎo)體區(qū)中；屏蔽電極，位于每個所述溝槽的底部，所述屏蔽電極通 過屏蔽電介質(zhì)與所述半導(dǎo)體區(qū)絕緣；才冊電4及，〗立于所迷屏蔽電4及之上；以及才及間電介質(zhì)(IED),在所述屏蔽電極和所述柵電極之間 延伸，其中，所述屏蔽電介質(zhì)和所述IED包括低-k電介質(zhì)。
29. 根據(jù)權(quán)利要求28所述的屏蔽柵溝槽FET,其中，所述IED進 一步包4舌所述IED中部的絕纟彖材并牛，所述j氐-k電介質(zhì)沿所述 絕續(xù)3才沖+的側(cè)面和底部延伸。
30. 根據(jù)權(quán)利要求28所述的屏蔽柵溝槽FET,包括襯于上部溝槽 側(cè)壁的柵電介質(zhì)，所述4冊電介質(zhì)包括高-k電介質(zhì)。
31.—種用于形成屏蔽4冊溝槽場效應(yīng)晶體管(FET)的方法，所述 方法包括在半導(dǎo)體區(qū)中形成多個溝槽；在每個所述溝槽的底部中形成屏蔽電才及；形成在所述屏蔽電極之上延伸的極間電介質(zhì)(IED),所 述IED包4舌〗氐-k電介質(zhì)；以及
32. 根據(jù)權(quán)利要求31所述的方法，其中，所述IED包括高-k電介 質(zhì)，所述高-k電介質(zhì)在所述低-k電介質(zhì)和所述柵電才及之間延伸。
33. 根據(jù)權(quán)利要求31所述的方法，其中，所述柵電極包括金屬。
34. 才艮據(jù)4又利要求31所述的方法，進一步包4舌形成襯于上部溝槽側(cè)壁的柵電介質(zhì)；以及形成在所述4冊電極和所述4冊電介質(zhì)之間延伸的導(dǎo)電4于。
35. 根據(jù)權(quán)利要求31所述的方法，其中，形成所述IED進一步包 括在所述IED中部中形成絕緣材料，以使所述低-k電介質(zhì) 沿所述絕纟彖材并+的側(cè)面和底部延伸。
36. 根據(jù)權(quán)利要求35所述的方法，其中，所述絕緣材料包括非摻 雜氧化物。
37. 根據(jù)權(quán)利要求31所述的方法，進一步包括形成村于上部溝槽側(cè)壁的柵電介質(zhì)，所述4冊電介質(zhì)包括 高-k電介質(zhì)。
38. 根據(jù)權(quán)利要求37所述的方法，其中，所述高-k電介質(zhì)包括氧 化物，所述氧化物的濃度按照所述高-k電介質(zhì)的厚度漸次變 化，在所述高-k電介質(zhì)最接近所述半導(dǎo)體區(qū)的部分中，所述氧 化物的濃度最高。
39. 根據(jù)權(quán)利要求37所述的方法，其中，所述高-k電介質(zhì)進一步 沿所述4冊電極的底部延伸。
40. 根據(jù)權(quán)利要求37所述的方法，其中，所述柵電介質(zhì)進一步包 括熱氧化物。
41. 根據(jù)權(quán)利要求31所述的方法，其中，所述半導(dǎo)體區(qū)包括在襯 底之上延伸的外延層，所述方法進一步包括在形成所述IED之前，形成在所述外延層中延伸的第二 導(dǎo)電類型的體區(qū)；在形成所述IED之前，在所述體區(qū)中形成鄰近于每個所 述溝槽的所述第一導(dǎo)電類型的多個源區(qū)；以及形成在所述半導(dǎo)體區(qū)之上延伸的導(dǎo)體層，所述導(dǎo)體層與 所述多個源區(qū)4妄觸并通過電介質(zhì)蓋與所述4冊電才及隔離。
42. 根據(jù)權(quán)利要求41所述的方法，進一步包括形成在所述4冊電才及和所述電介質(zhì)蓋之間延伸的電介質(zhì) 襯，所述電介質(zhì)襯包括氮化物。
全文摘要
屏蔽柵溝槽場效應(yīng)晶體管(FET)包括延伸進入半導(dǎo)體區(qū)中的多個溝槽。屏蔽電極設(shè)置在每個溝槽的底部。屏蔽電極通過屏蔽電介質(zhì)與半導(dǎo)體區(qū)絕緣。柵電極在每個溝槽中設(shè)置在屏蔽電極之上，并且極間電介質(zhì)(IED)包括在屏蔽電極和柵電極之間延伸的低-k電介質(zhì)。
文檔編號H01L29/78GK101626033SQ20091015893
公開日2010年1月13日 申請日期2009年7月8日 優(yōu)先權(quán)日2008年7月9日
發(fā)明者潘南西, 詹姆斯·J·墨菲 申請人:飛兆半導(dǎo)體公司