專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及制造半導體器件的技術，并且更具體涉及能夠確保在采用 40nm制造工藝的半導體器件中期望的數(shù)據(jù)保持時間的半導體器件及其制 造方法。
背景技術：
近來，由于半導體器件的高度集成，已經(jīng)難以確保晶體管的穩(wěn)定^l作 特性.此外，隨著半導體存儲器件的制造工藝已經(jīng)快速地減小至40nm制 造工藝，單元晶體管的尺寸也減小，因此特征容P艮例如閾值電壓、電流驅 動能力、操作速度和數(shù)據(jù)保持時間容限均達到它們的極限。
特別地，在其中應用40nm制造工藝的半導體存儲器件中，已經(jīng)難以 確保期望的具有合適特征容限的數(shù)據(jù)保持時間容限。這是因為在其中源極 和漏極區(qū)與柵電極交迭的區(qū)域中產(chǎn)生的柵致漏極泄漏(GIDL)隨著晶體 管尺寸減小而快速地增加。
通過形成源極和漏極區(qū)的淺結，或增加在源極和漏極區(qū)與柵電極之間 設置的槺極絕緣層的厚度，減小其中源極和漏極區(qū)與柵電極交迭的區(qū)域， 從而可移除/減小由于在源極和漏極區(qū)與柵電極之間產(chǎn)生的電子隧穿所導 致的GIDL。然而，隨著晶體管尺寸減小，柵極絕緣層的厚度也不可避免 地減小。因此，變得難以保持足夠厚度的柵極絕緣層和防止由于GIDL所 導致的漏電流增加。因此，為了防止由GIDL所導致的漏電流增加，期望 源極和漏極區(qū)形成為具有淺結，由此減小其中源極和漏極區(qū)與柵電極交迭 的區(qū)域。為此，引入對晶體管施加提升的源^l/漏極(ESD)結構的方法。
通過形成具有淺結的源極和漏極區(qū)的方法形成ESD結構。即，通過夕卜 延生長方法例如選擇性外延生長(SEG)方法僅僅在其中將形成源極和漏極區(qū)的區(qū)域中形成外延層之后，通過摻雜雜質i^外延層來形成具有淺結 的源極和漏極區(qū)。
圖1A和IB說明制造常規(guī)半導體器件的方法。此處，圖1A和IB說 明包含具有鞍鰭結構(saddle fin structure)的溝道的半導體器件。
參考圖1A,通過蝕刻襯底11在有源區(qū)13中形成第一凹陷圖案14, 其中有源區(qū)13由隔離層12限定。在隔離層12中形成第二凹陷圖案15以 形成鞍鰭結構，其中第一凹陷圖案14的下表面和下側突出。
然后，在形成相f極19以填充第一凹陷圖案14和第二凹陷圖案15之后， 在柵極19的側壁上形成^t極間隔物20，其中柵極19包括依次堆疊的柵極 絕緣層16、柵電極17和柵極硬掩模層18。
隨后，在襯底11的整個表面上形成填充柵極19之間的空間的層間絕 緣層21之后，形成接觸孔22，以暴露其中通過實施自對準接觸(SAC)蝕 刻工藝將形成源極和漏極區(qū)的一部分襯底ll的表面。然后，使用外延生長 方法形成部分填充接觸孔22的外延層23。
參考圖1B，通過摻雜雜質1外延層23形成源極和漏極區(qū)24以具有 淺結。
然而，在其中應用40nm制造工藝的半導體器件中，由于在SAC蝕刻 工藝之后暴露的襯底11的區(qū)域相對窄，并且襯底11的暴露區(qū)域在襯底11 上不均勻，所以使用外延生長方法相對難以形成外延層23，花費大量時間 來形成外延層23。
此外，由于在SAC蝕刻工藝期間產(chǎn)生的襯底11損傷25和副產(chǎn)物26， 所以外延層23在村底11上沒有均勻形成，參考由圖1A中附圖標記A表 示的部分，或異常形成外延層23,參考由圖1A中附圖標記B表示的部分。
即，在襯底11上沒有均勻形成外延層23的情況下，難以調節(jié)源極和 漏極區(qū)24的結深度。因此，由圖1B中附圖標記C表示的部分可看出，源 極和漏極區(qū)24的結深度增加并因此不可能形成提升的源^l/漏極結構。同 時，在外延層23異常形成的情況下，由圖1B中附圖標記D表示的部分可 看出，源極和漏極區(qū)24也異常地形成，4吏得半導體器件的性能劣化或半導 體器件無法正常操作。
此外，在使用外延生長方法形成外延層23的過程中，通常期望約700 'C 至約800'C的高溫，因此在外延層23形成之前，產(chǎn)生熱應力和預摻雜的雜質向外擴散，這可導致半導體器件性能的劣化。

發(fā)明內容
本發(fā)明的一個實施方案涉及提供一種半導體器件及其制造方法，其能
夠提供其中應用40nm制造工藝的半導體器件中所需要的數(shù)據(jù)保持時間。
本發(fā)明的另一個實施方案涉及無需使用外延生長方法來提供一種包括 提升的源^l/漏極結構(elevated source/drain structure)的半導體器件及 制造該半導體器件的方法，其中40nm制造工藝用于該半導體器件。
根據(jù)本發(fā)明的一個方面，提供一種半導體器件，包括在襯底中形成 的臺階型凹陷圖案；柵電極，該柵電極掩埋于所述凹陷圖案中并且在所述 柵電極和所述凹陷圖案的上部側壁之間設置有間隙；填充所述間隙的絕緣 層；和在所述凹陷圖案的兩側處的一部分襯底中形成的源極和漏極區(qū)。
凹陷圖案可包括第一圖案和第二圖案，所述第二圖案連接第一圖案 的底部并具有小于第一圖案寬度的寬度，并且第二圖案的深度可大于第一 圖案的深度。
柵電極的寬度可等于或大于第二圖案的寬度。
所述方法還可包括在凹陷圖案和柵電極之間形成的柵極絕緣層，其 中所述間隙的寬度可大于柵極絕緣層的厚度。
絕緣層可填充間隙并覆蓋柵電極的側壁。絕緣層可包括選自氧化物層、 氮化物層和氧氮化物層中的單個層或堆疊層。
源極和漏極區(qū)的功函數(shù)可等于柵電極的功函數(shù)，或者源極和漏極區(qū)與 柵電極的功函數(shù)差異的絕對值可小于0.5eV。
柵電極可包括由半導體層或金屬層形成的單個層、或者半導體層和金 屬層的堆疊層。
半導體層可包括多晶珪層，金屬層可包括鵠層。
根據(jù)本發(fā)明的另一個方面，提供一種半導體器件，包括在包括有源 區(qū)和隔離區(qū)的襯底中形成的臺階型鞍鰭凹陷圖案；柵電極，該柵電極掩埋 于所述凹陷圖案中并且在所述柵電極和所述凹陷圖案的上部側壁之間設 置有間隙；填充所述間隙的絕緣層；和在所述凹陷圖案的兩側的一部分襯 底中形成的源極和漏極區(qū)。凹陷圖案可包括與隔離區(qū)和有源區(qū)二者交叉的線形狀。
凹陷圖案可包括同時交叉隔離區(qū)和有源區(qū)的第一圖案；和在有源區(qū) 中連接第一圖案底部并且具有小于第一圖案寬度的寬度的第二圖案；以及 第三圖案，該第三圖案在隔離區(qū)中連接第一圖案底部、具有小于第一圖案 寬度的寬度，并且暴露出具有鞍鰭結構的第二圖案下表面和下部側壁。
第二圖案的寬度可與第三圖案的寬^i^M目同。
在第一到第三圖案中，第三圖案可具有最大深度，第一圖案可具有最 小深度。
柵電極的寬度可等于或大于第二圖案的寬度。
所述方法還可包括在凹陷圖案和柵電極之間形成的柵極絕緣層，其
中所述間隙的寬度可大于柵極絕緣層的厚度。
絕緣層可填充間隙并覆蓋柵電極的側壁。
絕緣層可包括選自氧化物層、氮化物層和氧氮化物層中的單個層或堆 疊層。
源極和漏極區(qū)的功函數(shù)可等于柵電極的功函數(shù)，或者源極和漏極區(qū)與
柵電極的功函數(shù)差異的絕對值可小于0.5eV。
柵電極可包括由半導體層或金屬層形成的單個層、或者半導體層和金 屬層的堆疊層。
半導體層可包括多晶硅層，金屬層可包括鴒層。
根據(jù)本發(fā)明的另一個方面，提供一種制造半導體器件的方法，所述方 法包括在襯底中形成臺階型凹陷圖案；形成柵電極，該柵電極填充所述 凹陷圖案并且在柵電極和凹陷圖案的上部側壁之間設置有間隙；形成填充 間隙的絕緣層；和通過摻雜雜質1襯底來形成源極和漏極區(qū)。
所述凹陷圖案的形成可包括^_用第 一蝕刻阻擋圖案作為蝕刻阻擋， 實施所述襯底的第一蝕刻以形成第一圖案；在第一圖案的側壁上和第一蝕 刻阻擋圖案的側壁上形成第二蝕刻阻擋圖案；和4吏用所述第一和第二蝕刻 阻擋圖案作為蝕刻阻擋，實施所述襯底的第二蝕刻以形成第二圖案，第二 圖案連接第一圖案的底部并且具有小于第一圖案寬度的寬度。
第 一蝕刻的實施和第二蝕刻的實施可4吏用干蝕刻方法來進:行。第二圖案的深度可大于第一圖案的深度。 第 一蝕刻阻擋圖案可包括非晶碳層。 第二蝕刻阻擋圖案可包括氮化物層。
氮化物層可在約400。C至約500'C的溫度下形成。 柵電極的寬度可等于或大于第二圖案的寬度。
所述方法還可包括在凹陷圖案和柵電極之間形成柵極絕緣層，其中 所述間隙的寬度可大于柵極絕緣層的厚度。
絕緣層可包括選自氧化物層、氮化物層和氧氮化物層中的單個層或堆 疊層。
絕緣層的形成可包括形成填充所述間隙和覆蓋所述襯底的整個表面 的絕緣層，和對絕緣層實施全面蝕刻工藝(overall etch process),以在柵 電極的側壁上保留絕緣層，由此形成絕緣層。
源極和漏極區(qū)的形成可包括在襯底上形成包含雜質的導電層，和實 施熱處理以將包含于導電層中的雜質擴散^襯底。
源極和漏極區(qū)的形成可包括離子注入第一雜質ii^襯底；在襯底上 形成包含第二雜質的導電層；和實施熱處理以將包含于導電層中的第二雜 質擴散1襯底，同時激活離子注入到所述襯底中的第一雜質。
第一雜質和第二雜質可具有相同的導電類型。
源極和漏極區(qū)的功函數(shù)可等于柵電極的功函數(shù)，或者源極和漏極區(qū)與 柵電極的功函數(shù)差異的絕對值可小于0.5eV。
柵電極可包括由半導體層或金屬層形成的單個層、或者半導體層和金 屬層的堆疊層。
半導體層可包括多晶硅層，金屬層可包括鴒層。
根據(jù)本發(fā)明的另一個方面，提供一種制造半導體器件的方法，所述方 法包括通iti^擇性地蝕刻包括有源區(qū)和隔離區(qū)的襯底來形成臺階型鞍鰭 凹陷圖案；形成柵電極，該柵電極具有在柵電極和凹陷圖案的上部側壁之 間^:置的間隙并且填充凹陷圖案；形成填充間隙的絕緣層；和通過摻雜雜 質ii^襯底來形成源極和漏極區(qū)。
凹陷圖案可包括與隔離區(qū)和有源區(qū)二者交叉的線形狀。所述凹陷圖案的形成可包括使用第一蝕刻阻擋圖案作為蝕刻阻擋， 實施所述襯底的第一蝕刻以形成同時與隔離區(qū)和有源區(qū)交叉的第一圖案；
在第一圖案的側壁上和第一蝕刻阻擋圖案的側壁上形成第二蝕刻阻擋圖
案；使用所述第一和第二蝕刻阻擋圖案作為蝕刻阻擋，實施所述襯底的第 二蝕刻以形成第二圖案，第二圖案連接第一圖案的底部并且具有小于第一 圖案寬度的寬度；和使用第一和第二蝕刻阻擋圖案作為蝕刻阻擋，實施所 述隔離區(qū)的第三蝕刻以形成第三圖案，所述第三圖案連接第一圖案的底 部、具有小于第一圖案寬度的寬度，并且暴露出具有鞍鰭結構的第二圖案 的下表面和下部側壁。
第一蝕刻的實施、第二蝕刻的實施和第三蝕刻的實施可使用干蝕刻方 法來進行。
第二蝕刻的實施和第三蝕刻的實施可原位進行。
在第一到第三圖案中，第三圖案可具有最大深度，第一圖案可具有最 小深度。
第 一蝕刻阻擋圖案可包括非晶碳層。 第二蝕刻阻擋圖案可包括氮化物層。
氮化物層可在約400'C至約500'C的溫度下形成。 柵電極的寬度可等于或大于第二圖案的寬度。
所述方法可還包括在凹陷圖案和柵電極之間形成柵極絕緣層，其中 所述間隙的寬度可大于柵極絕緣層的厚度。
絕緣層可包括選自氧化物層、氮化物層和氧氮化物層中的單個層或堆 疊層。
絕緣層的形成可包括形成填充所述間隙和覆蓋所述襯底的整個表面 的絕緣層，和對絕緣層實施全面蝕刻工藝，以在柵電極的側壁上保留絕緣 層，由此形成絕緣層。
源極和漏極區(qū)的形成可包括在襯底上形成包含雜質的導電層；和實 施熱處理以將包含于導電層中的雜質擴散ii^襯底。
源極和漏極區(qū)的形成可包括離子注入第一雜質到襯底中；在襯底上 形成包含第二雜質的導電層；和實施熱處理以將包含于導電層中的第二雜 質擴散l襯底，同時激活離子注入到襯底中的第一雜質。第一雜質和第二雜質可具有相同的導電類型。
源極和漏極區(qū)的功函數(shù)可等于柵電極的功函數(shù)，或者源極和漏極區(qū)與
柵電極的功函數(shù)差異的絕對值可小于0.5eV。
柵電極可包括由半導體層或金屬層形成的單個層、或者半導體層和金 屬層的堆疊層。
半導體層可包括多晶硅層，金屬層可包括鵠層。


圖1A和1B說明制造常規(guī)半導體器件的方法。
圖2A至2C說明根據(jù)本發(fā)明第一實施方案的半導體器件。
圖3A至3C說明根據(jù)本發(fā)明第二實施方案的半導體器件。
圖4A至9C說明根據(jù)本發(fā)明第二實施方案制造半導體器件的方法。
具體實施例方式
本發(fā)明的其它目的和優(yōu)點可以通過以下描述來理解，并且通過參考本 發(fā)明的實施方案將變得顯而易見。
參考附圖，層和區(qū)域的所示厚^A示例性的，可以不必是精確的。當 第一層稱為在第二層"上"或在襯底"上"的時候，其可表示第一層直接形成 在第二層上或襯底上，或也可表示第三層可存在第一層和襯底之間。此外， 雖然相同或類似的附圖標記出現(xiàn)在本發(fā)明不同的實施方案或者附圖中，但 是它們表示相同或類似的構成元件。
本發(fā)明提供半導體器件及其制造方法，所述半導體器件能夠確保在采 用40nm制造工藝的半導體器件中所需的諸如閾值電壓、電流驅動能力、 操作速度和數(shù)據(jù)保持時間容限的特征容限，特別地，本發(fā)明提供用于制造 能夠有效確保在上述特征容限中數(shù)據(jù)保持時間容限的半導體器件的方法。
為了這些目的，本發(fā)明使用提升的源^L/漏極結構，以減少在半導體器 件例如動態(tài)隨MM儲器(DRAM)器件中減小數(shù)據(jù)保持時間容限的漏 電流，特別地，以減少在源極和漏極區(qū)與柵電極之間的空間中產(chǎn)生的柵致 漏極泄漏(GIDL)。此處，本發(fā)明不使用外延生長方法來形成提升的源極 /漏極結構。作為替代，本發(fā)明使用在形成柵極之前通過選擇性地蝕刻襯底來提升其中將形成源極和漏極區(qū)的區(qū)域的技術。
以下，本發(fā)明的第 一 實施方案說明其中上述技術應用于包含具有凹陷 結構的溝道的半導體器件的情況。
圖2A至2C說明根據(jù)本發(fā)明第一實施方案的半導體器件。此處，圖 2A顯示半導體器件的平面圖；圖2B說明沿著圖2A中描述的線X-X，截取 的截面圖；圖2C說明沿著圖2A中描述的線Y-Y，截取的截面圖。
參考圖2A ~ 2C ，半導體器件包括:在襯底31中的臺階型凹陷圖案104; 掩埋于凹陷圖案104中的柵電極40，并且在柵電極40和凹陷圖案104的 上部處的兩個側壁之間設置有間隙44;掩埋于間隙44中的絕緣層45;以 及在凹陷圖案104的兩側處的一部分襯底31中形成并且具有淺結的源極和 漏極區(qū)48。此外，半導體器件可包括由隔離層32限定的有源區(qū)33。此處， 通常，其中形成隔離層32的區(qū)域稱為隔離區(qū)，襯底31中除了隔離區(qū)以外 的其余區(qū)域稱為有源區(qū)33。
臺階型凹陷圖案104可包括第一圖案101和第二圖案102,其中第二 圖案102連接第一圖案101的下部部分并具有小于第一圖案101的寬度。 即，第一圖案101的寬度W1大于第二圖案102的寬度W2。此處，第二 圖案102的深度可大于第一圖案101的深度。此外，凹陷圖案104可具有 同時與隔離區(qū)和有源區(qū)33 二者交叉的線形狀。為了有效地防止漏電流增 加，凹陷圖案104可形成為相對于襯底31的表面具有小于隔離層32的深 度。
以下，將提供臺階型凹陷圖案104的詳述。
首先，第一圖案101將提供提升的源極和漏極區(qū)48而不使用外延生長 方法?？赏ㄟ^考慮提升的源^l/漏極結構的結深度來調節(jié)第一圖案101的深 度。特別地，從襯底31的表面來計，第一圖案101具有和半導體器件中所 需的提升的源^L/漏極結構的結深JLi4^目同的深度。第一圖案101的深度 可為約500A至約800A。
第二圖案102用于提供具有凹陷結構的溝道。具有凹陷結構的溝道增 加半導體器件的有效溝道長度，因此防止由于較小尺度的制造工藝引起溝
道長度減小從而導致漏電流的增加和閾值電壓的變化。因此，優(yōu)選通過考 慮具有凹陷結構的溝道的溝道長度來調節(jié)第二圖案102的深度。特別地， 第二圖案102的深度從第一圖案101的底部來計可為約800A至約1200A。柵電極40的寬度W3可等于或大于第二圖案102的寬度W2( W3^W2 ) 并小于第一圖案的寬度Wl (W1>W3)。因此，在凹陷圖案104的上部側 壁和柵電極40之間可產(chǎn)生間隙44。
間隙44抑制在源極和漏極區(qū)48與柵電極40之間產(chǎn)生漏電流例如 GIDL,以及抑制在有源區(qū)33中形成的柵電極40和在隔離區(qū)中形成的柵 電極40之間產(chǎn)生干擾即通過柵極效應(passing gate effect )。此時，為了 有效地抑制GIDL和通過柵極效應的產(chǎn)生，優(yōu)選形成間隙44具有大于柵 極絕緣層39厚度的寬度W4，其中柵極絕緣層39形成為設置于凹陷圖案 104和柵電極40之間。
填充間隙44的絕緣層45具有實際抑制GIDL和通過柵極效應產(chǎn)生的 作用，并且可覆蓋柵電極40的側壁同時填充間隙44。即，填充間隙44的 絕緣層45可具有柵極間隔物結構。
填充間隙44的絕緣層45可以是選自氧化物層、氮化物層和氧氮化物 層的單個層或者堆疊層。氧化物層可包括高密度等離子體(HDP)氧化物 層、原硅酸四乙酯(TEOS)層等；氮化物層可包括氮化硅(Si3N4)層； 氧氮化物層可包括氧氮化硅(SiON)層。
以下，將詳細描述間隙44和填充間隙44的絕緣層45抑制GIDL的產(chǎn) 生的原理。
通常，GIDL主要在其中源極和漏極區(qū)48與柵極絕緣層39和柵電極 40交迭的區(qū)域中產(chǎn)生。通過采用提升的源^/漏極結構形成具有淺結的源 極和漏極區(qū)48,能夠減小其中源極和漏極區(qū)48與柵極絕緣層39和柵電極 40交迭的區(qū)域。因此，能夠減小在源極和漏極區(qū)48與柵極絕緣層39和柵 電極40交迭的區(qū)域中產(chǎn)生的GIDL。
然而，在提升的源^L/漏極結構中，在具有的高于襯底31表面的表面 的區(qū)域中，即在其中提升的源極和漏極區(qū)48、填充間隙44的絕緣層45以 及柵電極40彼此交迭的區(qū)域中，GIDL的產(chǎn)生反而可增加。因此，形成間 隙44以具有大于柵極絕緣層39的厚度的寬度W4，因此填充間隙44的絕 緣層45形成為具有大于柵極絕緣層39厚度的厚度，使得可抑制在絕緣層 45和柵極絕緣層39之間產(chǎn)生GIDL。更具體地，GIDL所導致的漏電流由 在柵電極40與源極和漏極區(qū)48之間產(chǎn)生的電子隧穿所引起。因此，由于 在柵電極40與源極和漏極區(qū)48之間設置的阻擋，即填充間隙44的絕緣層 45和柵極絕緣層39的厚度變得更大，所以能夠更有效地防止電子隧穿。此處，為了更有效地防止源極和漏極區(qū)48與柵電極40之間的電子隧 穿，優(yōu)選源極和漏極區(qū)48的功函數(shù)與柵電極40的功函數(shù)相同，或者調節(jié) 源極和漏極區(qū)48與柵電極40的功函數(shù)之間的差異的絕對值小于0.5eV。 這是因為在其中沒有從外M^^壓的狀態(tài)中，在源極和漏極區(qū)48與柵電 極40之間形成了高勢壘，因此需要過度的能帶彎曲以在源極和漏極區(qū)48 與柵電極40之間產(chǎn)生有效的電子隧穿。為了在源極和漏極區(qū)48與柵電極 40之間形成高勢壘，源極和漏極區(qū)48與柵電極40的功函數(shù)之間的差異的 絕對值應該相對大。因此，當調節(jié)源極和漏極區(qū)48與柵電極40的功函數(shù) 變得彼此相等或者功函數(shù)之間的差異的絕對值變得小于0.5eV時，能夠防 止在源極和漏極區(qū)48與柵電極40之間產(chǎn)生過度的能帶彎曲。 因此，能夠有效地抑制GIDL的產(chǎn)生。
例如，在源極和漏極區(qū)48是通過摻雜1 x 10"原子/cm3的N-型雜質 例如磷(P) ii^硅襯底來形成的情況下，源極和漏極區(qū)48的功函數(shù)變?yōu)?約3.9eV。在此，為了有效地防止GIDL的產(chǎn)生，優(yōu)選柵電極40的功函數(shù) 為約3.4eV至約4.4eV。因此，在上述情況中，柵電極40可使用功函數(shù)為 4.26eV的銀(Ag)、功函數(shù)為4.28eV的鋁(Al)、功函數(shù)為4.33eV的鈥(Ti) 等。如果不能調節(jié)構成柵電極40的材料，那么通過調節(jié)源極和漏極區(qū)48 的雜質摻雜濃度，可控制源極和漏極區(qū)48與柵電極40之間的功函數(shù)的差 異。
以下，將詳細描述間隙44與填充間隙44的絕緣層45如何防止通過柵 極效應的原理。
通常，包括柵電極40的所得結構，即柵極43同時通過有源區(qū)33和隔 離區(qū)。在此，通過有源區(qū)33的柵極43稱為主柵極，通過隔離區(qū)的柵極43 稱為通過柵極(passing gate)。此處，隨著半導體器件集成度增加，主柵 極和通過柵極之間的物理距離減小。因此，主^t極的闊值電壓變化或者主 柵極和通過柵極之間的寄生電容受到對通過柵極供給的偏壓的影響而增 加。這種現(xiàn)象稱為通過柵極效應。
該通過柵極效應在鄰近村底31表面和其中有源區(qū)33與隔離層32彼 此鄰接的區(qū)域中產(chǎn)生，例如在圖2A和2B中由附圖標記'P，表示的區(qū)域中 產(chǎn)生。因此，由于凹陷圖案104在隔離層32中形成以減少電路中信號傳輸 的延遲時間，所以通過柵極效應變得更嚴重。這是因為由于凹陷圖案104 也在隔離層32中形成，所以主柵極和通過柵極之間的物理距離減小更多。然而，雖然凹陷圖案104也在隔離層32中形成，但是能夠通過在柵 電極40和凹陷圖案104的上部側壁之間形成間隙44來確#*電極40和凹 陷圖案104之間的物理間隔，從而減小傳輸柵極效應。此外，通過釆用絕 緣層45來填充間隙44,能夠有效地防止主柵極和通過柵極之間的干擾， 即通過柵極效應。
此外，本發(fā)明的實施方案可包括在柵電極40和柵極絕緣層39上形 成的柵極硬掩模層41，其中柵極絕緣層39設置于凹陷圖案104和柵電極 40之間。此處，其中依次地堆疊柵極絕緣層39、柵電極40和柵極硬掩模 層41的結構稱為柵極43。柵電極40的寬度W3與柵極43的寬JLi^M目 同。
柵極絕緣層39可包括二氧化硅(Si02)層并且具有約30A至約60A 的厚度。柵電極40可以由半導體層(例如多晶硅層)、金屬層和導電有機 層的單個層或堆疊層所形成。金屬層可包括鴒(W)層、鋁(Al)層、 氮化鈦(TiN)層、氧化銥(Ir02)層、珪化鈦(TiSi)層、珪化鎢(WSi) 層、氧化銦錫(ITO)層、氧化銦鋅(IZO)層等。導電有機層可包括并 五苯、并四苯、蒽等。
例如，當柵電極40包括堆疊層時，對二氧化珪層即柵極絕緣層39 具有相對優(yōu)異界面特性的多晶硅層40A可形成為具有約400A至約700A 的厚度，然后可在多晶硅層40A上形成電阻率小于多晶硅層40A的金屬層 40B例如砝化鴒(WSi)層或者鴒(W)層，以具有約IOOOA至約1500A 的厚度，以由此改善信號傳輸特征。
柵極硬掩模層41可由選自氧化物層、氮化物層、氧氮化物層和非晶 碳層中的單個層或堆疊層形成，并且具有約2000A至約2500A的厚度，以 提供制造工藝之間的足夠的蝕刻容限。
如上所述，才艮據(jù)本發(fā)明第 一 實施方案的半導體器件通過凹陷圖案104 特別是第一圖案101來形成具有淺結的源極和漏極區(qū)48，可抑制由于尺度 較小的制造工藝所導致的GIDL增加。
此外，本發(fā)明通過包括具有淺結的源極和漏極區(qū)48，可增加溝道長 度，并因此有效地抑制由于尺度較小的制造工藝所導致的漏電流增加。
通過形成填充間隙44的絕緣層45并具有大于柵極絕緣層39厚度的 厚度，可有效地抑制GIDL的產(chǎn)生。此外，本發(fā)明通過調節(jié)源極和漏極區(qū)48與柵電極40的功函數(shù)的差 異可有效地抑制GIDL的產(chǎn)生。
因此，能夠確保高密度半導體器件例如采用40nm制造工藝制造的 半導體器件中需要的數(shù)據(jù)保持時間。
此外，本發(fā)明通過采用填充間隙44的絕緣層45可抑制通過^^極效應。
以下，在本發(fā)明的第二實施方案中，將描述本發(fā)明的技術原理用于 包含具有鞍鰭結構的溝道的半導體器件中的情況，其中具有鞍鰭結構的溝 道通過結合具有凹陷結構的溝道與具有鰭結構的溝道來形成。才艮據(jù)第二實 施方案的半導體器件包括具有鰭結構的溝道，因此與^L據(jù)第一實施方案的 半導體器件相比，可提高電流驅動能力和操作i!JL。第二實施方案的和第
一實施方案相同部分的詳述將被省略。
圖3A至3C說明根據(jù)本發(fā)明第二實施方案的半導體器件。此處，圖 3A顯示半導體器件的平面圖；圖3B說明沿著圖3A中描述的線X-X，截取 的截面圖；圖3C說明沿著圖3A中描述的線Y-Y，截取的截面圖。在圖3A 至3C中，和第一實施方案中相同的組件通過與圖2A至2C中相同的附圖 標記來表示。
如圖3A至3C所示，根據(jù)本發(fā)明第二實施方案的半導體器件包括 在襯底31中形成的臺階型鞍鰭凹陷圖案105，襯底31具有有源區(qū)33和其 中在襯底31中形成隔離層32的隔離區(qū)；填充凹陷圖案105的柵電極40， 并JL^柵電極40和凹陷圖案105的上部側壁之間i殳置有間隙44;填充間 隙44的絕緣層45,以及在凹陷圖案105的兩側處的一部分襯底31中形成 并具有淺結的源極和漏極區(qū)48。
凹陷圖案105可具有同時與隔離區(qū)和有源區(qū)33交叉的線形狀。此外， 凹陷圖案105可包括同時與隔離區(qū)和有源區(qū)33交叉的第一圖案101;在 有源區(qū)33中連接第一圖案101的下部并且具有小于第一圖案101寬度的寬 度的第二圖案102;以及第三圖案103，該第三圖案103在隔離區(qū)中連接第 一圖案101的下部、具有小于第一圖案101寬度的寬度并且暴露出具有鞍 鰭結構的第二圖案102的底部和下部側壁。此處，第二圖案102的寬度 W2和第三圖案103的寬度W3基^目同，第一圖案101的寬度Wl大于 第二圖案102的寬度W2。此外，第二圖案102的深度可大于第一圖案101 的深度，第三圖案103的深度可大于第二圖案102的深度。以下將詳細描述臺階型鞍鰭凹陷圖案105。
首先，第一圖案101將提供提升的源極和漏極區(qū)而不使用外延生長 方法，因此可通過考慮提升的源^7漏極結構的結深度來調節(jié)第一圖案101 的深度。特別地，從襯底31的表面來計，第一圖案101可具有與在半導體 器件中所需的提升的源^l/漏極結構的結深度具有基^目同水平的深度。例 如，第一圖案101具有約500A至約800A的深度。
第二圖案102用于為溝道提供凹陷結構。具有凹陷結構的溝道通過 增加半導體器件的有效溝道長度，可防止由于尺度較小的制造工藝引起溝
道長度減小而導致漏電流增加和閾值電壓變化。因此，通過考慮凹陷結構 中溝道長度可調節(jié)第二圖案102的深度。特別地，從第一圖案101的底部 開始計算，第二圖案102的深度可為約800A至約1200A，以提供其中應 用40nm制造工藝的半導體器件需要的溝道長度。因此，第二圖案102的 深度可大于第一圖案101的深度。
第三圖案103用于為溝道提供鰭結構。具有鰭結構的溝道通過增加 用于溝道的柵電極40的可控性，從而在確保半導體器件的特征容限例如操 作速度和電流驅動能力容限方面起作用。因此，優(yōu)選通過考慮在具有鰭結 構的溝道、即暴露第二圖案102的底部和上部側壁的溝道中所需溝道長度， 來調節(jié)第三圖案103的深度。特別地，通過考慮在具有鰭結構的溝道中所 需溝道長度，優(yōu)選第三圖案103具有比第二圖案102的底部低約300A至 約600A的底部。因此，第三圖案103的深度大于第二圖案102的深度。
此外，通過考慮半導體器件的電特性，從襯底31的表面開始計算， 優(yōu)選形成第二圖案102和第三圖案103為具有小于隔離層32深度的深度。 這用于防止襯底31和掩埋于第三圖案103中的柵電極40之間的電短路和 干擾。此外，這用于防止掩埋于第二圖案102中的柵電極40和鄰近于該柵 電極40的有源區(qū)33之間的干擾。
柵電極40的寬度W3可等于或大于第二圖案102的寬度W2，即 W3^W2，并優(yōu)選小于第一圖案101的寬度W1，即W1>W3。因此，在凹陷 圖案105的上部側壁和柵電極40之間可形成間隙44。
間隙44具有抑制源極和漏極區(qū)48與柵電極40之間產(chǎn)生漏電流例如 GIDL的作用，并同時防止在有源區(qū)33中形成的柵電極40和在隔離區(qū)中 形成的柵電極40之間在由圖3A中附圖標記'P，表示的區(qū)域中產(chǎn)生干擾即通 過柵極效應。在此，為了更有效地抑制GIDL和通過柵極效應的產(chǎn)生，優(yōu)選間隙44的寬度W4大于在凹陷圖案105和柵電極40之間設置的柵極絕 緣層39的厚度。
填充間隙44的絕緣層45實際上具有防止GIDL和通過柵極效應產(chǎn) 生的作用，并可覆蓋柵電極40的側壁和填充間隙44。即，填充間隙44的 絕緣層45可具有柵極間隔物結構。
此外，填充間隙44的絕緣層45可由選自氧化物層、氮化物層和氧 氮化物層的單個層或者堆疊層形成。
下文中，由于參考圖2A至2C顯示了其詳述，所以間隙44和填充 間隙44的絕緣層45抑制GIDL的產(chǎn)生和防止通過柵極效應的原理將進行 簡短描述。
本發(fā)明的實施方案還可包括在柵電極40和柵極絕緣層39上形成的 柵極硬掩模層41,所述柵極絕緣層39設置于凹陷圖案104和柵電極40之 間。因此，其中依次地堆疊柵極絕緣層39、柵電極40和柵極硬掩模層41 的結構稱為柵極。柵電極40的寬度W3和所述柵極的寬JLi^M目同。
柵電極40可以是由多晶珪層、金屬層和導電有機層形成的單個層或 堆疊層。金屬層可包括W層、Al層、TiN層、Ir02層、TiSi層、WSi層、 ITO層、IZO層等。導電有機層可包括并五苯、并四苯、蒽等。
例如，當柵電極40由堆疊層形成時，對二氧化珪層即柵極絕緣層 39具有相對優(yōu)異界面特性的多晶珪層40A可形成為具有約400A至約700A 的厚度，然后可在多晶硅層40A上形成電阻率小于多晶硅層40A的金屬層 40B例如珪化鴒層或者鴒層，以具有約IOOOA至約1500A的厚度，以由此 改4^號傳輸特征。
此處，優(yōu)選調節(jié)源極和漏極區(qū)48的功函數(shù)等于柵電極40的功函數(shù)， 或者源極和漏極區(qū)48與柵電極40的功函數(shù)之間的差異的絕對值小于 0.5eV。以上參考圖2A至2C對此進行了詳細描述，因此此處省略其詳述。
如上所述，由于本發(fā)明第二實施方案通過凹陷圖案105特別是第一 圖案101來形成具有淺結的源極和漏極區(qū)48，所以能夠抑制由于尺度較小 的制造工藝所導致的GIDL的增加。
此外，本發(fā)明通過包括具有淺結的源極和漏極區(qū)48，可增加溝道長 度，因此有效地抑制由于尺度較小的制造工藝所導致的漏電流增加。通過將填充間隙44的絕緣層45形成為具有大于柵極絕緣層39厚度 的厚度，可有效地抑制GIDL的產(chǎn)生。
而且，本發(fā)明通過調節(jié)源極和漏極區(qū)48與柵電極40的功函數(shù)之間 的差異可更有效地抑制GIDL的產(chǎn)生。
因此，能夠確保高密度半導體器件中需要的數(shù)據(jù)保持時間容限。
而且，本發(fā)明通過使用第三圖案103來提供具有鰭結構的溝道，從 而可提高半導體器件的電流驅動能力和操作H
此外，本發(fā)明通過采用填充間隙44的絕緣層45可抑制通過^fr極效應。
以下，將描述根據(jù)本發(fā)明第一和第二實施方案的制造半導體器件的 方法。此處，根據(jù)本發(fā)明第二實施方案的制造半導體器件的方法將作為一 個例子進fr說明。
圖4A至9C說明根據(jù)本發(fā)明第二實施方案制造半導體器件的方法。 此處，對于圖4A至9C，圖NA顯示半導體器件的平面圖；圖NBi兌明沿 著圖NA中描述的線X-X，截取的截面圖；和圖NC說明沿著圖NA中描 述的線Y-Y，截取的截面圖，其中N為4至9。
如圖4A至4C所示，在襯底31例如硅(Si)襯底中形成用于器件 隔離的隔離層32。隔離層32可包括氧化物層，例如HDP氧化物層和旋涂 電介質(SOD )層的單個層或堆疊層。
例如，才艮據(jù)以下工藝來形成包括SOD層和HDP氧化物層的堆疊層 的隔離層32。
通M襯底31上依次地堆疊墊氧化物層(未顯示)和墊氮化物層(未 顯示)來形成隔離掩模(未顯示)之后，使用所述隔離掩模作為蝕刻阻擋， 通過蝕刻襯底31來形成溝槽。然后，在溝槽的側壁上依次地形成側壁氧化 物層、襯墊氮化物層和襯墊氧化物層之后，采用具有相對優(yōu)異間隙填充特 性的SOD層填充溝槽的一部分，并然后采用具有比SOD層相對較大^L 的HDP氧化物層填充溝槽的其余部分。隨后，實施退火以改-S^埋于溝 槽中的SOD層和HDP氧化物層的膜品質之后，實施化學機械拋光(CMP) 工藝直至暴露墊氮化物層的表面。通過移除墊氮化物層和墊氧化物層的序 列工藝，能夠形成由依次堆疊的SOD層和HDP氧化物層構成的隔離層32。此處，通常，其中形成隔離層32的襯底31部分定義為隔離區(qū)，襯 底31的除了隔離區(qū)以外的其余部分定義為有源區(qū)33。
然后，在襯底31上形成所述第一蝕刻阻擋圖案34,以暴露其中將 形成柵極的區(qū)域。在此，第一蝕刻阻擋圖案34可由同時與隔離層32和有 源區(qū)33交叉的線形形成。優(yōu)選第一蝕刻阻擋圖案34的開口 34A形成為具 有大于將通過后續(xù)工藝形成的柵極寬度的寬度，其中開口 34A的寬度和第 一圖案101的寬度W1基^目同。
第一蝕刻阻擋圖案34在形成凹陷圖案以形成具有鞍鰭結構的溝道 的工藝中用作蝕刻阻擋。因此，第一蝕刻阻擋圖案34可由氧化物層、氮化 物層、氧氮化物層和非晶碳層的單個層或堆疊層形成。在上述層中，對有 源區(qū)33和隔離層32具有選擇性并能夠實施40nm線寬的穩(wěn)定圖案化的的 非晶碳層可用于形成第一蝕刻阻擋圖案34。作為參考，在^^用氧化物層作 為蝕刻阻擋來形成具有40nm線寬的圖案的情況下，氧化物層可受到過度 地損傷，因此難以穩(wěn)定地獲得具有40nm線寬的圖案。
此夕卜，優(yōu)選第一蝕刻阻擋圖案34具有約1500A至約2500A的厚度， 以在后續(xù)工藝之間提供足夠的蝕刻容限。
使用第一蝕刻阻擋圖案34作為蝕刻阻擋，實施蝕刻襯底31至一定 深度的第一蝕刻工藝，以形成具有同時與隔離區(qū)和有源區(qū)33交叉的線形狀 的第一圖案101。此處，第一圖案101用于形成提升的源極和漏極區(qū)而沒 有使用外延生長方法。因此，通過考慮提升的源^/漏極結構的結深度，可 調節(jié)第一蝕刻工藝中的蝕刻深度即第一圖案101的深度。特別地，優(yōu)選實 施第一蝕刻工藝，使得第一蝕刻工藝中的蝕刻深度和提升的源^L/漏極結構 的結深度從襯底31的表面來計時基;M目同。例如，第一蝕刻工藝中的蝕刻 深度為約500A至約800A。
此處，第一蝕刻工藝可^JI干蝕刻方法來實施，干蝕刻方法可4吏用
等離子體蝕刻法。在該蝕刻工藝中，可使用對有源區(qū)33的選擇性與對隔離 區(qū)32的選擇性相同的蝕刻氣體，來同時蝕刻有源區(qū)33和隔離層32，或者 可使用對有源區(qū)33和隔離區(qū)32中一個的選擇性大于對有源區(qū)33和隔離區(qū) 32中另一個的選擇性的蝕刻氣體，來依次地蝕刻有源區(qū)33和隔離層32。
如圖5A至5C所示，在通過第一蝕刻工藝暴露的襯底31的一部分 上，即在第一圖案101的側壁上和所述第一蝕刻阻擋圖案34的側壁上，形 成第二蝕刻阻擋圖案35。在此，第二蝕刻阻擋圖案35可具有間隔物結構。此處，第二蝕刻阻擋圖案35與第一蝕刻阻擋圖案34在用于具有鞍 鰭結構的溝道的凹陷圖案后續(xù)形成工藝中一起作為蝕刻阻擋。因此，第二 蝕刻阻擋圖案35可由氧化物層、氮化物層、氧氮化物層和非晶碳層的單個 層或堆疊層形成，并優(yōu)選采用對有源區(qū)33和隔離層32具有選擇性的氮化 物層形成第二蝕刻阻擋圖案35。氮化物層可包括氮化硅(Si3N4)層。此夕卜， 優(yōu)選采用溫度為約400'C至約500。C的低溫氮化物層形成第二蝕刻阻擋圖 案35，以防止由非晶碳層構成的第一蝕刻阻擋圖案34起皺(lifting)。此 外，優(yōu)選第二蝕刻阻擋圖案35形成為具有約100A至約200A的厚度，以 在后續(xù)工藝之間提供足夠的蝕刻容限。特別地，通it^襯底31上在約400。C至約500。C的溫度下形成低溫 氮化物層，然后實施全面的蝕刻工藝例如回蝕工藝，實施使用低溫氮化物 層形成具有間隔物結構的第二蝕刻阻擋圖案35的過程，以在第 一蝕刻工藝 中暴露的襯底31部分的側壁上和在第一蝕刻阻擋圖案34的側壁上保留低 溫氮化物層。此處，通過結合第一蝕刻阻擋圖案34和第二蝕刻阻擋圖案35而形 成的第三蝕刻阻擋圖案36可具有同時與隔離層32和有源區(qū)33交叉的線形 狀，并且第三蝕刻阻擋圖案36的開口 36A的寬度小于第一蝕刻阻擋圖案 34的開口34A的寬度。此外，優(yōu)選第三蝕刻阻擋圖案36的開口 36A的寬 度等于或小于在后續(xù)工藝中待形成的柵極的寬度，其中開口 36A的寬度和 第二圖案102的寬度W2基;^目同。隨后，通過4吏用第三蝕刻阻擋圖案36即第一和第二蝕刻阻擋圖案 34和35作為蝕刻阻擋來蝕刻襯底31至一定深度，從而實施第二蝕刻工藝， 以在有源區(qū)33中形成連接第一圖案101底部的第二圖案102，并且該第二 圖案102具有小于第一圖案101的寬度。此時，由于第三蝕刻阻擋圖案36 具有同時與隔離區(qū)和有源區(qū)33交叉的線形狀，所以在隔離層32中形成與 在有源區(qū)33中形成的笫二圖案102相同的圖案。實施第二蝕刻工藝，以形成在具有鞍鰭結構的溝道中具有凹陷結構 的溝道，該溝道通過組合具有凹陷結構的溝道和具有鰭結構的溝道而獲 得。作為參考，具有凹陷結構的溝ilit過增加半導體器件的有效溝道長度， 而起到確保特征容限例如閾值電壓和數(shù)據(jù)保持時間容限的作用，該特征容 限會因設計規(guī)則減小導致溝道長度減小而引起變化。因此，可通過考慮具 有凹陷結構的溝道中的溝道長度來調節(jié)第二蝕刻工藝中的蝕刻深度，即第二圖案102的深度。特別地，優(yōu)選實施第二蝕刻工藝，^吏得第二圖案102 的深度從第一圖案101的底部開始為約800A至約1200A。因此，第二蝕 刻工藝中的蝕刻深度大于第一蝕刻工藝中的蝕刻深度。此外，從襯底31 表面開始來計，優(yōu)選第二圖案102形成為具有小于隔離層32的深度，以防 止漏電流增加。這用于防止在后續(xù)工藝中待掩埋于第二圖案102中的柵電 極和其相鄰有源區(qū)33之間的干擾。同時，根據(jù)第三蝕刻阻擋圖案36的開口 36A的寬度，特別是第二 蝕刻阻擋圖案35的厚度，可調節(jié)第二圖案102的寬度W2。第二蝕刻工藝可使用干蝕刻法實施，干蝕刻法可包括等離子體蝕刻 法。在該蝕刻工藝中，可使用對有源區(qū)33的選擇性與對隔離區(qū)32的選擇 性相同的蝕刻氣體，來同時蝕刻有源區(qū)33和隔離層32，或者可使用對有 源區(qū)33和隔離區(qū)32中一個的選擇性大于對有源區(qū)33和隔離區(qū)32中另一 個的選擇性的蝕刻氣體，依次地蝕刻有源區(qū)33和隔離層32。通過上述第一和第二蝕刻工藝，可在有源區(qū)33中形成包括第一圖案 101和第二圖案102的臺階型凹陷圖案，其中第二圖案102的寬度小于第 一圖案101的寬度并連接至第一圖案101的底部。第一圖案101的寬度 Wl大于第二圖案102的寬度W2。同時，在實施第二蝕刻工藝之后，在鄰近于第一圖案101的第二圖 案102的側壁部分上形成由氮化物層構成的間隔物(未顯示)，然后通過4吏 用所述間隔物和第三蝕刻阻擋圖案36作為蝕刻阻擋來實施各向同性蝕刻 工藝，附加地蝕刻其中沒有形成間隔物的第二圖案102的側壁，可形成燈 泡型(bulb type)第二圖案102。如圖6A至6C所示，使用第三蝕刻阻擋圖案36作為蝕刻阻擋，通 過蝕刻隔離層32實施第三蝕刻工藝，以在隔離層32中形成第三圖案103， 其中第三圖案103提升了在具有鞍鰭結構的有源區(qū)33中形成的笫二圖案 102的下表面和下部側壁。在此，由于第三圖案103 ^f吏用第三蝕刻阻擋圖 案36來形成，所以第三圖案103的寬度和第二圖案102的寬度W2基^M目 同。第三蝕刻工藝用于形成具有鰭結構的溝道。具有鰭結構的溝道改善 柵極對溝道的可控性，并因此確保半導體器件的特征容限例如電流驅動能 力容限和操作速度容限。因此，可通過考慮具有鰭結構的溝道中的溝道長 度，調節(jié)第三蝕刻工藝中的蝕刻深度即第三圖案103的深度。特別地，優(yōu)選實施第三蝕刻工藝，4吏得第二圖案102的下表面高于第三圖案103的下 表面約300A至約600A。因此，第三蝕刻工藝中的蝕刻深度小于第一和第 二蝕刻工藝中的蝕刻深度。這是因為通過上述第二蝕刻工藝在隔離層32 中也形成與在有源區(qū)33中形成的第二圖案102相同的圖案。此外，從襯底31的表面開始來計，優(yōu)選形成第三圖案103的深度小 于隔離層32的深度，以由此防止襯底31和在后續(xù)工藝中待掩埋于第三圖 案103中的柵電極之間的電短路和干擾。第三蝕刻工藝可使用干蝕刻法來實施，干蝕刻法可包括等離子體蝕 刻法。在此，優(yōu)選在第三蝕刻工藝中僅僅蝕刻隔離層32，以提升具有鞍鰭 結構的第二圖案102的下部表面和下部側壁。因此，優(yōu)選4吏用蝕刻僅僅隔 離層32而沒有蝕刻有源區(qū)33的蝕刻氣體來實施第三蝕刻工藝。例如，在 有源區(qū)33包括硅(Si)和隔離層32包括二氧化珪(Si02)層的情況下， 蝕刻二氧化硅層而不蝕刻硅層的蝕刻氣體可包括氟化甲烷氣體、碳氟化合 物氣體和混合氣體。氟化曱烷氣體可使用CHF3，碳氟化合物氣體可使用CF4或C2F6或二者。第二和第三蝕刻工藝可原位實施。通過上述工藝，在襯底31中形成由第一圖案101、第二圖案102和 第三圖案103構成的臺階型鞍鰭凹陷圖案105。如圖7A至7C所示，移除第三蝕刻阻擋圖案36之后，在包括由第 三圖案103暴露的第二圖案102的下部側壁的凹陷圖案105的表面上形成 柵極絕緣層39。此處，柵極絕緣層39可由氧化物層形成，氧化物層可包 括二氧化硅(Si02)層。二氧化硅層可使用熱氧化方法形成為具有約30A 至約60A的厚度。然后，形成填充凹陷圖案105內部的柵電極40。如圖7A至7C所示， 可形成柵電極40以完全地填充凹陷圖案105，柵電極40的一部分可覆蓋 襯底31的表面。雖然附圖未顯示，但是可形成柵電極40以填充凹陷圖案 105并且具有與襯底31的表面相同的表面。柵電極40可包括由多晶硅層、金屬層和導電有機層組成的單個層或 堆疊層。金屬層可包括W層、Al層、TiN層、Ir02層、TiSi層、WSi層、 ITO層、IZO層等。導電有機層可包括并五苯、并四苯、蒽等。例如，當柵電極40包括堆疊層時，對二氧化硅層即柵極絕緣層39具有相對優(yōu)異界面特性的多晶硅層40A可形成為具有約400A至約700A 的厚度，然后可在多晶硅層40A上形成電阻率小于多晶硅層40A的金屬層 40B例如硅化鴒層或者鴒層，以具有約IOOOA至約1500A的厚度，以由此 改善信號傳輸特征。此處，與在后續(xù)工藝中待形成的源極和漏極區(qū)交迭的柵電極40例如 金屬層40B可包括功函數(shù)等于源極和漏極區(qū)的功函數(shù)的金屬材料，或者源 極和漏極區(qū)與金屬材料的功函數(shù)之間的差異的絕對值小于0.5eV。這用于 有效地抑制在其中柵電極40與源極和漏極區(qū)交迭的區(qū)域中產(chǎn)生的漏電流， 即GIDL。由于參考圖2A至2C對其進行了詳細描述，所以此處省略其詳 述。同時，通過凹陷圖案105可在柵電極40的頂表面處產(chǎn)生具有一定高 度的臺階。由于在柵電極40的頂表面處產(chǎn)生的具有一定高度的臺階，所以 在圖案化柵極的后續(xù)工藝中對柵極的側壁引起消極作用例如外形損壞，以 及柵極圖案化蝕刻性能的劣化，故而優(yōu)選移除在柵電極40的頂表面處產(chǎn)生 的臺階。通過平坦化工藝例如化學^拋光或者回蝕工藝可移除臺階。隨后，在柵電極40上形成柵極硬掩模層41。柵極硬掩模層41具有 在后續(xù)工藝中保護柵電極40的作用，并且作為柵極圖案化工藝以及自對準 接觸(SAC)蝕刻工藝中的蝕刻阻擋。柵極硬掩模層41可由選自氧化物層、氮化物層、氧氮化物層和非晶 碳層中的單個層或堆疊層形成，并且具有約2000A至約2500A的厚度，由 此在后續(xù)工藝之間提供足夠的蝕刻容限。然后，在柵^L硬掩模層41上形成第四蝕刻阻擋圖案42。第四蝕刻 阻擋圖案42用于柵極圖案化工藝并可形成為具有同時與隔離層32和有源 區(qū)33交叉的線形狀。第四蝕刻阻擋圖案42可由光刻膠(PR)形成。此處，第四蝕刻阻擋圖案42的寬度可小于第一圖案101的寬度Wl， 而等于或者大于第二圖案102或者第三圖案103的寬度W2。如圖8A至8C所示，通過4吏用第四蝕刻阻擋圖案42作為蝕刻阻擋， 依次地蝕刻柵極硬掩模層41、柵電極40和柵極絕緣層39，形成具有在柵 極43和凹陷圖案105的側壁之間設置的間隙44的柵極43。在此，柵極43 的寬度和柵電極40的寬度W3基^目同，柵電極40的寬度W3等于或者 大于第二圖案102的寬度W2，而小于第一圖案101的寬度Wl。此處，間隙44具有防止在通過后續(xù)工藝待形成的源極和漏極區(qū)與柵 極43特別是柵電極40之間產(chǎn)生GIDL、防止源極和漏極區(qū)與柵極43之間 的電短路、和在有源區(qū)33中形成的柵電極40和在隔離區(qū)中形成的柵電極 40之間的千擾即通過柵極效應的作用。因此優(yōu)選間隙44的寬度W4大于 柵極絕緣層39的厚度。由于間隙44形成為具有寬度W4大于柵極絕緣層 39的厚度的原因已經(jīng)參考圖2A至2C進行了詳述，所以此處省略其詳述。同時，在形成桶〖極43的工藝期間可完全地移除第四蝕刻阻擋圖案 42。在形成柵極43之后保留第四蝕刻阻擋圖案42的情況下，優(yōu)選實施單 獨的移除工藝即剝離工藝來移除其余的第四蝕刻阻擋圖案42，然后實施后 續(xù)工藝。由于通過上述工藝使得柵極43的一部分設置于襯底31的表面下方， 所以其中將形成源極和漏極區(qū)的區(qū)域即柵極43兩側處的一部分村底31，根據(jù)本發(fā)明的制造半導kl^件的方法可i成提升的源極^漏極區(qū)而不 使用外延生長方法。如圖9A至9C所示，形成絕緣層45以填充間隙44。在此，絕緣層 45可形成為具有填充間隙44并覆蓋柵極43的兩個側壁的間隔物結構。填 充間隙44的絕緣層45在后續(xù)工藝期間具有如下作用保護相f極43兩個側 壁、抑制由于源極和漏極區(qū)與柵極43之間的GIDL所導致的漏電流的產(chǎn) 生、防止在源極和漏極區(qū)與柵極43之間產(chǎn)生電短路、以及抑制通過柵極效 應的產(chǎn)生。填充間隙44的絕緣層45可由氧化物層、氮化物層和氧氮化物層的 單個層或堆疊層形成。絕緣層45可形成為具有大于柵極絕緣層39厚度的 厚度'特別地，通過在包括柵極43的襯底31上形成填充間隙44的絕緣層 45，然后對絕緣層45實施全面蝕刻工藝例如回蝕工藝，以僅^柵極43 的側壁上保留絕緣層45，可實現(xiàn)形成A^柵極43的側壁并且填充間隙44 的絕緣層45的方法。以下，由于參考圖2A至2C顯示了其詳述，所以間隙44和填充間 隙44的絕緣層45抑制GIDL的產(chǎn)生和防止通過柵極效應的原理將進行簡 短描述。隨后，在襯底31上形成層間絕緣層46來填充柵極43之間的間隔。 此處，層間絕緣層46可包括氧化物層，例如選自以下中一種二氧化硅 (Si02)層、硼磷珪酸鹽玻璃(BPSG)層、磷珪酸鹽玻璃(PSG)層、原 硅酸四乙酯(TEOS )層、未摻雜的珪酸鹽玻璃(USG)層、旋涂玻璃(SOG) 層、高密度等離子體(HDP)層、旋涂電介質(SOD)層及其組合。在層間絕緣層46上形成自對準接觸掩模(未顯示)之后，通過使用 自對準接觸掩模作為蝕刻阻擋，實施蝕刻層間絕緣層46的自對準接觸蝕刻 工藝來形成接觸孔47，其中接觸孔47暴露其中將形成源極和漏極區(qū)的襯 底31的一部分、即有源區(qū)33中凹陷圖案105兩側處的一部分襯底31的表 面。此處，接觸孔47通常稱為著陸塞接觸(LPC)孑L。在本發(fā)明中，由于在形成接觸孔47之前形成臺階型鞍鰭凹陷圖案 105特別是第一圖案101，所以包括絕緣層45的柵極43的一部分設置于襯 底31的表面下方。即，由于其中將形成源極和漏極區(qū)的襯底31的部分在 形成接觸孔47之前得到提升，所以柵極43的堆疊的高度減小，因此可更 加容易地實施自對準接觸蝕刻工藝。由此，能夠抑制在自對準接觸蝕刻工 藝中產(chǎn)生副產(chǎn)物和襯底31的損傷的產(chǎn)生。然后，通過摻雜雜質ii^襯底31形成具有淺結的源極和漏極區(qū)48。 在NMOS晶體管的情況下，雜質可使用N-型雜質例如磷(P)和砷(As )， 并且在PMOS晶體管的情況下，雜質可^f吏用P-型雜質例如硼(B)。源極和漏極區(qū)48可通過各種方法來形成，以下將描述示例性方法。根據(jù)一種方法，通過使用層間絕緣層46、柵極43和絕緣層45作為 離子注入阻擋來離子注入雜質到襯底31中，然后實施熱處理來活化離子注 入的雜質，可形成源極和漏極區(qū)48。該方法具有易于調節(jié)源極和漏極區(qū)48 的雜質摻雜濃度的優(yōu)勢。根據(jù)另一個方法，在襯底31上形成包含雜質的導電層。即，通過采 用包含雜質的導電層填充接觸孔47來形成塞49。此處，塞49通?？煞Q為 著陸塞和由多晶硅層形成。然后，通過熱處理使得包含于塞49中的雜質擴 散到襯底31中，來形成源極和漏極區(qū)48。該方法具有簡化工藝序列并因 此改善半導體器件制造效率的優(yōu)勢。根據(jù)另一個方法，使用層間絕緣層46、柵極43和絕緣層45作為離 子注入阻擋，離子注入第一雜質到襯底31中。然后，在其中離子注入第一雜質的襯底31上形成包含第二雜質的導電層。即，通過采用包含第二雜質 的導電層填充接觸孔47來形成塞49。隨后，通過將離子注入的第一雜質 進行活化，同時通過熱處理使得包含于塞49中的第二雜質擴散1襯底 31，可形成源極和漏極區(qū)48。在此，優(yōu)選第一雜質和第二雜質具有相同的 導電類型。該方法具有有效地減小塞49與源極和漏極區(qū)48之間的接觸電 阻的優(yōu)勢。通過上述工藝可制造才艮據(jù)本發(fā)明第二實施方案的半導體器件。通過 省略在上述工藝中形成第三圖案103的第三蝕刻工藝，可制造根據(jù)本發(fā)明 第一實施方案的半導體器件。因此，本發(fā)明可通it4襯底31中形成凹陷圖案105特別是第一圖案 101，形成提升的源^漏極結構而沒有使用外延生長方法。由此，本發(fā)明 可提供制造半導體器件的方法，其中提升的源^l/漏極結構穩(wěn)定地應用于具 有高集成度的半導體器件中。此外，能夠從根本上防止根據(jù)使用外延生長 方法形成提升的源^l/漏極結構所產(chǎn)生的問題。此外，根據(jù)本發(fā)明的實施方案，通過將提升的源^l/漏極結構用于半 導體器件以由此形成具有淺結的源極和漏極區(qū)48，能夠抑制由于尺度較小的制造工藝所導致的漏電流增加，特別是GIDL增加。根據(jù)本發(fā)明，通過形成填充間隙44的絕緣層45以具有大于初f極絕 緣層39厚度的厚度，還能夠有效地抑制GIDL的增加。根據(jù)本發(fā)明，通過調節(jié)源極和漏極區(qū)48與柵電極40的功函數(shù)的差 異，能夠更加有效地抑制GIDL的產(chǎn)生。因此，能夠確保高密度半導體器件中需要的數(shù)據(jù)保持時間容限。根據(jù)本發(fā)明，通it^襯底31中形成凹陷圖案105并且采用包括絕緣 層45的初f極結構43的一部分來填充凹陷圖案105，由此提升其中將形成 源極和漏極區(qū)的襯底31的部分，能夠容易地實施自對準接觸蝕刻工藝。此外，根據(jù)本發(fā)明，通過采用填充間隙44的絕緣層45可抑制 通過 柵極效應。雖然本發(fā)明已經(jīng)對于具體的實施方案進行了描述，但是本領域技術 人員可顯而易見地做出各種變化和改變而未脫離在權利要求中限定的本發(fā)明的精神和范圍。
權利要求
1.一種半導體器件，包括在襯底中形成的臺階型凹陷圖案；柵電極，所述柵電極掩埋于所述凹陷圖案中，并且在所述柵電極和所述凹陷圖案的上部側壁之間設置有間隙；填充所述間隙的絕緣層；和形成在所述凹陷圖案的兩側處的襯底部分中的源極和漏極區(qū)。
2. 根據(jù)權利要求l所述的半導體器件，其中所述凹陷圖案包括 第一圖案；和第二圖案，所述第二圖案連接所述第 一 圖案的底部并且具有小于所述 第一圖案寬度的寬度。
3. 根據(jù)權利要求2所述的半導體器件，其中所述第二圖案的深度大于所 述第一圖案的深度。
4. 根據(jù)權利要求2所述的半導體器件，其中所述柵電極的寬度等于或大 于所述第二圖案的寬度。
5. 根據(jù)權利要求1所述的半導體器件，還包括在所述凹陷圖案和所述柵 電極之間形成的柵極絕緣層，其中所述間隙的寬度大于所述柵極絕緣層的 厚度。
6. 根據(jù)權利要求1所述的半導體器件，其中所述絕緣層填充所述間隙并 JLA蓋所述柵電極的側壁。
7. 根據(jù)權利要求1所述的半導體器件，其中所述絕緣層包括選自氧化物 層、氮化物層和氧氮化物層中的單個層或堆疊層。
8. 根據(jù)權利要求1所述的半導體器件，其中所述源極和漏極區(qū)的功函數(shù) 等于所述柵電極的功函數(shù)，或者所述源極和漏極區(qū)與所述柵電極的功函數(shù) 差異的絕對值小于0.5eV。
9. 根據(jù)權利要求1所述的半導體器件，其中所述柵電極包括由半導體層 或金屬層形成的單個層、或者所述半導體層和所述金屬層的堆疊層。
10. 根據(jù)權利要求9所述的半導體器件，其中所述半導體層包括多晶硅層， 所述金屬層包括鴒層。
11. 一種半導體器件，包括在包括有源區(qū)和隔離區(qū)的村底中形成的臺階型鞍鰭凹陷圖案；掩埋于所述凹陷圖案中的柵電極，并且在所述柵電極和所述凹陷圖案的上部側壁之間設置有間隙； 填充所述間隙的絕緣層；和在所述凹陷圖案的兩側處的襯底部分中形成的源極和漏極區(qū)。
12. 根據(jù)權利要求ll所述的半導體器件，其中所述凹陷圖案包括與所述隔 離區(qū)和所述有源區(qū)二者交叉的線形狀。
13. 根據(jù)權利要求ll所述的半導體器件，其中所述凹陷圖案包括 同時與所述隔離區(qū)和所述有源區(qū)交叉的第一圖案；第二圖案，所述第二圖案在所述有源區(qū)中連接所述第一圖案的底部并 且具有小于所述第一圖案寬度的寬度；和第三圖案，所述第三圖案在所述隔離區(qū)中連接所述第一圖案的底部、 具有小于所述第一圖案寬度的寬度、并且暴露出具有鞍鰭結構的所述第二 圖案的下表面和下部側壁。
14. 根據(jù)權利要求13所述的半導體器件，其中所述第二圖案的寬度和所述第三圖案的寬;^^目同。
15. 根據(jù)權利要求13所述的半導體器件，其中在所述第一到笫三圖案中， 所述第三圖案具有最大深度，所述第一圖案具有最小深度。
16. 根據(jù)權利要求13所述的半導體器件，其中所述柵電極的寬度等于或大 于所述第二圖案的寬度。
17. 根據(jù)權利要求11所述的半導體器件，還包括在所述凹陷圖案和所述柵 電極之間形成的柵極絕緣層，其中所述間隙的寬度大于所述柵極絕緣層的 厚度。
18. 根據(jù)權利要求ll所述的半導體器件，其中所述絕緣層填充所述間隙并 JL^蓋所述柵電極的側壁。
19. 根據(jù)權利要求ll所述的半導體器件，其中所述絕緣層包括選自氧化物 層、氮化物層和氧氮化物層中的單個層或堆疊層。
20. 根據(jù)權利要求ll所述的半導體器件，其中所述源極和漏極區(qū)的功函數(shù)等于所述柵電極的功函數(shù)，或者所述源極和漏極區(qū)與所述柵電極的功函數(shù)差異的絕對值小于0.5eV。
21. 根據(jù)權利要求ll所述的半導體器件，其中所述柵電極包括由半導體層 或金屬層形成的單個層、或者所述半導體層和所述金屬層的堆疊層。
22. 根據(jù)權利要求21所述的半導體器件，其中所述半導體層包括多晶硅 層，所述金屬層包括鵠層。
23. —種制造半導體器件的方法，所述方法包括 在襯底中形成臺階型凹陷圖案；形成填充所述凹陷圖案的柵電極，并且在所述柵電極和所述凹陷圖案 的上部側壁之間設置有間隙；填充所述間隙的絕緣層；和 通過摻雜雜質到所述襯底中形成源極和漏極區(qū)。
24. 根據(jù)權利要求23所述的方法，其中所述凹陷圖案的形成包括使用所述第一蝕刻阻擋圖案作為蝕刻阻擋，實施所述襯底的第一蝕刻 以形成第一圖案；在所述第一圖案的側壁上和所述第一蝕刻阻擋圖案的側壁上形成第二 蝕刻阻擋圖案；和^^用所述第一和第二蝕刻阻擋圖案作為蝕刻阻擋，實施所述襯底的第 二蝕刻以形成第二圖案，所述第二圖案連接所述第一圖案的底部并且具有 小于所述第 一 圖案寬度的寬度。
25. 根據(jù)權利要求24所述的方法，其中所述第一蝕刻的實施和所述第二蝕 刻的實施使用干蝕刻方法來進行。
26. 根據(jù)權利要求24所述的方法，其中所述第二圖案的深度大于所述第一 圖案的深度。
27. 根據(jù)權利要求24所述的方法，其中所述第一蝕刻阻擋圖案包括非晶碳 層。
28. 根據(jù)權利要求24所述的方法，其中所述第二蝕刻阻擋圖案包括氮化物 層。
29. 根據(jù)權利要求28所述的方法，其中所述氮化物層在約400'C至約500'C的溫度下形成。
30. 根據(jù)權利要求24所述的方法，其中所述柵電極的寬度等于或大于所述 第二圖案的寬度。
31. 根據(jù)權利要求23所述的方法，還包括在所述凹陷圖案和所述柵電極之 間形成柵極絕緣層，其中所述間隙的寬度大于所述柵極絕緣層的厚度。
32. 根據(jù)權利要求23所述的方法，其中所述絕緣層包括選自氧化物層、氮 化物層和氧氮化物層中的單個層或堆疊層。
33. 根據(jù)權利要求23所述的方法，其中所述絕緣層的形成包括形成填充所述間隙和覆蓋所述襯底的整個表面的絕緣層；和對所述絕緣層實施全面蝕刻工藝，以在所述柵電極的側壁上保留絕緣 層，由此形成所述絕緣層。
34. 根據(jù)權利要求23所述的方法，其中所述源極和漏極區(qū)的形成包括 在所述襯底上形成包含雜質的導電層；和實施熱處理以使包含于所述導電層中的所述雜質擴散到所述襯底中。
35. 根據(jù)權利要求23所述的方法，其中所述源極和漏極區(qū)的形成包括離子注入第 一雜質到所述襯底中；在所述襯底上形成包含第二雜質的導電層；和實施熱處理以使包含于所述導電層中的所述第二雜質擴散到所述襯底 中，同時激活離子注入到所述襯底中的所述第一雜質。
36. 根據(jù)權利要求35所述的方法，其中所述第一雜質和所述第二雜質具有 相同的導電類型。
37. 根據(jù)權利要求23所述的方法，其中所述源極和漏極區(qū)的功函數(shù)等于所 述柵電極的功函數(shù)，或者所述源極和漏極區(qū)與所述柵電極的功函數(shù)差異的 絕對值小于0,5eV。
38. 根據(jù)權利要求23所述的方法，其中所述柵電極包括由半導體層或金屬 層形成的單個層、或者所述半導體層和所述金屬層的堆疊層。
39. 根據(jù)權利要求38所述的方法，其中所述半導體層包括多晶硅層，所述 金屬層包括鴒層。
40. —種制造半導體器件的方法，所述方法包括通過選擇性地蝕刻包括有源區(qū)和隔離區(qū)的襯底來形成臺階型鞍鰭凹陷 圖案；形成柵電極，所述柵電極填充所述凹陷圖案并且在所述柵電極和所述 凹陷圖案的上部側壁之間i殳置有間隙；填充所述間隙的絕緣層；和通過摻雜雜質到所述襯底中形成源極和漏極區(qū)。
41. 根據(jù)權利要求40所述的方法，其中所述凹陷圖案包括與所述隔離區(qū)和所述有源區(qū)二者交叉的線形狀。
42. 根據(jù)權利要求40所述的方法，其中所述凹陷圖案的形成包括 使用第一蝕刻阻擋圖案作為蝕刻阻擋，實施所述襯底的第一蝕刻，以形成同時與所述隔離區(qū)和所述有源區(qū)交叉的第一圖案；在所述第一圖案的側壁上和所述第一蝕刻阻擋圖案的側壁上形成第二蝕刻阻擋圖案；使用所述第 一和第二蝕刻阻擋圖案作為蝕刻阻擋，實施所述襯底的第 二蝕刻以形成第二圖案，所述第二圖案連接所述第一圖案的底部并且具有 小于所述第一圖案寬度的寬度；和使用所述第一和第二蝕刻阻擋圖案作為蝕刻阻擋，實施所述隔離區(qū)的 第三蝕刻以形成第三圖案，所述第三圖案連接所述第一圖案的底部、具有 小于所述第 一圖案寬度的寬度，并且暴露出具有鞍鰭結構的所述第二圖案 的下表面和下部側壁。
43. 根據(jù)權利要求42所述的方法，其中所述第一蝕刻的實施、所述第二蝕 刻的實施和所述第三蝕刻的實;^M吏用干蝕刻方法來進行。
44. 根據(jù)權利要求42所述的方法，其中所述第二蝕刻的實施和所述第三蝕 刻的實施是原位進行的。
45. 根據(jù)權利要求42所述的方法，其中在所述第一到第三圖案中，所述第 三圖案具有最大深度，所述第一圖案具有最小深度。
46. 根據(jù)權利要求42所述的方法，其中所述第一蝕刻阻擋圖案包括非晶碳
47. 根據(jù)權利要求42所述的方法，其中所述第二蝕刻阻擋圖案包括氮化物 層。
48. 根據(jù)權利要求47所述的方法，其中所述氮化物層在約400。C至約500°C 的溫度下形成。
49. 根據(jù)權利要求42所述的方法，其中所述柵電極的寬度等于或大于所述 第二圖案的寬度。
50. 根據(jù)權利要求40所述的方法，還包括在所述凹陷圖案和所述柵電極之 間形成柵極絕緣層，其中所述間隙的寬度大于所述柵極絕緣層的厚度。
51. 根據(jù)權利要求40所述的方法，其中所述絕緣層包括選自氧化物層、氮 化物層和氧氮化物層中的單個層或堆疊層。
52. 根據(jù)權利要求40所述的方法，其中所述絕緣層的形成包括形成填充所述間隙和覆蓋所述襯底的整個表面的絕緣層；和對所述絕緣層實施全面蝕刻工藝，以在所述柵電極的側壁上保留絕緣 層，由此形成所述絕緣層。
53. 根據(jù)權利要求40所述的方法，其中所述源極和漏極區(qū)的形成包括 在所述襯底上形成包含雜質的導電層；和實施熱處理以4吏包含于所述導電層中的所述雜質擴散到所述襯底中。
54. 根據(jù)權利要求40所述的方法，其中所述源極和漏極區(qū)的形成包括離子注入第 一雜質到所述襯底中；在所述村底上形成包含第二雜質的導電層；和實施熱處理以使包含于所述導電層中的所述第二雜質擴散到所述襯底 中，同時激活離子注入到所述襯底中的所述第一雜質。
55. 根據(jù)權利要求54所述的方法，其中所述第一雜質和所述第二雜質具有 相同的導電類型。
56. 根據(jù)權利要求40所述的方法，其中所述源極和漏極區(qū)的功函數(shù)等于所 述柵電極的功函數(shù)，或者所述源極和漏極區(qū)與所述柵電極的功函數(shù)差異的 絕對值小于0,5eV。
57. 根據(jù)權利要求40所述的方法，其中所述柵電極包括由半導體層或金屬層形成的單個層、或者所述半導體層和所述金屬層的堆疊層。
58.根據(jù)權利要求57所述的方法，其中所述半導體層包括多晶硅層，所述 金屬層包括鴒層。
全文摘要
本發(fā)明涉及半導體器件及其制造方法。一種半導體器件，包括在襯底中形成的臺階型凹陷圖案；柵電極，該柵電極掩埋于所述凹陷圖案中并且具有在所述柵電極和所述凹陷圖案的上部側壁之間設置的間隙；填充所述間隙的絕緣層；和在所述凹陷圖案的兩側的一部分襯底中形成的源極和漏極區(qū)。所述半導體器件通過抑制由于設計規(guī)則減小所導致的漏電流增加，從而能夠確保所需的數(shù)據(jù)保持時間。
文檔編號H01L29/78GK101621074SQ20091015880
公開日2010年1月6日 申請日期2009年7月6日 優(yōu)先權日2008年7月4日
發(fā)明者李振烈, 金東錫 申請人:海力士半導體有限公司