專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如被適用在液晶顯示裝置等的半導(dǎo)體裝置、以及其制造方法。
背景技術(shù)：
近幾年，液晶顯示裝置，例如作為手機(jī)等移動(dòng)機(jī)器和所謂液晶電視等薄型的顯示 裝置，需求非常高漲著。這樣的液晶顯示裝置具有由一對(duì)的基板夾持液晶層的構(gòu)成，其中一 個(gè)的基板構(gòu)成為在玻璃基板上形成有多個(gè)TFT (Thin-Film Transistor)的半導(dǎo)體裝置。但是，在絕緣層表面形成了單晶硅層的硅基板的SOI (Siliconon Insulator)向來(lái) 為人所知。通過(guò)在SOI基板上形成晶體管等元件，能夠降低寄生電容并且提高絕緣電阻。 換句話說(shuō)，能夠謀求元件的高性能化和高集成化。上述絕緣層，例如能夠以氧化硅膜(SiO2) 來(lái)形成。上述SOI基板，從提高元件的動(dòng)作速度并且進(jìn)一步降低寄生電容的觀點(diǎn)，最好是 使得單晶硅層的薄膜厚度為薄。一般，作為SOI基板的形成方法，利用機(jī)械研磨和化學(xué)機(jī)械 研磨(ChemicalMechanical Polishing =CMP)或是多晶硅的方法等種種方法為人所知。例 如作為氫注入的方法的例子，布魯爾(Bruel)公開(kāi)了如下技術(shù)，即向半導(dǎo)體基板內(nèi)部注入 氫，把這個(gè)基板與其他基板貼合之后，通過(guò)進(jìn)行熱處理沿著氫注入層分離半導(dǎo)體基板，轉(zhuǎn)印 到其他基板上的智能剝離法(smart cut)(參照非專利文獻(xiàn)1及非專利文獻(xiàn)2等)。根據(jù)這個(gè)技術(shù)，能夠形成在絕緣層的表面形成有單晶硅層的硅基板即SOI基板。 通過(guò)在這樣的基板構(gòu)造上形成晶體管等元件，由于能夠降低寄生電容并且能夠提高絕緣電 阻，因此能夠謀求元件的高性能化和高集成化。非專利文獻(xiàn) 1 =Electronics Letters, Vol. 31，No. 14，1995，pp. 1201非專利文獻(xiàn)2 JJAP, Vol. 36 (1997) pp. 1636非專利文獻(xiàn) 3 :Applied Physics Letters, 43 (2), 15 July 1983〃 Deactivation of the boron acceptor in silicon by hydrogen，，，非專禾Ij文獻(xiàn) 4 :Jourl of Applied Physics, 75 (7) , 1 April 1994" Hydrogenintroductiond hydrogen-enhanced thermal donor formation"

發(fā)明內(nèi)容
-發(fā)明要解決的技術(shù)問(wèn)題-本申請(qǐng)的發(fā)明人發(fā)現(xiàn)對(duì)于形成有MOS晶體管等半導(dǎo)體元件的至少一部分的半導(dǎo) 體基板，通過(guò)形成氫注入層來(lái)分離半導(dǎo)體基板的一部分，能夠在其他的基板上來(lái)薄膜化而 制造半導(dǎo)體元件。并且，通過(guò)使上述的其他基板為透明基板，將能夠把半導(dǎo)體層被薄膜化的 半導(dǎo)體裝置適用到液晶顯示裝置。然而，根據(jù)本申請(qǐng)的發(fā)明人反復(fù)地致力研究的結(jié)果，明白了 在其他的基板上薄膜 化形成的NMOS晶體管及PMOS晶體管，其閾值電壓將向負(fù)電壓方向移動(dòng)IV左右。根據(jù)這樣 的閾值電壓的變動(dòng)，上述NMOS晶體管及PMOS晶體管的閾值和漏極電流值等的平衡崩潰，因
4此將發(fā)生由這些NMOS晶體管及PMOS晶體管構(gòu)成的CMOS電路等將變得無(wú)法正常動(dòng)作的這 類問(wèn)題。作為閾值電壓向負(fù)電壓方向移動(dòng)的原因，能夠考慮如下?tīng)顩r。首先，能夠考慮為 了控制閾值而向NMOS晶體管及PMOS晶體管的溝道區(qū)域?qū)氲呐鸬萈型雜質(zhì)元素的一部分 與用來(lái)分離半導(dǎo)體基板而注入的氫結(jié)合被不活性化，因此失去了原來(lái)作為P型雜質(zhì)元素的 功能。并且，能夠考慮由于對(duì)存在于硅基板內(nèi)部的氧原子氫介入而形成了熱施主(thermal donor)，因此，溝道區(qū)域被N型化等(參照非專利文獻(xiàn)3及4)。其結(jié)果，能預(yù)想實(shí)際的閾 值電壓比所要的閾值電壓還要向負(fù)電壓方向移動(dòng)。由于與氫的這樣的結(jié)合造成的P型雜質(zhì)元素的不活性化、和由于熱施主造成的溝 道區(qū)域的N型化，能夠考慮通過(guò)預(yù)先使得對(duì)溝道形成區(qū)域的硼等P型雜質(zhì)的注入量為多， 來(lái)適當(dāng)調(diào)整最終地作為電性接受體(acceptor)發(fā)揮功能的P型雜質(zhì)濃度。但是，即使是這樣的情況，也必須把P型雜質(zhì)元素的不活性化的量和由于熱施主 的N型化的量各自正確且再現(xiàn)性(r印roducibility)良好地控制。根據(jù)本申請(qǐng)的發(fā)明人以 實(shí)驗(yàn)等所獲得的見(jiàn)解，把晶體管薄膜化形成到玻璃基板之后進(jìn)行的熱處理溫度為600°C左 右的情況時(shí)，該晶體管的最初離子注入的P型雜質(zhì)元素當(dāng)中，實(shí)際發(fā)揮功能的P型雜質(zhì)的比 例是全體的1 2成左右。若是使得上述熱處理溫度為高溫(700°C以上)，雖然能夠提高實(shí)效性的P型雜質(zhì) 的比例，但是，考慮玻璃基板的翹曲點(diǎn)(在其溫度以下不發(fā)生翹曲的溫度)是600 700°C 左右，則提高熱處理的溫度是困難。因此，在上述方法中，實(shí)效性的P型雜質(zhì)元素的比例比較小，有時(shí)也伴隨有偏差， 因此精度良好地且也包含再現(xiàn)性良好地來(lái)控制晶體管的閾值是有著困難的一面。并且，由 于要在晶體管的溝道內(nèi)導(dǎo)入大量的雜質(zhì)元素，也導(dǎo)致雜質(zhì)元素的雜質(zhì)散亂造成遷移率下降 的問(wèn)題。本發(fā)明有鑒于上述問(wèn)題點(diǎn)思考出來(lái)，其目的在于在其他的基板上來(lái)薄膜化形成 在基體層所形成的元件并且精度良好地及再現(xiàn)性良好地來(lái)適當(dāng)化其P型區(qū)域的雜質(zhì)濃度。-用以解決技術(shù)問(wèn)題的技術(shù)方案_為了達(dá)成上述的目的，本發(fā)明涉及的半導(dǎo)體制造方法具有如下工序在基體層形 成包含元件的至少包含一部的器件部的器件部形成工序、對(duì)上述基體層離子注入剝離用物 質(zhì)形成剝離層的剝離層形成工序、把形成了上述器件部的基體層粘貼到基板的粘貼工序、 以及通過(guò)把粘貼到上述基板的上述基體層加熱沿著上述剝離層分離去除該基體層的沒(méi)有 形成上述器件部的上述基體層的深度方向的一部分的分離工序；還包括在上述分離工序 之后被進(jìn)行的、用來(lái)調(diào)整上述元件的P型區(qū)域的雜質(zhì)濃度來(lái)在上述基體層離子注入P型雜 質(zhì)元素的離子注入工序。最好是，包括在上述分離工序后被進(jìn)行的、加熱上述基體層來(lái)從該基體層去除上 述剝離用物質(zhì)的熱處理工序。也可以是包括形成覆蓋在上述基體層的被分離去除的一側(cè)的絕緣膜的絕緣膜形 成工序，上述離子注入工序中，通過(guò)上述絕緣膜向上述基體層離子注入上述P型雜質(zhì)元素。最好是，包括在上述分離工序之后被進(jìn)行的加熱上述基體層從該基體層去除上 述剝離用物質(zhì)的熱處理工序、和對(duì)被熱處理的上述基體層形成覆蓋在該基體層的被分離去除的一側(cè)的絕緣膜的絕緣膜形成工序，上述離子注入工序是通過(guò)上述絕緣膜在上述基體層 離子注入上述P型雜質(zhì)元素。最好是，上述P型雜質(zhì)元素是硼。上述基板，也可以是玻璃基板或單晶硅半導(dǎo)體基板。最好是，上述基體層包含從單晶硅半導(dǎo)體、IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、 III-V族化合物半導(dǎo)體、IV-IV族化合物半導(dǎo)體、含這些的同族元素的混晶、以及氧化物半 導(dǎo)體構(gòu)成的組中所選擇的至少一個(gè)。最好是，上述剝離用物質(zhì)是氫或是惰性元素。上述元件可以是MOS晶體管、雙極晶體管、和二極管的其中至少一個(gè)。也可以是，上述元件是MOS晶體管，上述P型區(qū)域是MOS晶體管的溝道區(qū)域。也可以是，上述元件是雙極晶體管，上述P型區(qū)域是雙極晶體管的基極區(qū)。也可以是，上述元件是PN結(jié)二極管，上述P型區(qū)域是PN結(jié)二極管的P型區(qū)域。并且，本發(fā)明涉及的半導(dǎo)體裝置是把基體層粘貼到基板來(lái)構(gòu)成，該基體層的一部 分沿著含氫的剝離層來(lái)分離去除，該基體層形成有包含元件的至少一部分的器件部，上述 基體層含P型雜質(zhì)元素、并且上述基體層具有在該基體層所含的P型雜質(zhì)元素中電活性的 P型雜質(zhì)元素的比例在80%以上并且在100%以下的區(qū)域。并且，本發(fā)明涉及的半導(dǎo)體裝置是把基體層粘貼到基板來(lái)構(gòu)成，該基體層的一部 分沿著含氫的剝離層來(lái)分離去除，該基體層形成有包含元件的至少一部分的器件部，并具 有在上述基體層的表面和沒(méi)有設(shè)置該基體層的區(qū)域的上述基板表面的雙方連續(xù)形成的絕 緣層，上述基體層及上述絕緣層含P型雜質(zhì)元素，上述基體層及上述絕緣層中所含的P型雜 質(zhì)元素的濃度分布在上述基體層及上述絕緣層界面為連續(xù)性。最好是，上述P型雜質(zhì)元素的濃度在5X IO16CnT3以上并且在IX IO18CnT3以下。最好是，電活性的上述P型雜質(zhì)元素的載流子濃度在5X1016cm_3以上并且在 IXlO18Cm-3 以下。最好是，上述P型雜質(zhì)元素是硼。上述基板也可以是玻璃基板或是單晶硅半導(dǎo)體基板。最好是，上述基體層包含從單晶硅半導(dǎo)體、IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、 III-V族化合物半導(dǎo)體、IV-IV族化合物半導(dǎo)體、含這些的同族元素的混晶、以及氧化物半 導(dǎo)體構(gòu)成的組中所選擇的至少一個(gè)。也可以是，上述元件是MOS晶體管、雙極晶體管、和二極管的其中至少一個(gè)。也可以是，上述元件是MOS晶體管，上述P型區(qū)域是MOS晶體管的溝道區(qū)域好。也可以是，上述元件是雙極晶體管，上述P型區(qū)域是雙極晶體管的基極區(qū)。也可以是，上述元件是PN結(jié)二極管，上述P型區(qū)域是PN結(jié)二極管的P型區(qū)域。-作用-本申請(qǐng)的發(fā)明人，對(duì)于有關(guān)把含器件部的基體層粘貼到其他基板之后沿著剝離層 分離去除其一部分的半導(dǎo)體裝置，一再致力研究之下，從實(shí)驗(yàn)中獲得了以下見(jiàn)解。換句話說(shuō)，被導(dǎo)入半導(dǎo)體層等的基體層作為剝離用物質(zhì)的氫的一部分，與硼等P 型雜質(zhì)元素成組而使得該雜質(zhì)元素不活性化。另一方面，被導(dǎo)入基體層的其他的氫，通過(guò)把 該基體層在其他基板薄膜化形成之后以600°C以下進(jìn)行溫度熱處理，能夠從基體層來(lái)加以去除。此后，重新在基體層離子注入的硼等P型雜質(zhì)元素，不受到氫的N型化的影響，能夠 全部電性地作為P型雜質(zhì)發(fā)揮功能。因此，把包含器件部的基體層在其他基板薄膜化來(lái)形成之后，以600°C以下的溫度 予以熱處理去除基體層中所含的氫。此后重新根據(jù)離子注入用來(lái)控制晶體管的閾值的硼等 P型雜質(zhì)，將不會(huì)受到該P(yáng)型雜質(zhì)元素的由于氫而N型化的結(jié)果即活性化率的變化影響，而 能夠精度良好地、包括再現(xiàn)性良好地來(lái)控制晶體管的閾值電壓。并且，由于將無(wú)需在晶體管 的溝道區(qū)域?qū)氪罅康碾s質(zhì)元素，因此，也不會(huì)發(fā)生由于雜質(zhì)元素的雜質(zhì)散亂造成的遷移 率降低的問(wèn)題。本發(fā)明的半導(dǎo)體裝置的制造方法，是按照上述見(jiàn)解所進(jìn)行，在制造該半導(dǎo)體裝置 時(shí)，首先，進(jìn)行器件部形成工序。這個(gè)工序中，在基體層形成包含元件的至少一部分的器件 部。作為器件部中所含的元件，能夠適用例如MOS晶體管、雙極晶體管、或二極管的其 中至少一個(gè)?；w層例如從單晶硅半導(dǎo)體、IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、III-V族 化合物半導(dǎo)體、IV-IV族化合物半導(dǎo)體、包含這些同族元素的混晶、以及氧化物半導(dǎo)體構(gòu)成 的組所選擇的至少一個(gè)。其次，進(jìn)行剝離層形成工序，對(duì)基體層離子注入剝離用物質(zhì)形成剝離層。作為剝離 用物質(zhì)，能夠適用例如氫或惰性元素。其次，進(jìn)行粘貼工序，把形成有器件部的基體層粘貼到基板。對(duì)于基板能夠適用玻 璃基板或是單晶硅半導(dǎo)體基板。例如在上述基板適用玻璃基板時(shí)，該基板變得透明，因此能 夠把該半導(dǎo)體裝置適用在液晶顯示裝置等顯示裝置。其次，進(jìn)行分離工序，通過(guò)把被粘貼到基板的基體層加熱，沿著剝離層分離去除沒(méi) 有形成基體層的器件部的基體層的深度方向的一部分。由此，使基體層薄膜化。其結(jié)果，將 能夠提高元件的動(dòng)作速度并且降低寄生電容。這時(shí)，由于基體層被加熱，將能夠分離去除上 述剝離層并且從基體層去除基體層中所含的剝離用物質(zhì)。此后，進(jìn)行離子注入工序，用來(lái)調(diào)整元件的P型區(qū)域的雜質(zhì)濃度，向基體層離子注 入P型雜質(zhì)元素。作為P型雜質(zhì)元素，能夠適用P型雜質(zhì)元素。這時(shí)，由于在上述分離工序 中剝離用物質(zhì)從基體層被去除，抑制P型雜質(zhì)元素的不活性化，將能夠維持其作為P型雜質(zhì) 元素的功能。其結(jié)果，將能夠精度良好地且再現(xiàn)性良好地適當(dāng)化元件的P型區(qū)域的雜質(zhì)濃 度。并且，由于降低對(duì)基體層的P型雜質(zhì)元素的注入量變得可能，因此將抑制雜質(zhì)散亂造成 的遷移率的降低。并且，這樣地制造的半導(dǎo)體裝置，具有在基體層中所含的P型雜質(zhì)元素當(dāng)中、電活 性的P型雜質(zhì)元素的比例在80%以上且在100%以下的區(qū)域?qū)⒆兊每赡?。不過(guò)，在上述分離工序之后，也可以另外進(jìn)行熱處理工序、加熱基體層從基體層去 除剝離用物質(zhì)。由此一來(lái)，將能夠從基體層確實(shí)地去除剝離用物質(zhì)。并且，也可以是在上述分離工序之后，進(jìn)行絕緣膜形成工序，形成覆蓋在基體層 的被分離去除的一側(cè)的絕緣膜，接著，進(jìn)行離子注入工序，通過(guò)其絕緣膜在基體層離子注入 P型雜質(zhì)元素。因此，在這樣被制造的半導(dǎo)體裝置，基體層及絕緣層中所含的P型雜質(zhì)元素 的濃度分布將在基體層及絕緣層界面中成為連續(xù)的分布。并且，也可以是，分離工序之后進(jìn)行熱處理工序，此后，通過(guò)根據(jù)絕緣膜形成工序
7形成的絕緣膜在基體層可以離子注入P型雜質(zhì)元素。根據(jù)本發(fā)明，由于加熱了基體層之后，把用來(lái)調(diào)整元件的P型區(qū)域的雜質(zhì)濃度的P 型雜質(zhì)元素離子注入到基體層，因此能夠根據(jù)加熱來(lái)去除在基體層所含的剝離用物質(zhì)，其 結(jié)果，能夠抑制上述P型雜質(zhì)元素的不活性化，維持其作為P型雜質(zhì)元素的功能。換句話說(shuō)， 能夠精度良好地且再現(xiàn)性良好地適當(dāng)化元件的P型區(qū)域的雜質(zhì)濃度。進(jìn)一步地，一邊維持 P型雜質(zhì)元素的功能并且降低對(duì)基體層的P型雜質(zhì)元素的注入量，因此，能夠抑制雜質(zhì)散亂 造成的遷移率的降低。


圖1是示意地示出半導(dǎo)體裝置的主要部分構(gòu)造的剖視圖。圖2是示出形成在硅基板的熱氧化膜的剖視圖。圖3是示出離子注入磷的工序的剖視圖。圖4是示出形成熱氧化膜、N阱區(qū)域的狀態(tài)的剖視圖。圖5是示出圖形化了的熱氧化膜及氮化硅膜的剖視圖。圖6是示出形成有LOCOS氧化膜的狀態(tài)的剖視圖。圖7是示出形成有氧化膜的狀態(tài)的剖視圖。圖8是示出對(duì)N阱區(qū)域離子注入硼的工序的剖視圖。圖9是示出離子注入硼的工序的剖視圖。圖10是示出形成柵極氧化膜的狀態(tài)的剖視圖。圖11是示出形成有柵電極的狀態(tài)的剖視圖。圖12是示出形成低濃度雜質(zhì)區(qū)域的工序的剖視圖。圖13是示出在N阱區(qū)域形成低濃度雜質(zhì)區(qū)域的工序的剖視圖。圖14是示出形成有側(cè)壁的狀態(tài)的剖視圖。圖15是示出形成高濃度雜質(zhì)區(qū)域的工序的剖視圖。圖16是示出在N阱區(qū)域形成高濃度雜質(zhì)區(qū)域的工序的剖視圖。圖17是示出形成有平坦化膜的狀態(tài)的剖視圖。圖18是示出形成有剝離層的狀態(tài)的剖視圖。圖19是示出形成有源電極及漏電極的狀態(tài)的剖視圖。圖20是示出粘貼到玻璃基板上的器件部的剖視圖。圖21是示出分離了硅基板的一部分的狀態(tài)的放大剖視圖。圖22是示出通過(guò)氧化膜離子注入的狀態(tài)的剖視圖。圖23是示出與玻璃基板上的電元件連接的器件部的剖視圖。圖24是示出半導(dǎo)體裝置的主要部分的俯視圖。符號(hào)說(shuō)明S半導(dǎo)體裝置D器件部1硅基板(基體層)4 N型雜質(zhì)元素10LOCOS 氧化膜
8
13,15溝道區(qū)域
16柵極氧化膜
17柵電極
19N型雜質(zhì)元素
20N型低濃度雜質(zhì)區(qū)域
22P型雜質(zhì)元素
23P型低濃度雜質(zhì)區(qū)域
26N型雜質(zhì)元素
27N型高濃度雜質(zhì)區(qū)域
29P型雜質(zhì)元素
30P型高濃度雜質(zhì)區(qū)域
32剝離用物質(zhì)
33剝離層
38玻璃基板(基板)
39氧化膜
40層間絕緣膜
43雜質(zhì)元素
45雜質(zhì)元素
50P型雜質(zhì)元素、硼
51第1活性區(qū)域
52第2活性區(qū)域
56PMOS晶體管
57NMOS晶體管
具體實(shí)施例方式以下，按照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。并且，本發(fā)明并受到以下實(shí)施方式的 限定。實(shí)施方式1圖1 圖22、圖24示出本發(fā)明的實(shí)施方式1。圖1，是示意地示出半導(dǎo)體裝置S的 主要部分構(gòu)造的剖視圖。圖2 圖22，是示出半導(dǎo)體裝置S的各個(gè)制造工序的剖視圖。圖 24是表示半導(dǎo)體裝置S的主要部分的俯視圖。雖然省略圖示，半導(dǎo)體裝置S，例如被直接形成在構(gòu)成液晶顯示裝置的顯示面板的 玻璃基板38，例如適用來(lái)作為驅(qū)動(dòng)控制顯示面板的多個(gè)象素的驅(qū)動(dòng)電路、電源電路、時(shí)鐘生 成電路、輸出入電路、和存儲(chǔ)器電路等各種功能電路。這里，雖然省略圖示，液晶顯示裝置，具備形成有多個(gè)TFT (晶體管)的TFT基板、 與TFT基板相對(duì)設(shè)置的相對(duì)基板、以及在TFT基板及相對(duì)基板之間設(shè)置的液晶層。相對(duì)基 板，例如在玻璃基板上形成有由ITO等構(gòu)成的共通電極和濾色片等。另一方面，在TFT基板， 在上述玻璃基板38上形成有多個(gè)TFT和象素電極等。如圖1所示，半導(dǎo)體裝置S具備玻璃基板38、以及在玻璃基板38上的基體層1高密度且高精度地形成的器件部D。在器件部D中，包含作為元件的晶體管56、57，晶體管56、 57由平坦化膜37所覆蓋。由此地，器件部D，隔著平坦化膜37和玻璃基板38通過(guò)自我連 接粘貼。換句話說(shuō)，基體層1，與器件部D—起被粘貼到玻璃基板38。并且，把半導(dǎo)體裝置S適用在進(jìn)行透過(guò)顯示的液晶顯示裝置時(shí)，最好是，基板38是 玻璃基板38等透明基板，不過(guò)，如果適用在其他顯示裝置等時(shí)，基板38能夠適用單晶硅半 導(dǎo)體基板等其他基板。器件部D，如圖1及圖24所示，具有半導(dǎo)體元件的NMOS晶體管57及PMOS晶體管 56。作為電性地分離這些各各個(gè)晶體管56、57彼此之間的元件分離區(qū)域，如圖1所示，形成 有作為元件分離用膜的LOCOS氧化膜10。這里，圖1中右側(cè)的PMOS晶體管56示意地示出在圖24的A-A斷面。另一方面， 圖1中左側(cè)的NMOS晶體管57示意地示出在圖24的B-B斷面。并且，圖1及圖24中，雖然各示出一個(gè)NMOS晶體管57及PMOS晶體管56，但是，所 形成的元件并不限于這些，能夠適用于所有半導(dǎo)體元件。并且，其件數(shù)從一個(gè)到數(shù)百萬(wàn)個(gè)程 度沒(méi)有限制。并且，能夠在器件部D預(yù)先形成包含元件的至少一部分。基體層1，具有在圖1中右側(cè)的N阱區(qū)域7所形成的第1活性區(qū)域51、和在圖1中 左側(cè)的區(qū)域所形成的第2活性區(qū)域52。第1活性區(qū)域51構(gòu)成PMOS晶體管56，另一方面， 第2活性區(qū)域52構(gòu)成NMOS晶體管57。上述第1及第2活性區(qū)域51、52分別具有如下的LDD (LightlyDoped Drain)結(jié)構(gòu)， 即該LDD由在溝道區(qū)域13、15的左右兩外側(cè)所各自形成的低濃度雜質(zhì)區(qū)域23、20、以及在 其低濃度雜質(zhì)區(qū)域23、20的外側(cè)所形成的高濃度雜質(zhì)區(qū)域30、27構(gòu)成。換句話說(shuō)，在第1活性區(qū)域51形成有溝道區(qū)域13并且形成了配置在其左右兩側(cè) 的P型低濃度雜質(zhì)區(qū)域23、和配置在其P型低濃度雜質(zhì)區(qū)域23外側(cè)的P型高濃度雜質(zhì)區(qū) 域30。另一方面，在第2活性區(qū)域52形成有溝道區(qū)域15、并且形成有配置在其左右兩側(cè)的 N型低濃度雜質(zhì)區(qū)域20、和配置在其N型低濃度雜質(zhì)區(qū)域20的外側(cè)的N型高濃度雜質(zhì)區(qū)域 27。基體層1，例如是單晶硅半導(dǎo)體等半導(dǎo)體層。并且，基體層1，除了單晶硅半導(dǎo)體層 以外，也能夠使得其構(gòu)成為從IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、III-V族化合物半導(dǎo)體、 IV-IV族化合物半導(dǎo)體、包含這些同族元素的混晶、以及氧化物半導(dǎo)體構(gòu)成的組中所選擇的 至少一個(gè)?；w層1的一部分，如后述地，沿著根據(jù)離子注入氫等剝離用物質(zhì)所形成的剝離 層來(lái)加以分離去除。由此地，基體層1根據(jù)加熱處理把其一部分加以分離去除而被薄膜化。如圖1所示，在玻璃基板38的表面疊層有作為絕緣膜的平坦化膜37。在這個(gè)平坦 化膜37進(jìn)一步地疊層了層間絕緣膜34及平坦化膜31。在平坦化膜31的上面，形成有柵極 氧化膜16及LOCOS氧化膜10。在柵極氧化膜16的上面，疊層有形成了上述第1活性區(qū)域 51及第2活性區(qū)域52的基體層1。基體層1的表面和LOCOS氧化膜10 —起地被絕緣層的 氧化膜39覆蓋。氧化膜39，在構(gòu)成器件部D表面的基體層1表面、和在沒(méi)有設(shè)置這個(gè)基體 層1的區(qū)域的玻璃基板38的表面的雙方連續(xù)形成。進(jìn)一步地，氧化膜39由層間絕緣膜40 覆蓋。并且，平坦化膜31和柵極氧化膜16之間，例如由多晶硅等構(gòu)成的柵電極17及側(cè)壁24。柵電極17，隔著柵極氧化膜16與溝道區(qū)域13、15相對(duì)。另一方面，側(cè)壁24，被配置 在柵電極17的側(cè)方，隔著柵極氧化膜16與低濃度雜質(zhì)區(qū)域20、23相對(duì)。平坦化膜31及層間絕緣膜34，各自與高濃度雜質(zhì)區(qū)域27、30和上下重疊的位置， 貫通形成接觸孔35。接觸孔35，各自形成作為金屬電極的源電極36及漏電極36。這樣地，本實(shí)施方式1半導(dǎo)體裝置S，具有CMOS構(gòu)造。換句話說(shuō)，如圖24所示，施 加有輸入電壓的金屬配線36i，隔著接觸孔35g與NMOS晶體管57的柵電極17η、以及PMOS 晶體管56的柵電極17ρ各自電連接。并且，NMOS晶體管57及PMOS晶體管56的漏極區(qū)域， 與被取出輸出電壓的金屬配線360各自電連接。并且，基體層1，在NMOS晶體管57的溝道區(qū)域15或是PMOS晶體管56的溝道區(qū) 域13內(nèi)，含有P型雜質(zhì)元素即硼，具有其基體層1中包含的硼當(dāng)中電活性的硼比例是80% 以上并且是100%以下的區(qū)域。特別是，在基體層1的硼濃度是再5 X IO16CnT3以上并且在 IXlO18cnT3以下。并且，電活性的P形式雜質(zhì)元素(例如硼等)的載流子濃度，也可以是 5 X IO16CnT3 以上并且在 lX1018cnT3。進(jìn)一步地，不僅是在基體層1中含硼、在氧化膜39中也含硼，其基體層1及氧化膜 39中所含的硼濃度分布，在基體層1及氧化膜39界面中為連續(xù)。-制造方法-其次，說(shuō)明上述半導(dǎo)體裝置S的制造方法。首先，器件部形成工序中，例如在單晶硅半導(dǎo)體層即基體層1，形成至少包含元件 即NMOS晶體管57及PMOS晶體管56的一部分的器件部D。換句話說(shuō)，如圖2所示，對(duì)于晶 片即硅基板1 (相當(dāng)于體層1)，形成30nm左右的厚度的熱氧化膜2。熱氧化膜2的目的在 于在后邊進(jìn)行離子注入的工序中用來(lái)防御硅基板1的表面污染，但是熱氧化膜2并不一定 是必要的。這里，作為基體層1，雖然舉出由單晶硅半導(dǎo)體構(gòu)成的硅基板1為例來(lái)說(shuō)明，不過(guò)， 本發(fā)明并不限于此能夠以包含其他半導(dǎo)體等的材料來(lái)構(gòu)成。換句話說(shuō)，能夠使得基體層1 結(jié)構(gòu)為從單晶硅半導(dǎo)體、IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、III-V族化合物半導(dǎo)體、含 IV-IV族化合物半導(dǎo)體、包含這些同族元素的混晶、以及氧化物半導(dǎo)體構(gòu)成的群選擇的至少一個(gè)。其次，如圖3所示，在成為第2活性區(qū)域52的區(qū)域形成了抗蝕遮罩3的狀態(tài)，向第 1活性區(qū)域51的區(qū)域離子注入N型雜質(zhì)元素4 (例如磷等)。離子注入磷元素時(shí)，把注入能 源設(shè)定在50 150KeV左右且把劑量為1 X IO12 1 X IO13CnT2左右。這時(shí)，在后工序中，去除粘貼到玻璃基板38的基體層1的硅薄膜中所含的氫之后， 在硅薄膜的整面也在N阱區(qū)域7注入硼等P型雜質(zhì)時(shí)，則考量與P型雜質(zhì)元素所抵消的相 當(dāng)部分來(lái)追加設(shè)定N型雜質(zhì)元素的注入量。此后，如圖4所示，去除了熱氧化膜2之后，根據(jù)在氧化氣氛中進(jìn)行900 1000° 左右的熱處理，形成30nm左右厚度的熱氧化膜6并且使注入到N阱區(qū)域7的雜質(zhì)元素?cái)U(kuò)散 來(lái)形成N阱區(qū)域7。其次，在熱氧化膜6的表面以CVD等形成了 200nm左右的厚度的氮化硅膜9之后， 如圖5所示，進(jìn)行氮化硅膜9及熱氧化膜6的圖形化。由此，在留下有這些氮化硅膜9及熱 氧化膜6的區(qū)域，其后形成NMOS晶體管57和PMOS晶體管56。
接著，如圖6所示，根據(jù)在氧氣氛中900 1000°左右的熱處理來(lái)進(jìn)行LOCOS氧 化。由此，形成200 500nm左右的厚度例如350nm的LOCOS氧化膜10。LOCOS氧化膜10， 是被形成在從上述氮化硅膜9及熱氧化膜6所露出的區(qū)域。并且，LOCOS氧化是為了元件 分離的方法，但是，例如也可以根據(jù)STI (Shallow Trench Isolation)等的LOCOS氧化以外 的方法來(lái)進(jìn)行元件分離。其次，一旦去除氮化硅膜9及熱氧化膜6之后，在氧氣氛中進(jìn)行1000°C左右的熱處 理，如圖7所示，在硅基板1的表面形成20nm左右的厚度的熱氧化膜11。其次，如圖8所示，使得PMOS晶體管56形成區(qū)域開(kāi)口地來(lái)形成抗蝕膜12。根據(jù)離 子注入把用來(lái)設(shè)定PMOS晶體管56的閾值電壓的雜質(zhì)元素43導(dǎo)入N阱區(qū)域7。這時(shí)，若是注入的雜質(zhì)元素43是磷等N型雜質(zhì)元素則進(jìn)行注入，若是在上述雜質(zhì) 元素43是硼等P型雜質(zhì)元素的情況時(shí)，這時(shí)不進(jìn)行注入，省略圖8所示的本工序。有關(guān)注 入N型或是注入P型雜質(zhì)元素的哪一個(gè)，根據(jù)柵電極材料及根據(jù)其導(dǎo)電型來(lái)適當(dāng)?shù)剡x擇。例如，在柵電極適用了 N+多晶硅的PMOS晶體管的情況時(shí)，考慮柵電極的工作函 數(shù)，一般為了設(shè)定閾值電壓而注入硼，因此將省略本工序。另一方面，如果在柵電極使用P+ 多晶硅時(shí)，以ι χ IO12 1 X IO13CnT2左右的劑量，根據(jù)10 50KeV左右的能源進(jìn)行磷離子注 入。按照控制目標(biāo)值和構(gòu)成的閾值電壓來(lái)調(diào)整劑量。其次，如圖9所示，使得NMOS晶體管57的區(qū)域開(kāi)口地來(lái)形成抗蝕膜14。根據(jù)離子 注入把用來(lái)設(shè)定NMOS晶體管57的閾值電壓的雜質(zhì)元素45導(dǎo)入硅基板1。這時(shí)，與PMOS晶體管的情況同樣地，若是注入的雜質(zhì)元素是磷等N型雜質(zhì)則進(jìn)行 注入，不過(guò)，若是上述雜質(zhì)元素45是硼等P型雜質(zhì)元素的情況時(shí)，這時(shí)不進(jìn)行注入，省略圖 9所示的本工序。例如，在柵電極適用了 N+多晶硅的NMOS晶體管的情況時(shí)，考慮柵電極的工作函 數(shù)，一般為了設(shè)定閾值電壓注入硼，因此，將省略這個(gè)工序。另一方面，如果在柵電極適用了 P+多晶硅時(shí)，以IXio12 IXlO13cnT2左右的劑量，根據(jù)10 50KeV左右的能源進(jìn)行磷離 子注入。按照控制目標(biāo)值和構(gòu)成的閾值電壓來(lái)調(diào)整劑量。此后，如圖10所示，一旦去除抗蝕膜14及熱氧化膜11之后，在氧氣氛中進(jìn)行 1000°C左右的熱處理。由此，在包含N阱區(qū)域7的硅基板1的表面形成10 20nm左右的 厚度的柵極氧化膜16。此后，如圖11所示，在柵極氧化膜16上面，形成NMOS晶體管57及PMOS晶體管56 的柵電極17。換句話說(shuō)，柵電極17，根據(jù)CVD等在柵極氧化膜16上面沉積300nm左右的厚 度的多晶硅層之后，根據(jù)擴(kuò)散等把磷等N雜質(zhì)元素導(dǎo)入柵電極17的內(nèi)部使得其成為N+多 晶硅層。接著，根據(jù)光刻法來(lái)圖形化N+多晶硅層形成柵電極17。接著，如圖12所示，使得在形成NMOS晶體管57的區(qū)域(圖12中的右側(cè)區(qū)域)開(kāi) 口地來(lái)形成抗蝕膜18，以柵電極17為遮罩，離子注入N型雜質(zhì)元素19。由此，在硅基板1 形成N型低濃度雜質(zhì)區(qū)域20。N型雜質(zhì)元素19例如適用磷。如果注入磷時(shí)，以IXlO13 IX IO14CnT2左右的劑量，根據(jù)10 50KeV左右的能源進(jìn)行離子注入。其次，如圖13所示，使得在形成PMOS晶體管56的區(qū)域(圖14中左側(cè)的區(qū)域)開(kāi) 口地形成抗蝕膜21，以柵電極17為遮罩，離子注入P型雜質(zhì)元素22。由此，形成P型低濃 度雜質(zhì)區(qū)域23。
如上述地，由于硼等P型雜質(zhì)元素的一部分將與氫成組其雜質(zhì)元素將被不活性 化，而失去作為本來(lái)的P型雜質(zhì)元素的功能。并且，根據(jù)存在于硅基板1內(nèi)部的氧原子氫的 干涉，熱施主被形成的結(jié)果，使得上述P型雜質(zhì)元素被N型化。因此，考慮實(shí)際地發(fā)揮功能 的P型雜質(zhì)元素的比例，來(lái)設(shè)定P型雜質(zhì)的劑量。P型雜質(zhì)，例如是硼元素，其離子注入條 件，例如注入硼(BF2+)時(shí)，以5X IO12 5X IO14CnT2左右的劑量，根據(jù)10 50KeV左右的能 源進(jìn)行離子注入。并且，由于硼的熱擴(kuò)散系數(shù)比較大，因此如果只有根據(jù)在后工序中形成PMOS晶體 管56的P型高濃度雜質(zhì)區(qū)域時(shí)注入的硼的熱擴(kuò)散，有時(shí)能夠形成PMOS晶體管56的P型低 濃度雜質(zhì)區(qū)域。因此，不一定要進(jìn)行為了形成P型低濃度雜質(zhì)區(qū)域的離子注入。在上述P型低濃度雜質(zhì)區(qū)域23的形成工序，由于以柵電極17作為遮罩進(jìn)行，因此 在這時(shí)需要在柵電極17形成后進(jìn)行。并且，因?yàn)檫@時(shí)導(dǎo)入的P型雜質(zhì)元素22，對(duì)PMOS晶體 管的閾值電壓不會(huì)直接造成影響，因此不會(huì)對(duì)閾值電壓的精度、再現(xiàn)性直接造成不良影響。其次，使得覆蓋柵極氧化膜16及LOCOS氧化膜10等地根據(jù)CVD等來(lái)形成SiO2膜。 此后，根據(jù)對(duì)上述SiO2膜進(jìn)行各向異性干蝕刻法，如圖14所示，在柵電極17的兩側(cè)壁形成 由SiO2構(gòu)成的側(cè)壁24。其次，如圖15所示，使得在形成NMOS晶體管57的區(qū)域開(kāi)口地形成抗蝕膜25，以柵 電極17和側(cè)壁24為遮罩，在硅基板1離子注入磷等N型雜質(zhì)元素26。由此，在N型低濃度 雜質(zhì)區(qū)域20的兩外側(cè)形成N型高濃度雜質(zhì)區(qū)域27。接著，如圖16所示，使得在形成PMOS晶體管56的區(qū)域開(kāi)口地形成抗蝕28，以柵電 極17和側(cè)壁24作為遮罩，向硅基板1離子注入硼等P型雜質(zhì)元素29。由此，在P型低濃度 雜質(zhì)區(qū)域23的兩外側(cè)形成P型高濃度雜質(zhì)區(qū)域30。此后，對(duì)被離子注入雜質(zhì)元素的區(qū)域進(jìn) 行熱處理，使該雜質(zhì)元素活性化。作為熱處理例如以900°C進(jìn)行10分種的熱處理。此后，如圖17所示，使得覆蓋柵電極17及側(cè)壁24等地來(lái)形成SiO2等絕緣膜之后， 根據(jù)CMP等平坦化來(lái)形成厚度600nm左右的平坦化膜31。其次，進(jìn)行剝離層形成工序。在剝離層形成工序，如圖18所示，對(duì)硅基板1，通過(guò)平 坦化膜31離子注入剝離用物質(zhì)32形成剝離層33。對(duì)于剝離用物質(zhì)32，適用氫。并且，也 可以取代氫或是在氫以外適用He和Ne等惰性元素。作為離子注入的條件，例如剝離用物 質(zhì)32是氫的情況，使得劑量約2 X IO16 IX 1017cnT2，注入能源為約100 200KeV左右。此后，如圖19所示，在平坦化膜31的表面形成層間絕緣膜34。接著，在平坦化膜 31及層間絕緣膜34形成接觸孔35，在接觸孔35的底部使高濃度雜質(zhì)區(qū)域27、30露出。此 后，在接觸孔35的內(nèi)部填充金屬材料，如圖19所示，形成作為金屬電極的源電極36及漏電 極36。并且，在圖示省略的柵電極17的其他地方中，對(duì)柵電極17同樣地也形成接觸孔 35，在內(nèi)部填充金屬材料，在柵電極17形成用來(lái)施加電壓的金屬電極。并且，通過(guò)使得在剝 離用物質(zhì)32的離子注入前形成的平坦化膜31形成為較厚，不形成層間絕緣膜34地來(lái)形成 接觸孔35、源電極36及漏電極36。其次，如圖20所示，使得覆蓋上述NMOS晶體管57及PMOS晶體管56地來(lái)形成平 坦化膜37。換句話說(shuō)，首先，根據(jù)在層間絕緣膜34上面，根據(jù)CVD等沉積形成絕緣膜。其 次，以CMP法等把絕緣膜的表面研磨平坦化。
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如同上述地，進(jìn)行器件部形成工序來(lái)在硅基板1的基體層1形成包括作為元件的 NMOS晶體管57及PMOS晶體管56的至少一部分的器件部D。此后，進(jìn)行粘貼工序。在粘貼工序，向基板38粘貼形成有器件部D的硅基板1(基 體層1)?；?8例如適用玻璃基板38。換句話說(shuō)，各自進(jìn)行SCl沖洗平坦化膜37的表面 和玻璃基板38的表面。SCl沖洗液，由氨、過(guò)氧化氫和水構(gòu)成，這是為了把對(duì)象物的表面親 水化而進(jìn)行的。此后，如圖20所示，在玻璃基板38位置配合器件部D，通過(guò)根據(jù)范德耳瓦斯 引力(Van der Waals attraction)的自我接合，使得在平坦化膜37的表面互相貼合。其次，進(jìn)行分離工序。分離工序中，如圖21所示，通過(guò)以400 600°C左右加熱被 粘貼到玻璃基板38的硅基板1 (基體層1)，沿著剝離層33分離去除該硅基板1 (基體層1) 的深度方向的一部分(也就是隔著剝離層33與柵電極17相反面的部分、沒(méi)有形成器件部 D的一部分)。結(jié)果，把NMOS晶體管57及PMOS晶體管56移到玻璃基板38的上面。此后，根據(jù)蝕刻法等去除了剝離層33之后，根據(jù)蝕刻法和CMP等對(duì)基體層1 (包含 N阱區(qū)域7)薄膜化直到LOCOS氧化膜10露出為止，進(jìn)行元件分離。并且，直到LOCOS氧化 膜10露出為止對(duì)基體層1的這個(gè)蝕刻工序并不一定是必要的。此后，進(jìn)行熱處理工序，加熱基體層1從基體層1去除作為剝離用物質(zhì)的氫。換句 話說(shuō)，根據(jù)400 600°C的溫度進(jìn)行30分 4小時(shí)左右的熱處理，去除基體層1內(nèi)部的氫。其次，進(jìn)行絕緣膜形成工序，如圖22所示，形成覆蓋在基體層1的被分離去除的一 側(cè)的絕緣膜的氧化膜39。氧化膜39，根據(jù)CVD等形成為10 IOOnm左右的厚度。并且，把 氧化膜39形成為包含器件部D側(cè)面的表面、和沒(méi)有設(shè)置器件部D的玻璃基板38的表面。此后，進(jìn)行離子注入工序，如圖22所示，調(diào)整NMOS晶體管57及調(diào)整PMOS晶體管 56的P型區(qū)域的雜質(zhì)濃度，為了適當(dāng)?shù)卦O(shè)定其閾值電壓，在基體層1通過(guò)氧化膜39離子注 入P型雜質(zhì)元素的硼50。換句話說(shuō)，硼50是從與基體層1的柵電極17的相反側(cè)來(lái)導(dǎo)入。由此，調(diào)整NMOS晶體管57及PMOS晶體管56的閾值電壓。作為硼50的注入條件， 例如，把劑量為IXio12- IX IO13CnT2，注入能源為20 IOOKeV左右。這樣地被制造出來(lái)的半導(dǎo)體裝置S將具有基體層1中所含的硼當(dāng)中電活性的硼的 比例在80%以上且在100%以下的區(qū)域。并且，在基體層1及氧化膜39中所含的硼的濃度 分布，成為在基體層1及氧化膜39的界面中連續(xù)分布。其次，如圖1所示，在氧化膜39的表面形成層間絕緣膜40。此后，使注入的雜質(zhì)元 素活化，進(jìn)行以500 600°C左右、30分 4小時(shí)左右的熱處理、或是對(duì)玻璃基板38不會(huì)帶 來(lái)不良影響地以600 700°C短時(shí)間進(jìn)行(10分鐘以下)的熱處理。由此，來(lái)制造半導(dǎo)體裝置S。-實(shí)施方式1的效果_因此，根據(jù)這個(gè)實(shí)施方式1，加熱基體層1之后，為了調(diào)整NMOS晶體管57及PMOS 晶體管56的P型區(qū)域的雜質(zhì)濃度，把用來(lái)適當(dāng)設(shè)定閾值電壓的硼50離子注入基體層1，根 據(jù)事先的分離工序和熱處理工序進(jìn)行的加熱處理能夠去除基體層1所含的氫。結(jié)果，將能 夠抑制導(dǎo)入基體層1的硼50由于氫所造成的不活性化，而能夠維持硼50作為P型雜質(zhì)元 素的功能。換句話說(shuō)，能夠使得NMOS晶體管57及PMOS晶體管56的閾值電壓精度良好地 且再現(xiàn)性良好地予以適當(dāng)化。進(jìn)一步地，由于能夠維持P型雜質(zhì)元素的功能并且降低基體 層1的硼50的注入量，因此也能夠抑制雜質(zhì)散亂所造成的遷移率的降低。
由此，所制造出來(lái)的半導(dǎo)體裝置S，將提高NMOS晶體管57及PMOS晶體管56的動(dòng) 作速度并且降低寄生電容。并且，不僅是在分離工序的加熱處理，進(jìn)一步地還進(jìn)行熱處理工序，因此能夠充分 地加熱基體層1，從該基體層1來(lái)確實(shí)地去除氫。_其他實(shí)施方式_上述實(shí)施方式1中，雖然把加熱處理基體層1的熱處理工序與分離工序分別進(jìn)行， 不過(guò)，也可以省略上述熱處理工序把為了從基體層1去除氫的熱處理兼做前頭的分離工序 的基體層1的熱處理就可以。由此，能夠謀求縮短工序數(shù)降低成本。并且，上述實(shí)施方式1中雖然說(shuō)明了讓器件部D粘貼到玻璃基板38的例子，但是， 如剖視圖的圖23所示，也可以是對(duì)在該玻璃基板38所預(yù)先形成的電元件42，來(lái)電連接粘 貼到玻璃基板38的器件部D的NMOS晶體管57及PMOS晶體管56。換句話說(shuō)，對(duì)預(yù)先形成有能動(dòng)元件和無(wú)源元件等電元件42的玻璃基板38，在上述 粘貼工序中粘貼器件部D。此后，進(jìn)行上述熱處理工序。其次，形成氧化膜39使其覆蓋玻 璃基板38上面的器件部D和電元件42之后，進(jìn)行上述離子注入工序。其次，形成層間絕緣 膜40使其覆蓋上述氧化膜39。此后，在器件部D形成接觸孔46，在其接觸孔46的底部使 得源電極36和漏電極36露出。另一方面，在器件部D的側(cè)方，使得電元件42露出地來(lái)在 氧化膜39及層間絕緣膜40形成接觸孔47。由此，通過(guò)接觸孔46、47連接電元件42、源電 極36或是漏電極36，圖形化形成金屬配線41。也可以這樣地來(lái)制造半導(dǎo)體裝置S。并且，上述實(shí)施方式1中，雖然作為元件舉出MOS晶體管的例子加以說(shuō)明，不過(guò)，本 發(fā)明并不受到這個(gè)限定。換句話說(shuō)，對(duì)于元件，能夠適用MOS晶體管、雙極晶體管和二極管 當(dāng)中的至少一個(gè)。例如，元件為MOS晶體管的情況時(shí)，P型區(qū)域，能夠作為MOS晶體管的溝道區(qū)域適 用于本發(fā)明。并且，在元件為雙極晶體管的情況時(shí)，P型區(qū)域，能夠作為雙極晶體管的基極 區(qū)適用本發(fā)明。并且，在元件為PN結(jié)二極管的情況時(shí)，P型區(qū)域，同樣地能夠作為PN結(jié)二 極管的P型區(qū)域適用于本發(fā)明。并且，實(shí)施方式1中，在例如單晶硅半導(dǎo)體層即基體層1形成包含元件的NMOS晶 體管57及PMOS晶體管56的至少一部分的器件部D的元件形成工序中，說(shuō)明了基本上省略 硼等P型雜質(zhì)元素的離子注入工序的方法。但是，也可以是在器件部形成工序進(jìn)行硼等P型雜質(zhì)元素的離子注入工序，粘貼 到玻璃基板38分離去除之后，為了設(shè)定NMOS晶體管57及PMOS晶體管56的閾值電壓，通 過(guò)氧化膜39向基體層1離子注入P型雜質(zhì)元素即硼50。這個(gè)情況，如前述地，在器件部形成工序進(jìn)行離子注入時(shí)，考慮與氫的結(jié)合的P型 雜質(zhì)元素的不活性化、和考慮由于熱施主造成的溝道區(qū)域的N型化，必須根據(jù)預(yù)先使得對(duì) 溝道形成區(qū)域的硼等P型雜質(zhì)的注入量為多來(lái)適當(dāng)調(diào)整最終地電性地作為受主功能的P型 雜質(zhì)濃度。然而，由于能夠根據(jù)粘貼到玻璃基板38、分離去除之后的離子注入最終地調(diào)整閾 值電壓，因此與只有在器件部形成工序中進(jìn)行P型雜質(zhì)元素的離子注入的情況相比，將能 夠良好地來(lái)控制設(shè)定P型雜質(zhì)濃度。并且，例如對(duì)于與具有平面微小元件尺寸的MOS晶體管的溝道區(qū)域內(nèi)的源區(qū)域及 漏極區(qū)域的低濃度雜質(zhì)區(qū)域相鄰的部位、為了抑制所謂短溝道效應(yīng)、以柵電極為遮罩從斜
15方向來(lái)離子注入(Halo注入)P型雜質(zhì)元素的情況，由于分離去除后的離子注入是不可能 的，因此，最好是在元件形成工序、和粘貼薄膜分離之后的工序的雙方工序中來(lái)導(dǎo)入P型雜 質(zhì)元素。_產(chǎn)業(yè)實(shí)用性-綜合所述，本發(fā)明對(duì)于例如適用于液晶顯示裝置等的半導(dǎo)體裝置、及其制造方法 非常有用，特別是適用于把在基體層形成的元件在其他的基板上薄膜化地來(lái)形成并且使得 其P型區(qū)域的雜質(zhì)濃度精度良好且再現(xiàn)性良好地加以適當(dāng)化。
權(quán)利要求
一種半導(dǎo)體裝置的制造方法，其特征在于該制造方法具有在基體層形成包含元件的至少一部分的器件部的器件部形成工序、對(duì)所述基體層離子注入剝離用物質(zhì)形成剝離層的剝離層形成工序、把已形成有所述器件部的基體層粘貼到基板的粘貼工序、以及通過(guò)把粘貼到所述基板的所述基體層加熱沿著所述剝離層分離去除該基體層的未形成所述器件部的所述基體層的深度方向的一部分的分離工序，該制造方法包括在所述分離工序之后進(jìn)行的、用來(lái)調(diào)整所述元件的P型區(qū)域的雜質(zhì)濃度在所述基體層離子注入P型雜質(zhì)元素的離子注入工序。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于該制造方法包括在所述分離工序之后進(jìn)行的加熱所述基體層來(lái)從該基體層去除所述 剝離用物質(zhì)的熱處理工序。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于該制造方法包括形成覆蓋所述基體層的被分離去除的一側(cè)的絕緣膜的絕緣膜形成工序，所述離子注入工序中，通過(guò)所述絕緣膜向所述基體層離子注入所述P型雜質(zhì)元素。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于該制造方法包括所述分離工序之后進(jìn)行的加熱所述基體層來(lái)從該基體層去除所述剝 離用物質(zhì)的熱處理工序，和對(duì)被熱處理的所述基體層形成覆蓋該基體層的被分離去除的一側(cè)的絕緣膜的絕緣膜 形成工序；所述離子注入工序是通過(guò)所述絕緣膜向所述基體層離子注入所述P型雜質(zhì)元素。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于 所述P型雜質(zhì)元素是硼。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于 所述基板是玻璃基板或是單晶硅半導(dǎo)體基板。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于所述基體層包含從單晶硅半導(dǎo)體、IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、III-V族化合 物半導(dǎo)體、IV-IV族化合物半導(dǎo)體、含這些同族元素的混晶、以及氧化物半導(dǎo)體構(gòu)成的組中 所選擇的至少一個(gè)。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于 所述剝離用物質(zhì)是氫或是惰性元素。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于 所述元件是MOS晶體管、雙極晶體管、和二極管當(dāng)中的至少一個(gè)。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于 所述元件是MOS晶體管，所述P型區(qū)域是MOS晶體管的溝道區(qū)域。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于 所述元件是雙極晶體管，所述P型區(qū)域是雙極晶體管的基極區(qū)。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于 所述元件是PN結(jié)二極管，所述P型區(qū)域是PN結(jié)二極管的P型區(qū)域。
13.一種半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置是把基體層粘貼到基板來(lái)構(gòu)成，該基體層的一部分沿著含氫的剝離層來(lái) 分離去除，該基體層形成有包含元件的至少一部分的器件部，所述基體層，含P型雜質(zhì)元素，并具有該基體層中所含的P型雜質(zhì)元素中電活性的P型 雜質(zhì)元素的比例在80%以上并且在100%以下的區(qū)域。
14.一種半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置是把基體層粘貼到基板來(lái)構(gòu)成，該基體層的一部分沿著含氫的剝離層來(lái) 分離去除，該基體層形成有包含元件的至少一部分的器件部，該半導(dǎo)體裝置具有在所述基體層的表面和沒(méi)有設(shè)置該基體層的區(qū)域的所述基板表面 的雙方連續(xù)地形成的絕緣層，所述基體層及所述絕緣層含P型雜質(zhì)元素，所述基體層及所述絕緣層中所含的P型雜質(zhì)元素的濃度分布在所述基體層及所述絕 緣層的界面是連續(xù)的。
15.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置，其特征在于所述P型雜質(zhì)元素的濃度在5X IO16CnT3以上并且在1 X IO18CnT3以下。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于電活性的所述P型雜質(zhì)元素的載流子濃度在5X IO16CnT3以上并且在IXlO18cnT3以下。
17.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置，其特征在于 所述P型雜質(zhì)元素是硼。
18.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置，其特征在于 所述基板是玻璃基板或是單晶硅半導(dǎo)體基板。
19.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置，其特征在于所述基體層是從單晶硅半導(dǎo)體、IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、III-V族化合物 半導(dǎo)體、IV-IV族化合物半導(dǎo)體、含這些同族元素的混晶、以及氧化物半導(dǎo)體構(gòu)成的組中所 選擇的至少一個(gè)。
20.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置，其特征在于 所述元件是MOS晶體管、雙極晶體管、和二極管當(dāng)中的至少一個(gè)。
21.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置的制造方法，其特征在于 所述元件是MOS晶體管，所述P型區(qū)域是MOS晶體管的溝道區(qū)域。
22.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置的制造方法，其特征在于 所述元件是雙極晶體管，所述P型區(qū)域是雙極晶體管的基極區(qū)。
23.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體裝置的制造方法，其特征在于 所述元件是PN結(jié)二極管，所述P型區(qū)域是PN結(jié)二極管的P型區(qū)域。
全文摘要
本發(fā)明具有在基體層形成器件部的器件部形成工序、在基體層形成剝離層的剝離層形成工序、把形成有器件部的基體層粘貼到基板的粘貼工序、以及通過(guò)把粘貼到基板的基體層加熱沿著剝離層分離去除基體層的深度方向的一部分的分離工序；進(jìn)一步地，還包括在分離工序之后進(jìn)行的用來(lái)調(diào)整元件的P型區(qū)域的雜質(zhì)濃度向基體層離子注入P型雜質(zhì)元素的離子注入工序。
文檔編號(hào)H01L29/732GK101911247SQ20088012234
公開(kāi)日2010年12月8日 申請(qǐng)日期2008年9月25日 優(yōu)先權(quán)日2007年12月27日
發(fā)明者多田憲史, 富安一秀, 福島康守, 竹井美智子, 高藤裕 申請(qǐng)人:夏普株式會(huì)社