專利名稱：半導體器件中互連線形成方法
技術領域：
本發(fā)明涉及半導體制造技術領域，特別涉及一種半導體器件中互連線形成方法。
背景技術：
半導體制程中，通常通過金屬連接線(本文件內，簡稱為互連線)實現器件與外部 電路間的電連接。形成所述互連線的步驟包括如圖1所示，在基底10上形成具有互連線 結構22的介質層20及覆蓋所述互連線結構22的底壁和側壁的晶種層(圖未示)；如圖2 所示，在所述晶種層上形成填充所述互連線結構22的電鍍層30。 形成所述電鍍層30的基本原理在于將載有所述晶種層的基底沉浸在電鍍溶液 中，所述基底和晶種層作為帶負電荷的平板或陰極電連接到外電源。固體金屬塊沉浸在所 述電鍍溶液中并構成帶正電荷的陽極。電鍍過程中，溶液中的金屬離子在晶種層表面被還 原成金屬原子，同時在陽極發(fā)生氧化反應，以平衡陰極電流。 通常，利用傳統(tǒng)工藝形成所述電鍍層的步驟包括如圖3所示，采用第一電流形成 覆蓋所述晶種層的底電鍍分層32 ;如圖4所示，采用第二電流形成覆蓋所述底電鍍分層的 頂電鍍分層34，所述第二電流使形成所述頂電鍍分層34的速率高于采用第一電流形成所 述底電鍍分層32的速率。 實踐中，尚需再對形成的電鍍層執(zhí)行研磨操作，方可執(zhí)行后續(xù)形成金屬互連的操 作。然而，實際生產發(fā)現，應用上述方法執(zhí)行電鍍及研磨操作后，填充尺寸較大(如，對于90 納米及其以下工藝，圖形區(qū)的臨界尺寸大于1微米)的圖形區(qū)后易形成有如圖5及圖6所 示的孔洞42，所述孔洞42易導致金屬互連效果的惡化。因此，如何減少所述孔洞的產生成 為本領域技術人員致力解決的主要問題。 2007年2月7日公布的公開號為"CN1909206A"的中國專利申請中提供了一種半 導體元件中內連線結構的制造方法，通過在內連線結構中形成有一或多個應力釋放層，以 抵消導電材料所引起的應力并有助于防止或減少產生拉回孔洞。 但是，應用上述專利申請中提供的方法減少所述孔洞的產生時，需在制程中引入 所述應力釋放層的形成步驟，需要在原有工藝中附加新技術，如，需要摸索所述應力釋放層 的形成工藝，以及，所述形成工藝與現行工藝的整合程度；需投入巨大的研發(fā)成本。

發(fā)明內容
本發(fā)明提供了一種半導體器件中互連線形成方法，可減少電鍍過程中孔洞的產 生。 本發(fā)明提供的一種半導體器件中互連線形成方法，包括 在基底上形成具有互連線結構的介質層及覆蓋所述互連線結構的底壁和側壁的 晶種層； 采用第一電流形成覆蓋所述晶種層的底電鍍分層； 形成覆蓋所述底電鍍分層并填充所述互連線結構的頂電鍍分層；
特別地，形成所述頂電鍍分層的步驟包括 采用過渡電流形成覆蓋所述底電鍍分層的過渡電鍍分層，所述過渡電流介于所述 第一電流和第二電流之間，所述第二電流使形成后續(xù)電鍍分層頂層的速率高于采用所述第 一電流形成所述底電鍍分層的速率； 采用所述第二電流形成覆蓋所述過渡電鍍分層的電鍍分層頂層。
與現有技術相比，上述技術方案具有以下優(yōu)點 上述技術方案提供的半導體器件中互連線形成方法，通過在現有技術中形成所述 底電鍍分層和頂電鍍分層的步驟之間，嵌入所述過渡電鍍分層的形成步驟，以降低所述頂 電鍍分層的形成速度，即，以低于所述第二電流的過渡電流形成部分厚度的所述頂電鍍分 層(即，所述過渡電鍍分層)、以所述第二電流形成剩余厚度的所述頂電鍍分層(即，所述電 鍍分層頂層)，可在填充所述圖形區(qū)時，降低反應速度，以及時排放反應副產物，防止由于反 應速度過快造成的反應副產物排放不及時，以及，由于反應副產物排放不及時導致的在殘 留所述反應副產物的電鍍分層表面反應不能繼續(xù)進行(將導致電鍍過程中孔洞的產生)的 現象的發(fā)生，即，可減少電鍍過程中孔洞的產生，且僅需對反應速率稍加控制，無需投入巨 大的研發(fā)成本。


圖1-圖2為現有技術中互連線形成過程的結構示意圖； 圖3_圖4為現有技術中電鍍層形成過程的結構示意圖； 圖5為現有技術中存在孔洞的電鍍層的結構示意圖； 圖6為現有技術中存在孔洞的電鍍層的檢測圖片； 圖7_圖10為本發(fā)明第一實施例中電鍍層形成過程的結構示意圖； 圖11為本發(fā)明優(yōu)選實施例中電鍍層形成過程的結構示意圖； 圖12為應用本發(fā)明優(yōu)選實施例與應用現有技術獲得電鍍層后的晶片內孔洞缺陷 檢測結果對比示意圖； 圖13為應用本發(fā)明優(yōu)選實施例與應用現有技術獲得電鍍層后的晶片WAT檢測結 果對比示意圖； 圖14為應用本發(fā)明優(yōu)選實施例與應用現有技術獲得電鍍層后的晶片可靠性檢測 結果對比示意圖； 圖15為應用本發(fā)明優(yōu)選實施例與應用現有技術獲得電鍍層后的晶片惡化試驗檢 測結果對比示意圖。
具體實施例方式
盡管下面將參照附圖對本發(fā)明進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施 例，應當理解本領域技術人員可以修改在此描述的本發(fā)明而仍然實現本發(fā)明的有利效果。 因此，下列的描述應當被理解為對于本領域技術人員的廣泛教導，而并不作為對本發(fā)明的 限制。 為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能 和結構，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開
4發(fā)中，必須做出大量實施細節(jié)以實現開發(fā)者的特定目標，例如按照有關系統(tǒng)或有關商業(yè)的限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為這種開發(fā)工作可能是復雜和耗費時間的，但是對于本領域技術人員來說僅僅是常規(guī)工作。 在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據下列說明和權利要
求書本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非
精準的比率，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。 作為本發(fā)明的第一實施例，形成半導體器件中互連線的步驟包括 首先，如圖7所示，在基底100上形成具有互連線結構122的介質層120及覆蓋所
述互連線結構122的底壁和側壁的晶種層(圖未示)； 在襯底(substrate)上定義器件有源區(qū)并完成淺溝槽隔離、繼而形成柵極結構及源區(qū)和漏區(qū)后，形成基底100。此外，在襯底上定義器件有源區(qū)并完成淺溝槽隔離、繼而形成柵極結構及源區(qū)和漏區(qū)后，進而沉積第一層間介質層(即金屬前介質層，PMD)，繼續(xù)在所述第一層間介質層內形成第一層互連線后，仍可形成基底100 ;可擴展地，在沉積第N-l層間介質層后，繼續(xù)形成第N-1層互連線后，形成基底100。顯然，所述層間介質層的數目N可為任意自然數，如1、3、5、7或9等，所述層間介質層的具體數目根據產品要求確定。所述柵極結構包含柵極、環(huán)繞柵極的側墻及柵氧化層。所述柵極結構還可包含覆蓋所述柵極和側墻的阻擋層。所述襯底包含但不限于包括元素的硅材料，例如單晶、多晶或非晶結構的硅或硅鍺(SiGe)，也可以是絕緣體上硅(SOI)。 可采用PECVD (等離子體增強化學氣相淀積)、SACVD (亞常壓化學氣相淀積)或LPCVD(低壓化學氣相淀積)等傳統(tǒng)工藝形成所述介質層。所述介質層可為低介電常數材料，所述低介電常數材料包括但不限于黑鉆石(Black Diamond, BD)或coral中的一種。所述介質層材料也可包含但不限于未摻雜的二氧化硅(Si0》、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或具有低介電常數材料中的一種或其組合。
所述互連線結構可為傳統(tǒng)工藝中的單鑲嵌結構或雙鑲嵌結構，在所述單鑲嵌結構或雙鑲嵌結構中填充金屬材料后，形成互連線。所述單鑲嵌結構或雙鑲嵌結構即為為在所述介質層中形成互連線而預先去除部分介質層材料后在所述介質層中形成的缺失結構。術語"鑲嵌"意指先刻蝕所述介質層以在其中形成缺失結構、再在所述缺失結構中填充金屬材料的工藝。所述雙鑲嵌結構既包含先形成通孔(via)、再形成溝槽(trench)后獲得的結構；也包含先形成溝槽、再形成通孔后獲得的結構?？刹捎玫入x子刻蝕工藝形成所述互連線結構。 在形成所述互連線結構的步驟和形成所述晶種層的步驟之間，還包括形成覆蓋所述通孔和溝槽的底部和側壁的粘接層。所述粘接層用以增強所述晶種層與所述互連線結構的底部和側壁的接合程度，以減小由于接合效果不良而導致的接觸電阻的增加。所述粘接層可包括TaN/Ta或TiN/Ti的疊層結構。所述粘接層可利用化學氣相沉積工藝獲得。
所述晶種層可利用物理氣相沉積(PVD)工藝形成。填充所述互連線結構的材料為金屬銅時，所述晶種層為銅。實踐中，所述晶種層用以在形成電鍍層時作為帶負電荷的平板或陰極電連接到外電源，以承載由電鍍溶液中的金屬銅離子被還原而形成的金屬銅原子。
隨后，在所述晶種層上形成填充所述互連線結構的電鍍層。形成所述電鍍層的步驟包括
首先，如圖8所示，采用第一電流形成覆蓋所述晶種層的底電鍍分層140。
傳統(tǒng)工藝中，形成所述電鍍層的步驟即包括形成所述底電鍍分層的步驟和形成頂電鍍分層的步驟。其中，頂電鍍分層的形成速率高于所述底電鍍分層的形成速率。這是因為，如果僅從提高電鍍反應速度的角度考慮，可以采用較高的電鍍電流形成所述電鍍層；但是，由于所述電鍍層需填充所述互連線結構，過快的反應速度不利于電鍍反應均勻地進行，也不利于填充的所述電鍍層與所述互連線結構之間實現充分地接觸；因此，實踐中，通常，先以較低的速率形成所述底電鍍分層，所述底電鍍分層將所述互連線結構填充至其深度的1/4-1/3 (其中，所述底電鍍分層過厚，不利于生產效率的提高；所述底電鍍分層過薄，不利于電鍍效果的改善)；既利于電鍍反應均勻地進行及利于使填充的所述電鍍層與所述互連線結構之間實現充分地接觸；又可利用所述底電鍍分層減小所述互連線結構的深寬比(實踐中，雖然，所述底電鍍分層形成于同時覆蓋所述互連線結構的底壁和側壁的所述晶種層上，但是，通過在執(zhí)行電鍍操作時應用的電鍍溶液中增加添加劑，如，加速劑，可使覆蓋所述互連線結構的底壁的所述底電鍍分層的厚度高于覆蓋所述互連線結構的側壁的所述底電鍍分層的厚度，即，可使形成所述底電鍍分層后，所述互連線結構的深寬比減小)，為后續(xù)利用較高的速率形成頂電鍍分層、并改善所述頂電鍍分層的電鍍效果提供有利條件(可利用較高的速率形成所述頂電鍍分層的原因在于1.相比于未形成所述底電鍍分層時，形成所述底電鍍分層后，需填充的所述互連線結構的深寬比降低，無需采用形成所述底電鍍分層時的反應速率即可使電鍍反應均勻地進行及利于使形成的所述頂電鍍分層與所述底電鍍分層之間實現充分地接觸；2.在填充所述互連線結構之余，所述頂電鍍分層的重要作用還在于，提供后續(xù)研磨操作的犧牲層，對所述頂電鍍分層的精細度的要求不需要太高，采用較高的速率仍可獲得滿足要求的所述頂電鍍分層)。 但是，實際生產發(fā)現，應用上述方法形成電鍍層后，易在所述電鍍層中形成孔洞，即在互連線中形成孔洞(且在所述互連線結構的寬度大于l微米時尤其嚴重)，所述孔洞將影響金屬互連的質量，繼而，影響器件的電學性能。如何減少互連線中所述孔洞的產生成為本發(fā)明解決的主要問題。 本發(fā)明的發(fā)明人分析后認為，形成所述孔洞的原因在于實際生產中，相比于形成所述底電鍍分層時的反應速率，形成所述頂電鍍分層時的反應速率過高，換言之，相比于形成所述底電鍍分層時采用的第一電流，形成所述頂電鍍分層時采用的第二電流過高(實踐中，所述第一 電流為6. 75安培時，所述第二電流通常為40. 5安培，即，所述第二電流為所述第一電流的6倍)，而在形成所述底電鍍分層后，所述互連線結構并未被填滿，即，所述頂電鍍分層需在繼續(xù)填充所述互連線結構之余，再作為后續(xù)研磨操作的犧牲層；而在所述頂電鍍分層繼續(xù)填充所述互連線結構時，由于反應速率過快，以及，需填充的所述互連線結構的寬度越來越小，使得電鍍反應的副產物越來越不利于被及時排放掉，未被及時排放掉的副產物附著于已形成部分厚度的所述頂電鍍分層表面，阻止了后續(xù)電鍍反應的繼續(xù)進行，便在所述電鍍層中形成了孔洞。 由此，本發(fā)明的發(fā)明人提出，促進所述副產物的及時排放成為改善孔洞缺陷的指導方向。調整繼續(xù)填充所述互連線結構時形成所述頂電鍍分層的反應速率成為改善孔洞缺陷的切入點。 通過在傳統(tǒng)工藝中形成所述底電鍍分層和頂電鍍分層的步驟之間，嵌入過渡電鍍
6分層的形成步驟，以降低所述頂電鍍分層的形成速度，即，以低于所述第二電流的過渡電流形成部分厚度的所述頂電鍍分層(即，所述過渡電鍍分層)、以所述第二電流形成剩余厚度的所述頂電鍍分層(即，所述電鍍分層頂層)，可在繼續(xù)填充所述互連線結構時，降低反應速度，以及時排放反應副產物，防止由于反應速度過快造成的反應副產物排放不及時，以及，由于反應副產物排放不及時導致的在殘留所述反應副產物的電鍍分層表面反應不能繼續(xù)進行(將導致電鍍過程中孔洞的產生)的現象的發(fā)生。 再后，如圖9所示，采用過渡電流形成覆蓋所述底電鍍分層140的過渡電鍍分層160，所述過渡電流介于所述第一 電流和第二電流之間，所述第二電流使電鍍分層頂層的形成速率高于所述底電鍍分層140的形成速率。 本文件中，需強調的是，若傳統(tǒng)技術中，采用兩種不同的反應速率形成所述電鍍層，顯然，獲得相對較快的反應速率所需的電鍍電流為第二電流；獲得相對較慢的反應速率所需的電鍍電流為第一電流。而若傳統(tǒng)技術中，采用兩種以上不同的反應速率形成所述電鍍層，顯然，獲得相對最快的反應速率所需的電鍍電流為第二電流；獲得相對最慢的反應速率所需的電鍍電流為第一電流，獲得介于上述最快的和最慢的之間的反應速率所需的電鍍電流究竟為第二電流還是第一電流，根據"就近"原則確定，即，若所述電鍍電流與對應最快的反應速率所需的第二電流之間差值的絕對值小于其與對應最慢的反應速率所需的第一電流之間差值的絕對值，則所述電鍍電流為第二電流；若所述電鍍電流與對應最快的反應速率所需的第二電流之間差值的絕對值大于其與對應最慢的反應速率所需的第一電流之間差值的絕對值，則所述電鍍電流為第一電流。 具體地，若傳統(tǒng)技術中，采用三種不同的反應速率形成所述電鍍層，為獲得三種不同的反應速率所需的電鍍電流分別為4. 5安培、6. 75安培和40. 5安培，則所述第一電流包括4. 5安培和6. 75安培；所述第二電流僅為40. 5安培。通常，所述第二電流至少為所述第一電流的5倍。 所述過渡電流可為介于所述第一電流和第二電流之間的任意值，作為示例，所述第一電流為6. 75安培、所述第二電流為40. 5安培時，所述過渡電流的取值范圍為(6. 75安培，40. 5安培)中的任意值。嵌入應用所述過渡電流形成所述過渡電鍍分層的步驟，用以降低傳統(tǒng)技術中所述頂電鍍分層的形成速度。優(yōu)選地，所述過渡電流為所述第一電流的1.5倍至4倍，在上述示例中，所述過渡電流取值的優(yōu)選范圍為(10安培，25安培)，既不至于使
生產效率被過分的降低，又可有效地降低傳統(tǒng)技術中所述頂電鍍分層的形成速度，及時排放反應副產物，減少電鍍過程中產生的孔洞缺陷的數目?？刹捎弥辽僖环N反應速率形成所述過渡電鍍分層160。對應任一所述反應速率的過渡電流的取值均滿足上述要求。
實踐中，不同的電鍍分層間的區(qū)別僅在于形成速率不同，各所述電鍍分層材料相同；作為示例，各所述電鍍分層材料可為銅。 應用上述實施例在填充較寬(如，寬度大于1微米)的所述互連線結構以獲得互連線時，對上述孔洞缺陷的改善效果尤其明顯。這是因為，為增強所述互連線結構的填充效果，在執(zhí)行電鍍操作所需的電鍍溶液中，已加入適量的添加劑，如平滑劑(利于獲得平坦的電鍍層及防止在所述互連線結構頂角處形成電鍍材料的堆積)、抑制劑(利于減緩覆蓋所述介質層且位于所述互連線結構之外的犧牲電鍍層的形成速率，此犧牲電鍍層將在所述互連線結構填充完成后被去除，因此，減緩此犧牲電鍍層的形成速率，可減小此犧牲電鍍層的厚度，可減少電鍍材料損失)和加速劑(可使覆蓋所述互連線結構底壁的電鍍層的形成速 率高于覆蓋所述互連線結構側壁的電鍍層的形成速率)。
由于上述添加劑(尤其是加速劑)的使用，使得在填充頂部較窄(如，寬度小于1
微米，如寬度為4000埃)的所述互連線結構以獲得互連線時，在形成所述底電鍍分層后，
所述互連線結構易于被填滿，因此，形成所述頂電鍍分層時所需的較快的反應速度通常不
會對所述互連線結構的填充效果產生影響，所述頂電鍍分層通常僅用以形成上述犧牲電鍍
層；而在填充頂部較寬(如，寬度大于l微米)的所述互連線結構以獲得互連線時，在形成
所述底電鍍分層后，所述互連線結構不足以被填滿，這就要求所述頂電鍍分層在用作犧牲
電鍍層之余，還要填充形成所述底電鍍分層后未被填滿的所述互連線結構，由前述分析，此
時，若反應速度過快將對所述互連線結構的填充效果產生影響。上述實施例中通過采用介
于所述第一 電流和第二電流之間的過渡電流形成過渡電鍍分層填充形成所述底電鍍分層
后未被填滿的所述互連線結構，以降低填充時的反應速率，減小孔洞缺陷的數目。 需說明的是，采用過渡電鍍分層填充形成所述底電鍍分層后未被填滿的所述互連
線結構后，所述互連線結構仍可被填滿或未被填滿，即使采用過渡電鍍分層后所述互連線 結構未被填滿，此時，與未形成所述過渡電鍍分層時相比，需要采用較快的反應速率填滿所
述互連線結構所需的電鍍分層頂層的厚度也將小于頂電鍍分層的厚度，即，減小了采用較
快的反應速率執(zhí)行填充所述互連線結構的操作的時間，利于減小孔洞缺陷的數目。當然，最
佳方案為，在形成所述過渡電鍍分層后所述互連線結構被填滿，可保證采用較慢的反應速
率填充形成所述底電鍍分層后未被填滿的所述互連線結構，既不至于使生產效率被過分的
降低，又利于及時排放反應副產物，減少電鍍過程中產生的孔洞缺陷的數目。 最后，如圖IO所示，采用所述第二電流形成覆蓋所述過渡電鍍分層160的電鍍分
層頂層180。 所述電鍍分層頂層180為具有部分厚度的所述頂電鍍分層。即，本文件中的所述 電鍍分層頂層180與所述過渡電鍍分層160組合后相當于傳統(tǒng)技術中的所述頂電鍍分層。
特別地，如圖11所示，在形成所述底電鍍分層之前，還包括采用緩沖電流形成緩 沖電鍍分層142，所述緩沖電鍍分層142夾于所述底電鍍分層和所述晶種層之間，所述緩沖 電流小于所述第一電流。如前面列舉的示例中選用的，所述第一電流為6. 75安培、所述第 二電流為40. 5安培時，所述緩沖電流可為取值為4. 5安培的電鍍電流。
通過在形成所述電鍍層的初始階段，選用較小的電鍍電流形成緩沖電鍍分層(通 常，所述緩沖電鍍分層厚度較薄，如，所述電鍍層的厚度約為7000埃時，所述緩沖電鍍分層 的厚度約為100埃)，可利用所述緩沖電鍍分層作為后續(xù)較厚的電鍍分層與所述互連線結 構之間的粘接層，利于在二者之間形成良好的接觸。 為驗證上述技術方案對所述孔洞的改善效果，本發(fā)明的發(fā)明人對應用上述優(yōu)選方 案與應用傳統(tǒng)方案獲得的執(zhí)行電鍍操作后的晶片進行了檢測 如圖12所示，可見，與應用傳統(tǒng)方案相比，應用上述優(yōu)選方案執(zhí)行電鍍操作后，任 一晶片內，存在孔洞缺陷的數目可由10個-30個減小至5個以內，S卩，應用本發(fā)明提供的技 術方案，對孔洞缺陷改善效果明顯(需說明的是，圖中所示的各缺陷點僅為利用顯像設備 獲得的失效點的光學圖像，并不能確定各所述缺陷點為孔洞缺陷，對所述孔洞缺陷的判定 還需利用掃描電鏡[SM]等對各失效點進行逐點觀測后確定)。CN 101740481 A
此外，本發(fā)明的發(fā)明人對應用上述優(yōu)選方案與應用傳統(tǒng)方案執(zhí)行電鍍操作時獲得 的(已檢測合格)晶片進行了晶片可接受性測試(WAT)，具體測試了形成的互連線的方塊電 阻(Rs)，如圖13所示，結果表明，與應用傳統(tǒng)方案執(zhí)行電鍍操作時相比，應用上述優(yōu)選方案 執(zhí)行電鍍操作后，形成的互連線的方塊電阻的變化可被忽略。 本發(fā)明的發(fā)明人對應用上述優(yōu)選方案與應用傳統(tǒng)方案執(zhí)行電鍍操作時獲得的 (已檢測合格)晶片進行了可靠性試驗(試驗條件為250攝氏度，168小時)，如圖14所示， 可見，與應用傳統(tǒng)方案獲得的器件1和2相比，應用本發(fā)明提供的技術方案獲得的器件3和 4的電阻變化率更小(縱坐標表示對應任一如橫坐標所示的電阻變化率時存在缺陷的芯片 占可比芯片總數的百分比)，即性能更穩(wěn)定。 此外，如圖15所示，由O. 55毫安、300攝氏度條件下的惡化試驗結果(橫坐標表示 試驗持續(xù)時間；縱坐標表示對應任一如橫坐標所示的電阻變化率時存在缺陷的芯片占可比 芯片總數的百分比)顯示，與應用傳統(tǒng)方案執(zhí)行電鍍操作后獲得的器件相比，存在缺陷的 芯片占可比芯片總數的百分比為50%和0. 1%時，應用上述優(yōu)選方案獲得的芯片的壽命分 別約為72小時和10小時，與應用傳統(tǒng)技術獲得的芯片的壽命(分別約為70小時和10小 時)相當，折算后，應用上述優(yōu)選方案可使獲得的芯片在3毫安、110攝氏度的條件下能夠使 芯片滿足產品要求的時間超過IO年；或者，可使獲得的芯片在超過10年的時間內、在110 攝氏度的條件下，可使芯片的最大輸出電流超過4毫安，均與現有技術相當。
綜上，應用上述技術方案改善所述孔洞時，不會對晶片的電學性能和可靠性產生 不良影響。 需強調的是，未加說明的步驟均可采用傳統(tǒng)的方法獲得，且具體的工藝參數根據 產品要求及工藝條件確定。 盡管通過在此的實施例描述說明了本發(fā)明，和盡管已經足夠詳細地描述了實施 例，申請人不希望以任何方式將權利要求書的范圍限制在這種細節(jié)上。對于本領域技術人 員來說另外的優(yōu)勢和改進是顯而易見的。因此，在較寬范圍的本發(fā)明不限于表示和描述的 特定細節(jié)、表達的設備和方法和說明性例子。因此，可以偏離這些細節(jié)而不脫離申請人總的 發(fā)明概念的精神和范圍。
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權利要求
一種半導體器件中互連線形成方法，包括，在基底上形成具有互連線結構的介質層及覆蓋所述互連線結構的底壁和側壁的晶種層；采用第一電流形成覆蓋所述晶種層的底電鍍分層；形成覆蓋所述底電鍍分層并填充所述互連線結構的頂電鍍分層；其特征在于，形成所述頂電鍍分層的步驟包括采用過渡電流形成覆蓋所述底電鍍分層的過渡電鍍分層，所述過渡電流介于所述第一電流和第二電流之間，所述第二電流使形成后續(xù)電鍍分層頂層的速率高于采用所述第一電流形成所述底電鍍分層的速率；采用所述第二電流形成覆蓋所述過渡電鍍分層的電鍍分層頂層。
2. 根據權利要求1所述的半導體器件中互連線形成方法，其特征在于所述第二電流 至少為所述第一電流的5倍。
3. 根據權利要求1所述的半導體器件中互連線形成方法，其特征在于在形成所述底 電鍍分層之前，還包括，采用緩沖電流形成緩沖電鍍分層，所述緩沖電鍍分層夾于所述底電鍍分層和所述晶種 層之間，所述緩沖電流小于所述第一 電流。
4. 根據權利要求1或3所述的半導體器件中互連線形成方法，其特征在于所述過渡 電流為所述第一電流的1. 5倍至4倍。
5. 根據權利要求1或3所述的半導體器件中互連線形成方法，其特征在于各所述電 鍍分層材料相同。
6. 根據權利要求1或3所述的半導體器件中互連線形成方法，其特征在于各所述電 鍍分層材料為銅。
7. 根據權利要求1或3所述的半導體器件中互連線形成方法，其特征在于在形成所述過渡電鍍分層之前，所述互連線結構已被填充至其深度的1/4-1/3。
8. 根據權利要求1所述的半導體器件中互連線形成方法，其特征在于形成所述過渡電鍍分層后所述互連線結構被填滿。
9. 根據權利要求1所述的半導體器件中互連線形成方法，其特征在于至少部分所述 互連線結構的頂部寬度大于1微米。
全文摘要
一種半導體器件中互連線形成方法，包括在基底上形成具有互連線結構的介質層及覆蓋所述互連線結構的底壁和側壁的晶種層；采用第一電流形成覆蓋所述晶種層的底電鍍分層；形成覆蓋所述底電鍍分層并填充所述互連線結構的頂電鍍分層；形成所述頂電鍍分層的步驟包括采用過渡電流形成覆蓋所述底電鍍分層的過渡電鍍分層，所述過渡電流介于所述第一電流和第二電流之間，所述第二電流使形成后續(xù)電鍍分層頂層的速率高于采用所述第一電流形成所述底電鍍分層的速率；采用所述第二電流形成覆蓋所述過渡電鍍分層的電鍍分層頂層?？蓽p少電鍍過程中孔洞的產生。
文檔編號H01L21/70GK101740481SQ200810227019
公開日2010年6月16日 申請日期2008年11月18日 優(yōu)先權日2008年11月18日
發(fā)明者康蕓, 楊瑞鵬, 聶佳相 申請人:中芯國際集成電路制造(北京)有限公司