專利名稱：：具有存儲(chǔ)單元陣列的存儲(chǔ)器及其制作方法
技術(shù)領(lǐng)域：
：本發(fā)明是關(guān)于閃存技術(shù)，特別是關(guān)于適用高速擦除與編程操作的可微縮電荷捕捉存儲(chǔ)器技術(shù)。
背景技術(shù)：
：閃存是非易失集成電路存儲(chǔ)器技術(shù)中的一種，傳統(tǒng)閃存利用浮動(dòng)?xùn)艠O存儲(chǔ)單元。當(dāng)存儲(chǔ)裝置的密度提高，浮動(dòng)?xùn)艠O存儲(chǔ)單元會(huì)更加接近，相鄰浮動(dòng)?xùn)艠O中所儲(chǔ)存電荷的相互影響就會(huì)造成問題。就浮動(dòng)?xùn)艠O存儲(chǔ)單元技術(shù)而言，上述問題限制了增加閃存密度的空間。另一種型態(tài)的閃存所采用的存儲(chǔ)單元結(jié)構(gòu)，稱為電荷捕捉存儲(chǔ)單元，其是利用介電電荷捕捉層來取代浮動(dòng)?xùn)艠O。電荷捕捉存儲(chǔ)單元使用介電電荷捕捉材料，不會(huì)像浮動(dòng)?xùn)艠O技術(shù)一樣產(chǎn)生存儲(chǔ)單元間相互影響的問題，因此被認(rèn)為可應(yīng)用于高密度閃存中。典型電荷捕捉存儲(chǔ)單元包含F(xiàn)ET結(jié)構(gòu)的場效應(yīng)晶體管，其具有源極與漏極，二者由信道所分隔，同時(shí)信道中分離出柵極，其是利用包括隧穿介電層、電荷儲(chǔ)存層、與勢壘介電層在內(nèi)的介電材料疊層而成。參照早先稱做SONOS裝置的傳統(tǒng)設(shè)計(jì)，其源極、漏極、與信道是形成于硅襯底(S)中，隧穿介電層由氧化硅(0)所形成，電荷儲(chǔ)存層由氮化硅(N)所形成，而勢壘介電層由氧化硅(O)形成、柵極則采用多晶硅(S)。SONOS裝置是利用常用的特定偏壓技術(shù)，以電子隧穿的方式進(jìn)行編程，同時(shí)利用空穴隧穿或者電子脫離捕捉的方式進(jìn)行擦除。為使擦除操作的速度可供實(shí)際應(yīng)用，隧穿介電層必須相當(dāng)薄(小于30埃)。然而，若采用此種厚度，存儲(chǔ)單元的耐久度與電荷維持特性均遠(yuǎn)低于傳統(tǒng)浮動(dòng)?xùn)艠O技術(shù)。同時(shí)，若采用相對較厚的隧穿介電層，擦除所需的(大)電場則會(huì)使電子從柵極經(jīng)由勢壘介電層注入電荷儲(chǔ)存層中。由于電子注入會(huì)造成擦除飽和，此時(shí)電荷捕捉裝置中的電荷階層會(huì)收斂至一平衡階層上。參見美國專利第7,075,828號，名稱為"OperationSchemewithChargeBalancingEraseforChargeTrappingNon-VolatileMemory",發(fā)明人為Lue等人。然而，若擦除飽和程度過高，則完全無法擦除存儲(chǔ)單元，或者會(huì)使得編程狀態(tài)和擦除狀態(tài)間的邊界門坎過低而無法應(yīng)用于許多領(lǐng)域。從一方面來看，技術(shù)研發(fā)也朝著增進(jìn)勢壘介電層強(qiáng)度的方向邁進(jìn)，以在擦除所需的高電場狀態(tài)下，減少電子由柵極隧穿。參見美國專利第6,912,163號"MemoryDeviceHavingHighWorkFunctionGateandMethodofErasingSame"，發(fā)明人為Zheng等人，2005年6月28日公告；美國專利第7,164,603號"OperationSchemewithHighWorkFunctionGateandChargeBalancingforChargeTrappingNon-VolatileMemory",發(fā)日月人為Shih等人；同時(shí)參見Shin等人發(fā)表于IEDM2003(MANOS)的論文"AHighlyReliableSONOS匿typeNANDFlashMemoryCellwithA1203orTopOxide";以及Shin等人在IEEE2005所發(fā)表的論文"ANovelNAND-typeMONOSMemoryusing63nmProcessTechnologyforaMulti-GigabitFlashEEPROMs".上述參考文件中，Shin等人所發(fā)表的第二篇論文揭露一種SONOS型存儲(chǔ)單元，其柵極是以氮化鉭制作，而勢壘介電層則是以氧化鋁制作(稱為TANOS裝置)；此種結(jié)構(gòu)可將隧穿介電層維持在相對較厚的約4nm。氮化鉭具有相對較高的功函數(shù)，其可阻止電子隧穿通過柵極，同時(shí)，相對于隧穿介電層的電場而言，氧化鋁的高介電常數(shù)可將勢壘介電層的電場降至相對較低的強(qiáng)度。Shin等人在存儲(chǔ)單元的崩潰電壓、氧化鋁層的厚度、以及隧穿介電層的厚度的間，提供了一種互易調(diào)整的方法。TANOS裝置中4nm厚的二氧化硅隧穿介電層，需要較高的擦除電壓來提升擦除速率。欲增加擦除速率，則必須提高電壓、或者減低隧穿介電層的厚度。為了擦除所提高的電壓，會(huì)受到崩潰電壓的局限；降低隧穿介電層的厚度，則如上述，會(huì)面臨電荷維持能力的問題。另一方面，也有人研究如何在較低電場的擦除操作中，增進(jìn)隧穿介電層的效能。美國專利申請案公開號第US2006/0198189A1號"Non-VolatileMemoryCells,MemoryArraysIncludingtheSameandMethodofOperationCellsandArrays",2006年9月7日公開(稱為"BE-SONOS裝置")，發(fā)明人為Lue等人；Lue等人發(fā)表于IEEE2005年12月的"BE-SONOS:ABandgapEngineeredSONOSwithExcellentPerformanceandReliability";Wang等人發(fā)表于IEEE2007年5月的論文"ReliabilityandProcessingEffectsoftheBandgapEngineeredSONOS(BE-SONOS)FlashMemory";以及美國專利申請案公開號第US2006/0261401Al號"NovelLowPowerNon-VolatileMemoryandGateStack",2006年11月23號公開，發(fā)明人為Bhattacharyya。BE-SONOS技術(shù)已被證實(shí)可提供絕佳效能，并克服先前技術(shù)中SONOS型存儲(chǔ)器在擦除速率、耐久度、電荷維持能力等遭遇到的問題。然而，擦除飽和問題仍然限制裝置的操作參數(shù)。此外，當(dāng)裝置尺寸縮小，擦除飽和的問題會(huì)更加嚴(yán)重。先前技術(shù)著重于像氧化鋁等介電常數(shù)大于7的高介電常數(shù)k介電層的優(yōu)點(diǎn)。較高的介電常數(shù)可增進(jìn)編程及擦除速度、增進(jìn)存儲(chǔ)單元的閾值電壓的操作區(qū)間、通過降低等效氧化物厚度EOT來降低編程和擦除的操作電壓，因而增進(jìn)存儲(chǔ)單元的效能。然而，制作像氧化鋁等高介電常數(shù)材料時(shí)，難以維持髙質(zhì)量。此外，勢壘介電層中材料的改變，也會(huì)影響電荷捕捉層的電荷捕捉效率。舉例來說，一般認(rèn)為氮化硅/氧化硅接口可提供「深度」電荷捕捉態(tài)，并使電荷不易流失。可參考1999年2月12日公開的日本專利申請案公幵號第11-040682號，發(fā)明人為Fujiwara等人。因此，若于勢壘介電層中使用高介電常數(shù)材料，代表電子脫離捕捉電流將比使用低介電常數(shù)且高質(zhì)量的二氧化硅時(shí)來的大。換句話說，于勢壘介電層中使用高介電常數(shù)材料將使得電荷維持能力比于勢壘介電層中使用低介電常數(shù)且高質(zhì)量的二氧化硅時(shí)來的差。然而，無庸置疑地，由于低介電常數(shù)材料具有較高的電場大小，在勢壘中使用二氧化硅會(huì)導(dǎo)致高閾值電壓擦除飽和的問題。Noguchi等人在2005年l月13日公開的美國專利申請案公開號第US2005/0006696號中曾針對高閾值電壓擦除飽和的問題有所研究，其提出了一種包括第二電荷捕捉層的多層勢壘介電結(jié)構(gòu)。根據(jù)Noguchi等人的說法，若將部份電子捕捉于第二電荷捕捉層中，穿越勢壘介電結(jié)構(gòu)的電場大小將得以變小，進(jìn)而在擦除操作時(shí)減少第一電荷捕捉層的電子注入現(xiàn)象。藉此，Noguchi等人認(rèn)為可達(dá)成較低的擦除飽和。發(fā)明人另一件申請中的相關(guān)美國專利申請案為"CHARGETRAPPINGMEMORYCELLWITHHIGHSPEEDERASE",申請?zhí)枮?1/845,276，申請?jiān)粸?007年8月27日。其中記載著一種存儲(chǔ)單元，其勢壘層包括與BE-SONOS隧穿層結(jié)合的高介電常數(shù)材料，如氧化鋁。高介電常數(shù)的勢壘介電層可減少電場的大小，并因此在空穴由信道注入的擦除操作過程中減少電子注入。然而，由于高介電常數(shù)材料常具有缺陷，使其通常需要較大的厚度來防止電荷流失或其它可靠性的問題。發(fā)明人另一件申請中的相關(guān)美國專利申請案，其名稱為"BLOCKINGDIELECTRICENGINEEREDCHARGETRAPPINGMEMORYCELLWITHHIGHSPEEDERASE",申請?zhí)枮?1/845,321，申請日為2007年8月27日，其中描述了金屬摻雜的二氧化硅的應(yīng)用，其利用了經(jīng)摻雜的高質(zhì)量二氧化硅薄膜來增加該層的介電常數(shù)。一般來說，在施加擦除偏壓時(shí)，由柵極注入的電子會(huì)中和由信道隧穿進(jìn)入的空穴，進(jìn)而造成擦除飽和，而此問題是起因于隧穿層內(nèi)的相對高電場。而隧穿層內(nèi)的相對高電場需要?jiǎng)輭緦觾?nèi)也同樣具有高電場，因此，增加勢壘層的介電常數(shù)常會(huì)通過降低勢壘層內(nèi)的電場大小來改善操作過程。然而，由于高介電常數(shù)的勢壘層的厚度需要比標(biāo)準(zhǔn)二氧化硅層的厚度來的大，因此隧穿層的電場大小會(huì)變的較小。據(jù)此，先前技藝的技術(shù)所產(chǎn)生的優(yōu)點(diǎn)會(huì)因?yàn)閯輭窘殡妼有枰^大的厚度而受限。在Lee等人提出的美國專利申請案公開號第US2003/0047755號中，其圖5至圖7中描述了在使用多層勢壘介電層的同時(shí)減少勢壘層的等效氧化物厚度。其中也提到高介電常數(shù)的勢壘氧化物的目的在于在給定的厚度的前提下，減少介于信道與柵極之間的疊層的等效氧化物厚度，并減少柵極注入的現(xiàn)象(參見第00340042欄的說明)。根據(jù)該件美國專利申請案，為了減少等效氧化物厚度，多層勢壘介電層需使用厚度大于緩沖層的高介電常數(shù)層。然而，較薄的緩沖氧化物層卻無法在不增加勢壘介電層整體厚度的前提下提供電荷維持特性與可靠性實(shí)質(zhì)上的增益。此外，近來的研究也發(fā)現(xiàn)使用高介電常數(shù)介電層的存儲(chǔ)單元通常具有較差的數(shù)據(jù)維持能力，此可參見Chang等人發(fā)表于2008年5月1822日所舉辦的Non-VolatileSemiconductorMemoryWorkshop,2008及2008InternationalConferenceonMemoryTechnologyandDesign(NVSMW/ICMTD)的論文"ReliabilityCharacteristicsofTANOS(TaN/AlO/SiN/Oxide/Si)NANDFlashMemorywithRoundedCorner(RC)Structure"，頁117118，圖7。因此，有必要提出一種新穎的存儲(chǔ)器技術(shù)，其可制作高質(zhì)量存儲(chǔ)器，并克服先前技術(shù)中存在的數(shù)據(jù)維持特性不佳與低可靠性問題，同時(shí)也可應(yīng)用于極小的存儲(chǔ)裝置中。
發(fā)明內(nèi)容有鑒于此，本發(fā)明的一實(shí)施例是關(guān)于一種具有經(jīng)處理的勢壘介電層的電荷捕捉存儲(chǔ)單元，其具有介于柵極與信道之間的介電疊層，該介電疊層包括一電荷捕捉元件，電荷捕捉元件與柵極是經(jīng)由勢壘介電層隔開，該勢壘介電層包括與電荷捕捉元件接觸的第一層以及與柵極及信道其中之一接觸的第二層，第一層可以是高質(zhì)量的二氧化硅，第二層的介電常數(shù)大于第一層的介電常數(shù)，且第二層較佳地是包括高介電常數(shù)的材料，更佳地是包括介電常數(shù)大于7的材料。于本發(fā)明的一實(shí)施例中，第二層具有一大于第一層的介電常數(shù)icl的介電常數(shù)K2，且第二層的厚度小于該第一層的厚度乘以k2/k1。此種厚度關(guān)系可應(yīng)用一相對較厚的第一層作為緩沖層，進(jìn)而增進(jìn)整體的可靠性，包括裝置的電荷維持特性、耐久度及干擾特性，同時(shí)抑制柵極注入以降低擦除飽和程度。如后所述，在柵極接口處的電子勢壘高度與介電常數(shù)均較高，故可抑制電子由柵極注入。同時(shí)，與電荷捕捉元件接觸的層可作為緩沖，以遮蔽另一層中的缺陷并進(jìn)而增進(jìn)電荷維持的特性。于本發(fā)明的一實(shí)施例中，能隙工程的隧穿層是介于信道與電荷捕捉元件之間，其可配合多層勢壘電質(zhì)以提供空穴隧穿的高速擦除操作。據(jù)此，本發(fā)明一實(shí)施例揭露了一種存儲(chǔ)單元，其具有多層勢壘介電結(jié)構(gòu)與能隙工程的隧穿層，該存儲(chǔ)單元可提供快速編程與快速擦除操作，其沒有擦除飽和的問題，并具有絕佳的可靠性與數(shù)據(jù)維持特性。此外，本發(fā)明一實(shí)施例也提供一種存儲(chǔ)單元的制作方法，其包括形成與能隙工程的隧穿層結(jié)合的多層勢壘介電層。盡管前述實(shí)施例中，勢壘介電層位于電荷捕捉元件與柵極之間，而隧穿層是介于信道與電荷捕捉元件之間，存儲(chǔ)單元的結(jié)構(gòu)也可以是上述結(jié)構(gòu)的反轉(zhuǎn)，以使勢壘介電層與信道接觸，而隧穿層與柵極接觸。本發(fā)明一實(shí)施例所采用的技術(shù)是與能隙工程的隧穿介電層于存儲(chǔ)器中結(jié)合，其包括具有可忽略的電荷捕捉效能與能帶補(bǔ)償特性的多種材料的組合。能帶補(bǔ)償特性包括位于半導(dǎo)體本體接口處的薄區(qū)域內(nèi)相對較大的空穴隧穿勢壘高度以及價(jià)帶能級的增加，藉此，第一位置的空穴隧穿勢壘高度是相對低，舉例來說，若由信道表面算起，是低于2納米。能帶補(bǔ)償特性也包括價(jià)帶能量的減少，其是通過在第二位置提供具有相對較大(由信道表面算起大于2納米)的空穴隧穿勢壘高度的薄層而達(dá)成，以將空穴隧穿勢壘高度較低的材料與電荷捕捉層分隔開來。介于高介電常數(shù)的上介電層(如三氧化二鋁)與氮化物捕捉層之間的氧化物緩沖層可提供可靠性效能較佳的存儲(chǔ)單元。另一方面，高介電常數(shù)的上介電層可在擦除操作中降低電場并抑制柵極注入。由于柵極注入是取決于柵極的界面與三氧化二鋁，插入氧化物緩沖層并不會(huì)改變擦除機(jī)制。事實(shí)上，氧化物緩沖層可大大增進(jìn)數(shù)據(jù)維持特性與讀取干擾的可靠性。同時(shí)，氧化物緩沖層也可大大增加MABE-SONOS裝置的可靠性效能。一般多認(rèn)為高介電常數(shù)的上介電層對于電荷捕捉裝置而言是不可或缺的，此觀點(diǎn)(參考C.H.Lee等人2003年發(fā)表于IEDMTech.Dig.第26.5.1-26.5,4頁的論文)本來是參考浮動(dòng)?xùn)艠O裝置，其柵極耦合率(GCR)可通過使用高介電常數(shù)的多晶硅間介電層來增加。然而，電荷捕捉裝置是設(shè)計(jì)成平面結(jié)構(gòu)，且其不像浮動(dòng)?xùn)艠O存儲(chǔ)單元一樣仰賴于同一種柵極耦合率的工程處理。實(shí)際上，對于具有平面結(jié)構(gòu)的電荷捕捉裝置來說，下隧穿氧化物的電場是僅由IVG-VTl/EOT而得(其中EOT為等效氧化物厚度)，且其不受上介電層的影響。另一方面，近來的MANOS結(jié)構(gòu)是使用相對厚的三氧化二鋁來作為勢壘層(以避免電子流失)，且具有較大(約15納米)的EOT(可參考Y.Shin等人2005年發(fā)表于IEDMTech.Dig.第327330頁的論文)。根據(jù)該理論，較大的EOT對于編程/擦除速度并無幫助。一般認(rèn)為，高介電常數(shù)的上介電層的作用在于擦除時(shí)抑制柵極注入(參見S.C.Lai等人2007年發(fā)表于VLSI-TSA的論文，第14~15頁；S.C.Lai等人2007年發(fā)表于IEEENVSMW的論文，第8889頁)。在擦除操作中，具有高介電常數(shù)的上介電層具有較低的電場。若金屬柵極與上介電層(勢壘高度)間的傳導(dǎo)帶補(bǔ)償夠高的話，擦除過程中的柵極注入將可被有效地抑制。一般認(rèn)為MANOS真正的擦除機(jī)制是來自電子脫離捕捉(正如具有厚隧穿氧化物的MONOS)(參見S.C.Lai等人2007年發(fā)表于VLSI-TSA的論文，第14-15頁)。利用三氧化二鋁來抑制柵極注入可使相對大的電場(大于16百萬伏特/厘米)增加電子脫離捕捉。然而，如此大的電場會(huì)對裝置產(chǎn)生不良影響，且引發(fā)介電層崩潰(可參考Y.Shin等人2005年發(fā)表于IEDMTech.Dig.第327330頁的論文)。發(fā)明人于另一件申請中的美國專利申請案(ll/845,276)中，提出了一種存儲(chǔ)單元，其包括金屬柵極、氧化鋁勢壘層以及能隙工程隧穿層MABE-SONOS(參見S.C.Lai等人2007年發(fā)表于正EENVSMW的論文，第S889頁)。此種存儲(chǔ)單元可提供高速擦除，且沒有擦除飽和的問題。能隙工程的ONO勢壘是用來提供有效率的空穴隧穿擦除。然而，我們發(fā)現(xiàn)使用三氧化二鋁的上介電層會(huì)嚴(yán)重影響數(shù)據(jù)的維持。一般相信三氧化二鋁可能是電子流失的主因。為了解決此問題，我們在三氧化二鋁與氮化物之間插入了一層氧化物緩沖層。因此，此結(jié)構(gòu)實(shí)質(zhì)上是為具有三氧化二鋁上蓋層的BE-SONOS(參見H.T.Lue等人于2005年發(fā)表在正DMTech.Dig.的論文，第22.3.1~22,3.4頁)。由于柵極注入主要是取決于柵極與三氧化二鋁的接口，氧化物緩沖層的插入并不會(huì)改變擦除機(jī)制。另一方面，可靠性效能也會(huì)大大增加。此外，相對薄的氧化鋁層的厚度便足以抑制柵極注入，故氧化物緩沖層的厚度可大于氧化鋁層厚度的一半以上。對于其它高介電常數(shù)材料，緩沖層的厚度是如前述，且第二層的介電常數(shù)為K2，其高于第一層的介電常數(shù)為Kl，且第二層的厚度小于第一層的厚度乘以K2/Kl。本發(fā)明一實(shí)施例是結(jié)合了以下三種技術(shù)降低多層勢壘介電層的電場、維持柵極或信道接口的高傳導(dǎo)帶補(bǔ)償、維持電荷捕捉元件與多層勢壘介電層間的界面的高質(zhì)量(相對不具瑕疵)。藉此，不僅可運(yùn)用高介電常數(shù)材料的優(yōu)點(diǎn)，還可維持較薄的勢壘介電疊層。用以降低高速擦除操作所需電場同時(shí)又不造成飽和的技術(shù)是與多層勢壘介電層結(jié)合，以提供較先前技術(shù)更大的存儲(chǔ)器操作區(qū)間。同時(shí)，存儲(chǔ)單元的電荷維持與耐久特性也都相當(dāng)良好。較薄的勢壘介電疊層于一定電壓下可在隧穿層產(chǎn)生較大的電場，且在不損及存儲(chǔ)單元的電荷維持與耐久特性的情形下提供更快速的擦除。電路是耦接至存儲(chǔ)單元陣列，以施加偏壓至選定的存儲(chǔ)單元以進(jìn)行讀取、編程及擦除操作，包括可于20伏特以下穿越柵極與半導(dǎo)體本體(包括信道與源極/漏極接面)的操作電壓下，在10毫秒內(nèi)降低2伏特的存儲(chǔ)單元臨界值的高速擦除操作。本發(fā)明一實(shí)施例所描述的存儲(chǔ)單元結(jié)構(gòu)具有良好的可靠性，包括良好的數(shù)據(jù)維持性及抗讀取干擾特性。由于柵極注入可被高介電常數(shù)的上蓋層抑制，故此存儲(chǔ)單元結(jié)構(gòu)具有較低的擦除飽和階層及較大的存儲(chǔ)器操作區(qū)間。據(jù)此，此裝置是適于45納米節(jié)點(diǎn)以下的與非門閃存應(yīng)用。本發(fā)明其它特點(diǎn)可見圖式、實(shí)施方式以及權(quán)利要求的記載。圖1為本發(fā)明一實(shí)施例的存儲(chǔ)單元的簡化示意圖。圖2為包括能帶補(bǔ)償技術(shù)的隧穿介電層于低電場維持狀態(tài)時(shí)的能帶圖。圖3為包括能帶補(bǔ)償技術(shù)的隧穿介電層于高電場BE—SONOS時(shí)的能帶圖，E0^12百萬伏特/厘米。圖4為本發(fā)明一實(shí)施例的存儲(chǔ)單元在擦除操作時(shí)電場與隧穿電流的狀態(tài)。圖5A至圖5D是勢壘介電層的傳導(dǎo)帶圖，其中圖5A所示為單一的二氧化硅層；圖5B所示為單一的氧化鋁層；圖5C所示為疊層的二氧化硅/氧化鋁層的第一實(shí)施例；圖5D所示為疊層的二氧化硅/氧化鋁層的第二實(shí)施例，其中該氧化鋁層的厚度大于第一實(shí)施例。圖6為應(yīng)用本發(fā)明存儲(chǔ)單元的與非門型存儲(chǔ)器陣列的示意圖。圖7為本發(fā)明存儲(chǔ)單元于與非門組態(tài)的簡化剖面圖，且該剖面是垂直于字線。圖8為本發(fā)明存儲(chǔ)單元于與非門組態(tài)的簡化剖面圖，且該剖面是穿越字線。圖9為集成電路存儲(chǔ)器的方塊圖，其是應(yīng)用本發(fā)明一實(shí)施例的存儲(chǔ)單元及偏壓電路。圖IO為平帶電壓對擦除偏壓時(shí)間的關(guān)系圖，其顯示出BE-SONOS存儲(chǔ)單元的擦除曲線，圖中包括含有單一二氧化硅層勢壘介電層與含有多層勢壘介電層的存儲(chǔ)單元。圖11為平帶電壓對擦除偏壓時(shí)間的關(guān)系圖，其顯示出不同多層勢壘介電結(jié)構(gòu)的擦除曲線。圖12為平帶電壓對擦除偏壓時(shí)間的關(guān)系圖，其顯示出含有多層勢壘介電層的BE-SONOS存儲(chǔ)單元在不同擦除偏壓下的擦除曲線，是對具有A/O上介電層的BE-SONOS的模擬。圖13為平帶電壓對擦除偏壓時(shí)間的關(guān)系圖，其顯示出具有鋁柵極的BE-SONOS存儲(chǔ)單元的擦除曲線，圖中包括含有單一二氧化硅層勢壘介電層與含有多層勢壘介電層的存儲(chǔ)單元。圖14為平帶電壓對烘烤時(shí)間的關(guān)系圖，其顯示出含有本發(fā)明一實(shí)施例的多層勢壘介電層的BE-SONOS存儲(chǔ)單元在各種臨界階層下都具有絕佳的電荷維持特性。圖15A至圖15B為平帶電壓變化對壓力時(shí)間的關(guān)系圖，其中圖15A所示為具有多層勢壘介電層的BE-SONOS存儲(chǔ)單元，而圖15B所示為具有單一三氧化二鋁層勢壘介電層的BE-SONOS存儲(chǔ)單元。圖16為讀取周期數(shù)對讀取電壓的關(guān)系圖，其顯示出具有多層勢壘介電層的BE-SONOS存儲(chǔ)單元與具有單一三氧化二鋁層勢壘介電層的BE-SONOS存儲(chǔ)單元的情形。圖17為具有高介電常數(shù)上蓋層的MONOS型存儲(chǔ)單元的簡化剖面圖。圖18為MONOS、具有高介電常數(shù)上蓋層的MONOS與MANOS的擦除特性圖。圖19為MONOS、具有高介電常數(shù)上蓋層的MONOS與MANOS的電荷維持特性圖。圖20為具有高介電常數(shù)上蓋層的MONOS與MANOS的讀取干擾特性圖。圖21為具有二氧化硅緩沖層的MABESONOS穿透式電子顯微鏡照片。圖22為MONOS與具有不同柵極材料的BE-SONOS的擦除特性圖。其比較了鋁(n型)、氮化鈦(中間能隙)及鉑(p型)柵極。其中BE-SONOS的擦除速度遠(yuǎn)高于MONOS(兩者的EOT均約為130埃)。對BE-SONOS而言，具有較高的功函數(shù)的金屬柵極具有較低的擦除飽和。圖23顯示不同二氧化硅緩沖層在Vc--15伏特下，鉑柵極BE-SONOS與鋁柵極MABE-SONOS的擦除特性。其中，鋁柵極MABE-SONOS具有和鉑柵極BE-SONOS類似的低擦除飽和程度。這代表三氧化二鋁上蓋層可有效抑制柵極注入。圖24顯示圖23的擦除瞬間電流密度。其中所有的樣本均顯示出相同的擦除J-E曲線。這代表由于所有的裝置均有相同的ONO隧穿勢壘，故其具有相同的擦除機(jī)制。圖25顯示含與不含氧化物緩沖層的MANOS的擦除速度比較結(jié)果。其中含與不含二氧化硅緩沖層的MANOS的EOT分別為15.4納米與17.2納米。此處兩種裝置的柵極材料均為鋁。圖26顯示含有不同氧化物緩沖層的MABE-SONOS的15(TC烘烤維持特性，其中較厚的氧化物緩沖層可增進(jìn)數(shù)據(jù)維持。圖27顯示包括氧化物緩沖層的MABE-SONOS(13/20/25/50/40/60)的讀取干擾測試，其中不同的柵極電壓是施加至擦除狀態(tài)^^=-1.5伏特)。圖28是取自圖27的含有4納米二氧化硅緩沖層的MABE-SONOS的讀取次數(shù)與Vread關(guān)系圖，其中讀取次數(shù)=(在初始VFB==-1.5伏特下、△VFB=1伏特的壓力時(shí)間)/(1毫秒讀取存取時(shí)間)。當(dāng)Vread小于7伏特，則讀取次數(shù)可超過1百萬次讀取周期。圖29顯示具有不同厚度的二氧化硅緩沖層的MABE-SONOS的讀取干擾特性，其中較薄的氧化物緩沖層顯示出輕微的增進(jìn)的讀取干擾。圖30顯示具有不同厚度的二氧化硅緩沖層的MABE-SONOS的周期耐久度，其中所有的裝置于一萬次周期壓力后仍均可維持存儲(chǔ)器操作區(qū)間。圖31顯示在不同的P/E周期后，具有4納米的的二氧化硅緩沖層的MABE-SONOS的維持特性，其中所有裝置均先編程至VFB=3伏特，再于150。C下進(jìn)行烘烤。本實(shí)施例的薄膜疊層為具有鋁金屬柵極的13/20/25/50/40/60。圖32是比較以下四者的電荷維持特性具有氧化物緩沖層的MABE-SONOS(13/20/25/50/50/60)、氮化鈦柵極BE-SONOS(13/20/25/50/50)、不含氧化物緩沖層的MABE-SONOS、不含氧化物緩沖層的MANOS。圖33顯示具有不同厚度的三氧化二鋁的MABE-SONOS的擦除特性，極薄的三氧化二鋁(4納米)上蓋層具有良好的擦除效能及低擦除飽和程度(Vfb小于-2伏特)。圖34顯示15(TC下具有二氧化硅緩沖層與不同三氧化二鋁厚度的MABE-SONOS的烘烤維持狀態(tài)，其中柵極材料為鋁。主要元件符號說明11源極12漏極13第一二氧化硅層14氮化硅層15第二二氧化硅層30半導(dǎo)體本體的能隙31空穴隧穿層的價(jià)帶與傳導(dǎo)帶32補(bǔ)償層的能隙33隔離層的價(jià)帶與傳導(dǎo)帶34電荷捕捉層的價(jià)帶與傳導(dǎo)帶37第一位置的價(jià)帶能級的增加38第二位置的價(jià)帶能級的減少43空穴隧穿層44能帶補(bǔ)償層45隔離層'50電場Etun51電場EB52空穴隧穿電流53電子隧穿電流60區(qū)塊選擇晶體管62源極選擇晶體管70半導(dǎo)體本體76介電隧穿層79字線層714隧穿層810集成電路812存儲(chǔ)器陣列814字線(或列)與區(qū)塊選擇譯碼器816字線與區(qū)塊選擇線818位線(行)譯碼器與驅(qū)動(dòng)器824感應(yīng)放大器與數(shù)據(jù)輸入結(jié)構(gòu)828數(shù)據(jù)輸入線830其它電路832數(shù)據(jù)輸出線834控制器836偏壓調(diào)整供應(yīng)電壓與電流源10、74A信道1000、1001曲線10a信道表面16、46、77、716電荷捕捉層17A緩沖層(正確)17B上蓋層(正確)18、48、718柵極47A、717A緩沖層47B上蓋層61-1、61-2、61-N-1、61-N存儲(chǔ)單元71、72、73源極/漏極端717B上蓋層74、75信道區(qū)域78A、78B多層勢壘介電層80、81疊層82、83、84淺溝道隔離結(jié)構(gòu)822、826總線BL-1、BL-2、BL-3、BL隱4、820位線BST區(qū)塊選擇字線SL源極線SST源極選擇字線WL-1、WL-2、WL-N-1、WL-N字線具體實(shí)施例方式本發(fā)明各實(shí)施例的詳細(xì)說明請一并參考圖1至圖34。圖1為具有多層勢壘介電層與能隙工程的介電隧穿層的電荷捕捉存儲(chǔ)單元的簡化示意圖。存儲(chǔ)單元包括信道10以及鄰近半導(dǎo)體本體內(nèi)的信道10的源極11與漏極12，柵極18位于一多層疊層上，該多層疊層包括多層介電材料的勢壘介電層、電荷捕捉介電層與隧穿層，其是作為電荷儲(chǔ)存結(jié)構(gòu)。于本實(shí)施例中，柵極18包括p+多晶硅，但也可以使用N+多晶硅。其它實(shí)施例中，柵極18可使用金屬、金屬化合物或前二者的組合，像是鉑、氮化鉭、金屬硅化物、鋁或其它金屬或金屬化合物柵極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化釕、二氧化銥、鎢、氮化鎢及其它物材料)。于某些實(shí)施例中，較佳地是使用功函數(shù)大于4電子伏特的材料，更佳地是使用功函數(shù)大于4.5電子伏特的材料。各種可應(yīng)用在柵極端的高功函數(shù)材料可參見美國專利第6,912,163號，該些材料通常系使用濺射或物理氣相沉積技術(shù)來沉積，且可利用活性離子刻蝕來進(jìn)行圖案化。在圖l所示的實(shí)施例中，介電隧穿層包括多種材料的組合，包括第一二氧化硅層13(稱為空穴隧穿層)，其位于信道10的表面10a上，且其可利用如現(xiàn)場蒸汽產(chǎn)生(in-situsteamgeneration，ISSG)的方法形成，并選擇性地利用沉積后一氧化氮退火或于沉積過程中加入一氧化氮的方式來進(jìn)行氮化。第一二氧化硅層13的厚度小于20埃，較佳地是為15?；蚋　Ｓ诖硇詫?shí)施例中，第一二氧化硅層13的厚度為10埃或12埃。氮化硅層M(稱為能帶補(bǔ)償層)位于第一二氧化硅層13之上，且其是利用像是低壓化學(xué)氣相沉積LPCVD技術(shù)，于68(TC下使用二氯硅烷(dichlorosilane，DCS)與氨之前驅(qū)物來形成。于其它工藝中，能帶補(bǔ)償層包括氮氧化硅，其是利用類似的工藝及一氧化二氮前驅(qū)物來形成。氮化硅層14的厚度小于30埃，且較佳為25?；蚋　５诙趸鑼?5(稱為隔離層)位于氮化硅層14上，且其是利用像是LPCVD高溫氧化物HTO沉積的方式形成。第二二氧化硅層15小于30埃，且較佳為25?；蚋?。第一處的價(jià)帶能級是使電場足以誘發(fā)空穴隧穿通過該第一處與半導(dǎo)體本體接口間的薄區(qū)域，且其也足以提升第一處后的價(jià)帶能級，以有效消除第一處后的經(jīng)處理的隧穿介電層內(nèi)的空穴隧穿現(xiàn)象。此種結(jié)構(gòu)除了可達(dá)成電場輔助的高速空穴隧穿外，其也可在電場不存在或?yàn)榱似渌僮髂康?像是從存儲(chǔ)單元讀取數(shù)據(jù)或編程鄰近的存儲(chǔ)單元)而僅誘發(fā)小電場的情形下，有效的預(yù)防電荷流失通過經(jīng)處理的隧穿介電層。于一代表性的裝置中，經(jīng)處理的隧穿介電層是由超薄氧化硅層Ol(例如小于等于18埃)、超薄氮化硅層Nl(例如小于等于30埃)以及超薄氧化硅層02(例如小于等于35埃)所組成，且其可在和半導(dǎo)體本體的界面起算的一個(gè)15埃或更小的補(bǔ)償下，增加約2.6電子伏特的價(jià)帶能級。通過一低價(jià)帶能級區(qū)域(高空穴隧穿勢壘)與高傳導(dǎo)帶能級，02層可將N1層與電荷捕捉層分開一第二補(bǔ)償(例如從接口起算約30埃至45埃)。由于第二處距離接口較遠(yuǎn)，足以誘發(fā)空穴隧穿的電場可提高第二處后的價(jià)帶能級，以使其有效地消除空穴隧穿勢壘。因此，02層并不會(huì)嚴(yán)重干擾電場輔助的空穴隧穿，同時(shí)又可增進(jìn)經(jīng)處理的隧穿介電層在低電場時(shí)阻絕電荷流失的能力。本發(fā)明一實(shí)施例的存儲(chǔ)單元包括有柵極，且柵極包括多晶硅(如n+多晶硅)或金屬(如鋁)。于其它實(shí)施例中，柵極包括功函數(shù)大于n+多晶硅的功函數(shù)的高功函數(shù)材料，舉例來說，其可包括p+多晶硅、鉑、氮化鉭及其它按照功函數(shù)、導(dǎo)電性與制作容易性選擇的材料。關(guān)于介電隧穿層結(jié)構(gòu)的詳細(xì)說明請同時(shí)配合參考圖2、圖3。于本實(shí)施例中，電荷捕捉層16包括厚度大于50埃的氮化硅，舉例來說，厚度約70埃的氮化硅，且其是利用如LPCVD方式形成。本發(fā)明也可使用其它電荷捕捉材料與結(jié)構(gòu)，包括像是氮氧化硅(SixOyNz)、高含硅量的氮化物、高含硅量的氧化物，包括內(nèi)嵌納米粒子的捕捉層等等。2006年11月23號公開，名稱為"NovelLowPowerNon-VolatileMemoryandGateStack",發(fā)明人為Bhattacharyya的前述美國專利申請案公開號第US2006/0261401Al號揭露了多種可使用的電荷捕捉材料。本實(shí)施例的勢壘介電層包括一疊層，其包括緩沖層17A與高介電常數(shù)的上蓋層17B。此處的高介電常數(shù)是指高介電常數(shù)大于7，像是以下這些材料均具有此特性三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧硅化鋁、氧硅化鉿、氧硅化鋯等等。二氧化硅的緩沖層可通過濕法氧化爐氧化步驟來將氮化物進(jìn)行濕法轉(zhuǎn)換而形成，其它實(shí)施例則可使用高溫氧化物(HTO)或LPCVD二氧化硅來形成。欲形成氧化鋁上蓋介電層，可先進(jìn)行原子氣相沉積，之后并配合在約90(TC下進(jìn)行60秒快速熱退火以強(qiáng)化形成的薄膜。通過采用前述工藝，得以形成缺陷極少的氧化硅層以及由高介電常數(shù)和高傳導(dǎo)帶補(bǔ)償材料(如氧化鋁)的上蓋層，二者一同提供具有良好電荷維持特性與低擦除飽和電壓的勢壘介電層。因此，不但可降低EOT，還可降低操作電壓。于代表性實(shí)施例中，第一層13可以是13埃的二氧化硅；能帶補(bǔ)償層14可以是20埃的氮化硅；隔離層15可以是25埃的二氧化硅；電荷捕捉層16可以是70埃的氮化硅；勢壘介電層可以是介于5埃與卯埃之間的氧化硅，包括介于5與90埃氧化鋁的上蓋層。柵極材料可以是p+多晶硅(功函數(shù)約5.1電子伏特)。欲提升電荷維持特性，氧化硅層的厚度可以大于30埃。此外，對于氧化硅(介電常數(shù)為3.9)與氧化鋁(介電常數(shù)約為8)的結(jié)合，勢壘介電層中上層17B的厚度與下層17A的厚度比值可以小于2。一般來說，上層17B與下層17A的厚度比值可以小于兩者之間介電常數(shù)的比值。因此，本實(shí)施例的勢壘介電層包括一與電荷捕捉介電層接觸的第一層17A以及一和信道表面與柵極之其中另一接觸的第二層17B,其中第一層17A具有一介電常數(shù)Kl，第二層具有一大于Kl的介電常數(shù)K2，且第二層的厚度小于該第一層的厚度乘以K2/Kl。若氧化鋁作為上蓋層，欲達(dá)成擦除飽和Vra小于-2伏特，介電常數(shù)約為8，而勢壘高度或傳導(dǎo)帶補(bǔ)償大于3電子伏特。由于三氧化二鋁的勢壘高度通常與二氧化硅約略相等，具有N+多晶硅柵極的氧化鋁的電子勢壘高度或傳導(dǎo)帶補(bǔ)償為約3.1電子伏特。于本發(fā)明存儲(chǔ)單元的實(shí)施例中，為能在電壓小于20伏特下達(dá)成合理的操作速度(編程與擦除)，介于柵極與信道間的多層介電疊層(舉例來說，高介電常數(shù)-0-N-0-N-0以及高介電常數(shù)-O-N-O)的總等效氧化物厚度EOT應(yīng)小于160埃。能隙工程(BE)ONO隧穿勢壘或單層二氧化硅隧穿氧化物的EOT通常介于約40至55埃之間，且較佳是介于45至50埃之間，而氮化物電荷捕捉層的EOT通常介于約25至40埃之間，且較佳是介于30至35埃之間。因此，就本發(fā)明一實(shí)施例來說，多層勢壘介電層(如二氧化硅緩沖層及三氧化二鋁)的EOT小于95埃，且較佳介于約75到85埃之間。圖2為低電場下介電隧穿結(jié)構(gòu)的傳導(dǎo)帶與價(jià)帶的能級示意圖，其中該介電隧穿結(jié)構(gòu)包括圖1所示的層13~15的疊層。圖中可看出一「U形」傳導(dǎo)帶與一「反U形」價(jià)帶。由圖右側(cè)開始，半導(dǎo)體本體的能隙是于區(qū)域30，空穴隧穿層的價(jià)帶與傳導(dǎo)帶是于區(qū)域31，補(bǔ)償層的能隙是于區(qū)域32，隔離層的價(jià)帶與傳導(dǎo)帶是于區(qū)域33，而電荷捕捉層的價(jià)帶與傳導(dǎo)帶是于區(qū)域34。由于區(qū)域31、32、33內(nèi)隧穿介電層的傳導(dǎo)帶相較于能陷的能級而言較高，故捕捉于電荷捕捉區(qū)34的電子(以一個(gè)圓圈內(nèi)包著負(fù)號來表示)并無法隧穿至信道內(nèi)的傳導(dǎo)帶。電子隧穿的機(jī)率與隧穿介電層內(nèi)「U形J傳導(dǎo)帶下的區(qū)域相關(guān)聯(lián)，也與具有能陷的能級的一條至信道的水平線上的區(qū)域相關(guān)聯(lián)。因此，在低電場的條件下，電子隧穿現(xiàn)象不太可能發(fā)生。相同地，區(qū)域30內(nèi)信道的價(jià)帶中的空穴則受到區(qū)域31、32、33全部厚度以及信道接口處高空穴隧穿勢壘高度的阻擋，以致其無法隧穿至電荷捕捉層(區(qū)域34)?？昭ㄋ泶┑臋C(jī)率與隧穿介電層內(nèi)「反U形」價(jià)帶上的區(qū)域相關(guān)聯(lián)，也與具有信道的能級的一條至電荷捕捉層的水平線下的區(qū)域相關(guān)聯(lián)。因此，在低電場的條件下，空穴隧穿現(xiàn)象不太可能發(fā)生。于空穴隧穿層包括二氧化硅的代表性實(shí)施例中，約4.5電子伏特的空穴隧穿勢壘高度可防止空穴隧穿。氮化硅內(nèi)的價(jià)帶(1.9電子伏特)仍低于信道內(nèi)的價(jià)帶，因此，隧穿介電結(jié)構(gòu)的區(qū)域31、32、33內(nèi)的價(jià)帶仍遠(yuǎn)低于信道區(qū)域30內(nèi)的價(jià)帶。據(jù)此，本發(fā)明一實(shí)施例所描述的隧穿層具有能帶補(bǔ)償特征，包括位于半導(dǎo)體本體接口處的薄區(qū)域(區(qū)域31)內(nèi)相對較大的空穴隧穿勢壘高度，以及距信道表面不到2納米處的第一位置的價(jià)帶能級的增加37。此外，通過提供具有相對高隧穿勢壘高度材料的薄層(區(qū)域33)，能帶補(bǔ)償特征也包括與信道分開的第二位置的價(jià)帶能級的減少38，形成反U形的價(jià)帶形狀。相類似地，通過選擇相同的材料，傳導(dǎo)帶是具有一U形的形狀。圖3顯示為了誘發(fā)空穴隧穿(于圖3中，Ol層的厚度約為15埃)，于隧穿區(qū)域31中施加約-12百萬伏特/厘米的電場下介電隧穿結(jié)構(gòu)的能帶圖。于電場中，價(jià)帶由信道表面處向上傾斜。因此，在離信道表面一補(bǔ)償距離處，隧穿介電結(jié)構(gòu)內(nèi)的價(jià)帶于價(jià)帶能級中明顯的增加，同時(shí)在圖中可見其增加到高過信道區(qū)域的價(jià)帶內(nèi)的能帶能量。因此，當(dāng)介于信道區(qū)域內(nèi)的價(jià)帶能級與隧穿疊層內(nèi)傾斜的反U形價(jià)帶上的價(jià)帶能級之間的面積減少時(shí)，空穴隧穿的機(jī)率將大幅增加。于高電場下，能帶補(bǔ)償可有效地由隧穿介電層處消除區(qū)域32內(nèi)的補(bǔ)償層與區(qū)域33內(nèi)的隔離層的勢壘效應(yīng)。因此，在相對小電場(例如E小于14百萬伏特/厘米)下，能隙工程的隧穿介電層可以產(chǎn)生較大的空穴隧穿電流。隔離層(區(qū)域33)將補(bǔ)償層32與電荷捕捉層(區(qū)域34)隔離開，對于電子與空穴在低電場下，此可增加有效勢壘能力，并增進(jìn)電荷維持。于本實(shí)施例中，補(bǔ)償層32的厚度必須夠薄，以致其具有可忽略的電荷捕捉效能。此外，補(bǔ)償層為介電層而不具導(dǎo)電性。因此，對于使用氮化硅的實(shí)施例，補(bǔ)償層的厚度較佳小于30埃，而更佳地是為25埃或更小。對于采用二氧化硅的實(shí)施例來說，空穴隧穿區(qū)域31的厚度應(yīng)小于20埃，且較佳小于15埃。舉例來說，于一較佳實(shí)施例中，空穴隧穿區(qū)域31為13?；?0埃的二氧化硅，且其是經(jīng)過如前所述的氮化處理，以得到超薄氮氧化硅。與本發(fā)明的一實(shí)施例中，隧穿介電層可使用氧化硅、氮氧化硅及氮化硅的組合材料，且其中各層的間并無明顯的過渡狀態(tài)，只要該種組合材料可提供前述的反U形價(jià)帶。而在離有效空穴隧穿所需的信道表面該補(bǔ)償距離處，隧穿介電層的價(jià)帶能級具有變化。此外，其它材料的組合也可應(yīng)用于能帶補(bǔ)償技術(shù)中。對于SONOS型存儲(chǔ)器的介電隧穿層來說，其重點(diǎn)在于提高「空穴隧穿」的效能而非電子隧穿，且目前此問題也已有了解決方案。舉例來說，對于利用厚度夠薄的二氧化硅來提供較大的空穴隧穿的隧穿介電層而言，其厚度將會(huì)因?yàn)樘《鵁o法有效勢壘電子隧穿引起的電荷流失。而通過適當(dāng)?shù)奶幚韯t可增進(jìn)電子隧穿的效能。據(jù)此，利用能隙工程將可提升利用電子隧穿而進(jìn)行的編程以及利用空穴隧穿而進(jìn)行的擦除操作。于其它實(shí)施例中，多層隧穿疊層可以傳統(tǒng)MONOS裝置中使用的單層隧穿氧化物來替換，也可利用其它隧穿層結(jié)構(gòu)替換。目前已知盡管傳統(tǒng)的MONOS(隧穿氧化物大于3納米)具有良好的數(shù)據(jù)維持特性，由于其二氧化硅勢壘介電層并無法有效抑制柵極注入，故傳統(tǒng)MONOS裝置的擦除飽和程度對于與非門應(yīng)用來說太高。如前述的MANOS/TANOS，其結(jié)構(gòu)采用三氧化二鋁(介電常數(shù)約為8)來替換上氧化物(介電常數(shù)為3.9)。由于擦除飽和可被有效抑制，MANOS的擦除飽和程度比MONOS來的低，且其存儲(chǔ)器操作區(qū)間比MONOS來的大。然而，使用單一高介電常數(shù)的勢壘介電層會(huì)造成其它的可靠性問題，此是由于高介電常數(shù)的介電層通常比傳統(tǒng)的二氧化硅勢壘介電層更容易流失電荷。據(jù)此，使用單一高介電常數(shù)的勢壘介電層并無法提供足夠的電荷維持可靠性。如本文所述，額外的高介電常數(shù)上蓋層是覆蓋在MONOS的上氧化物上。由于緩沖層具有低流失電流且可于捕捉層(氮化硅)與緩沖層(二氧化硅)間的界面處形成深層能陷，故此種新穎的結(jié)構(gòu)具有良好的電荷維持與讀取干擾特性。此外，由于其具有高介電常數(shù)，高介電常數(shù)上蓋層也可抑制柵極注入。據(jù)此，此種新穎的結(jié)構(gòu)可提供低擦除程度與大存儲(chǔ)器操作區(qū)間，而這對與非門閃存相當(dāng)有利。圖4為類似圖1的電荷捕捉存儲(chǔ)單元的柵極疊層示意圖，其顯示擦除過程中的電場狀態(tài)。柵極疊層包括空穴隧穿層43、能帶補(bǔ)償層44與隔離層45,三者共同作為裝置的隧穿介電層。電荷捕捉層46位于隧穿介電層上，由多層結(jié)構(gòu)所組成的勢壘介電層則將電荷捕捉層46與柵極48分開，且該多層結(jié)構(gòu)包括緩沖層47A與上蓋層47B。于擦除過程中，借著施加在存儲(chǔ)單元的柵極與信道處的偏壓Vc與Vw以誘發(fā)電場，形成穿越隧穿介電層43、44、45的審場ETUN50與穿越勢壘層內(nèi)上蓋層47B的電場EB51。電場ETUN50的大小是足以誘發(fā)空穴隧穿電流52進(jìn)入捕捉層46。由于高介電常數(shù)，穿越勢壘介電層內(nèi)上蓋層47B的電場EB51的大小是相對于穿越隧穿介電層內(nèi)二氧化硅的電場減少約3.9/k，其中3.9為二氧化硅的介電常數(shù)，而k為上蓋層47B的介電常數(shù)。因此，由于柵極48足夠的電子親和性、相對低的電場EB51與勢壘介電層47A/47B的厚度，電子隧穿電流53將可被有效阻絕，以提供不具有擦除飽和效應(yīng)的大存儲(chǔ)器操作區(qū)間。本發(fā)明一實(shí)施例揭露的存儲(chǔ)裝置于穿越柵極與半導(dǎo)體本體的偏壓夠小的情形下即可操作，如擦除過程中隧穿介電層內(nèi)一最大電場為14百萬伏特/厘米或更小，且配合勢壘介電層的相對小電場。圖5A至圖5D為勢壘介電層的傳導(dǎo)帶圖，其中圖5A所示為單一的二氧化硅層；圖5B所示為單一的氧化鋁層；圖5C所示為疊層的二氧化硅/氧化鋁層的第一實(shí)施例；圖5D所示為疊層的二氧化硅/氧化鋁層的第二實(shí)施例，其中該氧化鋁層的厚度大于第一實(shí)施例，
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中具有通常知識者可由此些圖式中了解由柵極的電子注入的隧穿機(jī)率。材料內(nèi)電場的大小是反映在傳導(dǎo)帶的斜率上，因此，對應(yīng)至圖5C與圖5D標(biāo)示03的二氧化硅緩沖層的區(qū)域的斜率大于對應(yīng)至氧化鋁上蓋層的區(qū)域的斜率。柵極界面處的傳導(dǎo)帶補(bǔ)償系反映在傳導(dǎo)帶內(nèi)梯級的高度上。就圖5A中的能隙工程SONOS裝置而言，盡管二氧化硅勢壘介電層的傳導(dǎo)帶補(bǔ)償相對稍大，但二氧化硅勢壘介電層中的電場強(qiáng)度也較大，而使其隧穿機(jī)率仍相對高。如圖5B中具有氧化鋁勢壘介電層的實(shí)施例，由于相對高介電常數(shù)(如大于7)造成的傳導(dǎo)帶斜率較小，以及維持相對高(如大于3電子伏特)的傳導(dǎo)帶補(bǔ)償，其隧穿機(jī)率相對低。由圖5C與圖5D可知，具有二氧化硅緩沖層與氧化鋁上層的多層疊層其柵極注入的隧穿機(jī)率大致相同，只要氧化鋁上層的厚度大于一最小值。據(jù)此，圖5C中厚度較小的氧化鋁層的實(shí)施例與圖5D中厚度較大的氧化鋁層的實(shí)施例具有大致相同的隧穿機(jī)率。前述的存儲(chǔ)單元可應(yīng)用于與非門型陣列中，如圖6所示。其中陣列包括多條位線BL-l、BL-2、BL-3、BL-4…與多條字線WL-1、WL-2...WL-N-1、WL-N。在耦接對應(yīng)的位線的區(qū)塊選擇晶體管與耦接源極線的源極選擇晶體管之間，一群N個(gè)存儲(chǔ)單元彼此串聯(lián)。區(qū)塊選擇字線BST耦接至一列區(qū)塊選擇晶體管，源極選擇字線SST耦接至一列源極線連接晶體管。因此，舉例來說，對于圖中一代表性的位線BL-2，區(qū)塊選擇晶體管60是將一組存儲(chǔ)單元61-1至61-N連接至位線BL-2，以響應(yīng)區(qū)塊選擇字線BST的信號。存儲(chǔ)單元群中的最后一個(gè)存儲(chǔ)單元61-N連接至源極選擇晶體管62，而該源極選擇晶體管62將該存儲(chǔ)單元群耦接至源極線SL，以響應(yīng)源極選擇字線SST的信號。于其它實(shí)施例中，存儲(chǔ)單元可應(yīng)用于閃存裝置中常見的與門型、或非門型與虛擬接地型陣列中。于與非門型陣列中，編程可利用增量步進(jìn)脈沖編程ISPP或如富勒-諾丁漢FN隧穿的其它方法來達(dá)成。ISPP是涉及步進(jìn)編程電壓的使用，其是始于如約+17伏特的柵極偏壓，且于每個(gè)編程階段均增加電壓約0.2伏特。每一脈沖可具有固定脈沖寬如約10微秒。應(yīng)注意的是，每一接續(xù)脈沖的脈沖寬與電壓增量可以視需要而改變。此種類型的存儲(chǔ)單元具有相對線性的編程特性，此外，與先前技術(shù)相比較，其存儲(chǔ)器操作區(qū)間相對較大，故其特別適合于利用多階編程技術(shù)來在每個(gè)存儲(chǔ)單元中儲(chǔ)存多個(gè)位。于其它實(shí)施例中，是使用所謂的電壓脈沖自我升壓技術(shù)來進(jìn)行編程。此外，本發(fā)明一實(shí)施例也可依照各種陣列特性的兼容性來使用其它偏壓配置。本發(fā)明的實(shí)施例也可使用其它的編程偏壓技術(shù)，對于或非門陣列來說，除了其它已知的方法外，也可使用不同的偏壓配置來誘發(fā)熱電子隧穿或FN隧穿。圖7和圖8為本發(fā)明一實(shí)施例的存儲(chǔ)單元于與非門陣列的簡化剖面圖，其分別以穿越字線與沿著字線的方式進(jìn)行剖面。于圖7中，半導(dǎo)體本體70包括信道區(qū)域74、75與接觸信道區(qū)域的源極/漏極端71、72、73。源極與漏極端間的信道長度較佳小于50納米，且在較佳實(shí)施例中為30納米或更小。組合材料的介電隧穿層76、電荷捕捉層77、多層勢壘介電層78A/78B與字線層79是排列于分別位在信道區(qū)域74、75上的疊層80、81中。圖8為圖7的存儲(chǔ)單元于與非門陣列的簡化剖面圖，且其是以沿著字線的方式進(jìn)行剖面，其包括與圖7相同的疊層，且以相同的標(biāo)號來代表。串聯(lián)存儲(chǔ)單元的行是以淺溝道隔離STI結(jié)構(gòu)82、83、84隔開。于圖中，信道74與相鄰的信道74A的表面為平面，而本發(fā)明實(shí)施例也可使用凹陷(凹面)的信道表面或延伸(凸面)的信道表面，端視產(chǎn)品的類型與使用的制作技術(shù)而定。隧穿介電層76與疊層的其它部分，包括層77、78A/78B、79是以共形的型式覆蓋于信道表面上，不論表面是平面、凹面或凸面。而介于STI結(jié)構(gòu)(如82、83)間的信道寬度較佳小于50納米，且更佳地是小到STI技術(shù)可容忍的尺寸。圖9是應(yīng)用本發(fā)明具有金屬或多晶硅柵極、多層高介電常數(shù)上蓋勢壘介電層與能隙工程隧穿介電層的勢壘介電層經(jīng)處理的BE-SONOS存儲(chǔ)單元的集成電路的簡化方塊圖。集成電路810包括一在半導(dǎo)體襯底上采用勢壘介電層經(jīng)處理的BE-SONOS存儲(chǔ)單元的存儲(chǔ)器陣列812。字線(或列)與區(qū)塊選擇譯碼器814是耦接至多條字線與區(qū)塊選擇線816，其間并形成電性連接，且字線(或列)與區(qū)塊選擇譯碼器814是沿著存儲(chǔ)器陣列812的列排列。位線(行)譯碼器與驅(qū)動(dòng)器818是耦接并電性連接至多條沿著存儲(chǔ)器陣列812的行排列的位線820，以由存儲(chǔ)器陣列812中的存儲(chǔ)單元讀取數(shù)據(jù)，或?qū)?shù)據(jù)寫入其中。地址是透過總線822提供至字線譯碼器與驅(qū)動(dòng)器814及位線譯碼器818。方塊824中的感應(yīng)放大器與數(shù)據(jù)輸入結(jié)構(gòu)，包括讀取、編程與擦除模式的電流源，是透過總線826耦接至位線譯碼器818。數(shù)據(jù)是由集成電路810上的輸入/輸出端或其它集成電路810內(nèi)或外的數(shù)據(jù)來源，透過數(shù)據(jù)輸入線828傳送至方塊824的數(shù)據(jù)輸入結(jié)構(gòu)。如本實(shí)施例所示，集成電路810也可包括其它電路830，如一般用途的處理器、特定用途的應(yīng)用電路或是可提供此存儲(chǔ)單元陣列所支持的系統(tǒng)單芯片功能的多個(gè)模塊的組合。數(shù)據(jù)系由方塊824中的感應(yīng)放大器，透過數(shù)據(jù)輸出線832，傳送至集成電路810上的輸入/輸出端或其它集成電路810內(nèi)或外的數(shù)據(jù)目的地。陣列812可以是與非門陣列、及門陣列或是或非門陣列，端視應(yīng)用目的而定。由于大存儲(chǔ)器操作區(qū)間可支持各存儲(chǔ)單元儲(chǔ)存多位，因此裝置中還可包括多位感應(yīng)放大器。于本實(shí)施例中，控制器是以偏壓調(diào)整狀態(tài)機(jī)構(gòu)834為例，其是控制偏壓調(diào)整供應(yīng)電壓與電流源836，如讀取、編程、擦除、擦除驗(yàn)證、供字線與位線的編程驗(yàn)證電壓或電流，此外，控制器也控制使用存取控制過程的字線/源極線操作，而控制器834可利用
技術(shù)領(lǐng)域：
中已知的特殊目的邏輯電路來實(shí)作。于其它實(shí)施方式中，控制器834可包括一般用途的處理器以執(zhí)行計(jì)算機(jī)程序來控制元件的操作，而該處理器可以實(shí)作于相同的集成電路上。于另外的實(shí)施方式中，控制器834可利用特殊目的邏輯電路與一般用途的處理器的組合來實(shí)作。圖10為仿真平帶電壓(其與存儲(chǔ)單元的閾值電壓相關(guān)聯(lián))對擦除偏壓時(shí)間的關(guān)系圖，由圖中可看出對本發(fā)明一實(shí)施例的存儲(chǔ)單元使用-18伏特的擦除偏壓的仿真擦除曲線，且該存儲(chǔ)單元具有一隧穿介電層，其包括一信道表面上13埃二氧化硅的隧穿層(Ol)、一20埃氮化硅的補(bǔ)償層(N1)與一25埃二氧化硅的隔離層(02)、一包括70埃氮化硅的電荷捕捉層(N2)、一90埃二氧化硅的勢壘介電層(03)。此外，另一相類似的存儲(chǔ)單元中，勢壘介電層包括約50埃二氧化硅的緩沖層(03)，且其上具有一約80埃的氧化鋁，使兩實(shí)施例的等效氧化物厚度約為178埃。于實(shí)施例中，信道是接地，且柵極電壓VG約為-18伏特。于曲線1001中，在平帶電壓高于-2伏特處，沒有氧化鋁上蓋的實(shí)施例產(chǎn)生了擦除飽和現(xiàn)象。然而，于曲線iooo中，具有氧化鋁上蓋的實(shí)施例中在平帶電壓至少低于-4伏特處仍未發(fā)生擦除飽和現(xiàn)象。圖11為仿真平帶電壓對擦除偏壓時(shí)間的關(guān)系圖，其中存儲(chǔ)單元具有不同厚度的電荷捕捉層N2，且氧化硅緩沖層03的厚度和氧化鋁上蓋層的厚度是有所調(diào)整。在電荷捕捉層為60埃、緩沖層為30埃、上蓋層為70埃的實(shí)施例中，其擦除速度大于電荷捕捉層為70埃、氧化物緩沖層為50埃、氧化鋁上蓋層為80埃的實(shí)施例。因?yàn)樗a(chǎn)生穿越隧穿層的電場較大，此擦除速度特性可由第一實(shí)施例的等效氧化物厚度較小來解釋。然而，由于在電荷捕捉層為60埃的實(shí)施例中，緩沖層03的厚度小于該上蓋層的厚度乘以k2/k1，因此該種存儲(chǔ)單元的電荷維持率會(huì)減少。圖12為仿真平帶電壓對擦除偏壓時(shí)間的關(guān)系圖，其顯示在不同擦除偏壓下的擦除曲線。其中存儲(chǔ)單元具有約50埃二氧化硅的緩沖層與約80氧化鋁的上蓋層。如圖所示，在-I8伏特到約-20伏特之間，擦除速度隨著擦除偏壓的增加而大大增加。在擦除偏壓約為-20伏特時(shí)，大于7伏特的臨界值降低可于100毫秒內(nèi)完成，而大于2伏特的臨界值降低可于毫秒內(nèi)完成。圖13顯示勢壘介電層中含與不含上蓋層的存儲(chǔ)單元的效能，其包括具有相對低功函數(shù)的鋁柵極。然而，上蓋介電層的使用將擦除飽和臨界值降低至約-4伏特的平帶電壓。相較之下，具有單一二氧化硅勢壘層的實(shí)施例中在高于+1伏特處便發(fā)生擦除飽和。圖14顯示一實(shí)施例的存儲(chǔ)單元在烘烤測試下的維持特性，且該存儲(chǔ)單元具有60埃二氧化硅緩沖層與80埃氧化鋁上蓋層。如圖所示，對于3、2、1、-1、-2伏特的平帶電壓而言，15(TC下烘烤時(shí)間百萬秒的數(shù)據(jù)維持仍相當(dāng)良好。圖15A與圖15B為存儲(chǔ)單元的讀取干擾特性與不同讀取電壓(如讀取操作過程中與非門組態(tài)的字線電壓)的關(guān)系圖，其中一存儲(chǔ)單元具有60埃的二氧化硅緩沖層與65埃的氧化鋁上蓋層，另一存儲(chǔ)單元具有150埃的氧化鋁勢壘層，但不具有二氧化硅的緩沖層。兩個(gè)實(shí)施例均具有鋁柵極，其功函數(shù)系相對小。如圖15所示，當(dāng)讀取電壓超過約7.6伏特，其仍可在不干擾存儲(chǔ)單元的閾值電壓超過1伏特的情形下超過1百萬次讀取周期。另一方面，當(dāng)不存在二氧化硅緩沖層時(shí)，超過此測試的最大讀取電壓約為6伏特。圖16為MA-BE-SONOS的讀取周期次數(shù)對讀取電壓的關(guān)系圖，其中該MA-BE-SONOS具有150埃的氧化鋁勢壘層與一疊層的60埃二氧化硅緩沖層/65埃氧化鋁上蓋層結(jié)構(gòu)。對超過1百萬次周期測試的讀取偏壓而言，一般預(yù)測使用二氧化硅緩沖層將可增進(jìn)耐久度超過百倍。圖17為含高介電常數(shù)上蓋層717B的MONOS多層疊層的存儲(chǔ)單元示意圖，且其不包括如圖l所示的能隙工程隧穿層。如圖17所示，「高功函數(shù)」柵極718可包括任何一種金屬柵極材料或多晶硅柵極。由于高介電常數(shù)上蓋層可抑制柵極注入，故本實(shí)施例可使用幾乎所有種類的金屬層，其可以包括像鋁等功函數(shù)低至4.3電子伏特的材料。較佳者包括氮化鉭、氮化鈦、P+多晶硅柵極和N+多晶硅柵極。此外，鉑也可是良好的金屬柵極材料，其它可采用者還包括鈦、鉭、鋁、鎢、氮化鎢、二氧化釕等等。上蓋層717B屬于高介電常數(shù)層，其介電常數(shù)大于6，像是三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧硅化鋁、氧硅化鉿、氧硅化鋯等等，其中較佳者為三氧化二鋁與二氧化鉿，而高介電常數(shù)上蓋層的厚度為3至20納米。緩沖層717A可通過將氮化物進(jìn)行二氧化硅濕法轉(zhuǎn)換、高溫氧化物(HTO)或LPCVD二氧化硅等方式形成，而較佳者為二氧化硅濕法轉(zhuǎn)換。緩沖層717A的厚度較佳為0.5至8納米，且其相對厚度大于上蓋層717B的厚度乘以Kl/ic2。對于使用二氧化硅的緩沖層與氧化鋁的上蓋層的實(shí)施例，二氧化硅的緩沖層的厚度較佳是介于20至70埃之間，而三氧化二鋁上蓋層的厚度較佳小于50埃。目前較佳的實(shí)施方式為使用約60埃的二氧化硅緩沖層與約40埃的三氧化二鋁上蓋層。電荷捕捉層716較佳為氮化硅，因其可提供較高的能陷密度。此外，其它材料像是氮氧化硅、高含硅量的氮化物、高含硅量的氧化物也可被采用。隧穿層714是形成于硅信道上，且其厚度介于3至5納米。于較佳實(shí)施例中，隧穿層為含有將硅襯底氧化而得的隧穿氧化物的氧化爐氧化物。圖18為一般MONOS、具有高介電常數(shù)上蓋層的MONOS與MANOS的擦除特性圖，而該些存儲(chǔ)單元的尺寸如下表所示。于此模擬中，鉑為柵極材料。與一般MONOS相比，MANOS與具有高介電常數(shù)上蓋層的MONOS具有較低的擦除飽和程度與較大的存儲(chǔ)器操作區(qū)間。此外，MANOS與具有高介電常數(shù)上蓋層的MONOS也具有較快速的擦除速度。隧穿介電層捕捉氮化物(N2)上介電層EOT一般MONOS45埃70埃二氧化硅=90埃174埃具有高介電常數(shù)上蓋層的MONOS45埃70埃二氧化硅/三氧化二鋁=40埃/60埃155埃MANOS45埃70埃三氧化二鋁-162埃<table>tableseeoriginaldocumentpage30</column></row><table>與傳統(tǒng)單一二氧化硅層勢壘氧化物相比，高介電常數(shù)上蓋層由于具有較高的介電常數(shù)且可以抑制柵極電子注入，因此高介電常數(shù)上蓋層也適用于勢壘氧化物的EOT微縮。圖19為一般MONOS、具有高介電常數(shù)上蓋層的MONOS與MANOS的維持特性圖，其中一般MONOS與具有高介電常數(shù)上蓋層的MONOS的維持特性較MANOS來的更好，而這主要是因?yàn)樯涎趸?二氧化硅)消除了不穩(wěn)定的高介電常數(shù)/氮化硅界面。圖20為具有高介電常數(shù)上蓋層的MONOS與MANOS的讀取干擾特性圖。其中，由于不穩(wěn)定的高介電常數(shù)/氮化硅界面已被消除，故具有高介電常數(shù)上蓋層的MONOS也有較佳的表現(xiàn)?？偫▉碚f，在前述三種實(shí)施例中，具有高介龜常數(shù)上蓋層的MONOS的效能最好，其具有如低擦除飽和、大存儲(chǔ)器操作區(qū)間、較佳的電荷維持特性與較不受讀取干擾的影響等特性。前述的實(shí)施例使用的是n-信道裝置，即源極與漏極端具有n型雜質(zhì)摻雜。無庸置疑地，本發(fā)明實(shí)施例也可以使用p-信道裝置，即源極與漏極端具有p型雜質(zhì)摻雜。此外，前述的實(shí)施例使用的是具有平坦或平面信道表面的裝置，但本發(fā)明實(shí)施例也可使用非平面結(jié)構(gòu)，包括圓柱形信道表面、鰭形信道、凹陷信道等等。于前述的實(shí)施例中，電荷儲(chǔ)存疊層的使用可讓隧穿層位于信道表面上，而勢壘介電層則位于柵極旁。此外，電荷儲(chǔ)存疊層也可反轉(zhuǎn)，使隧穿層位于柵極旁，而勢壘介電層則位于信道表面上。于一實(shí)施例中，存儲(chǔ)單元與存儲(chǔ)器架構(gòu)是使用組合式多層勢壘介電層，且其包括高介電常數(shù)的上蓋層與緩沖層。組合式結(jié)構(gòu)可消除高介電常數(shù)材料與電荷捕捉層間的不穩(wěn)定接口。實(shí)驗(yàn)結(jié)果顯示此種裝置可抑制擦除飽和并提供絕佳的數(shù)據(jù)維持特性。其同時(shí)展現(xiàn)出相當(dāng)大的存儲(chǔ)器操作區(qū)間(大于7伏特)以及絕佳的耐久度、抗讀取干擾特性與數(shù)據(jù)維持特性。此外，存儲(chǔ)單元也可包括45納米或更小的柵極長度。實(shí)驗(yàn)結(jié)果是根據(jù)MABE-SONOS的制作而得，且其基本上與S.C.Lai等人2007年發(fā)表于正EENVSMW的論文第8889頁類似。在三氧化二鋁沉積前，由氮化物一部份轉(zhuǎn)化而得的各種氧化物緩沖層是利用濕法氧化爐氧化步驟先形成。此種裝置典型的TEM剖面可見于圖21。為了進(jìn)行比較，我們也制作了具有二氧化硅緩沖層的MANOS。圖22顯示，在相同的EOT下，BE-SONOS的擦除速度遠(yuǎn)大于MONOS。此是由于BE-SONOS中的ONO隧穿勢壘可大大提升擦除時(shí)的信道空穴隧穿效率，而MONOS中的電子脫離捕捉是相對慢。另一方面，柵極材料對于擦除飽和有很大的影響。高功函數(shù)的金屬柵極(如鉬)對于此類存儲(chǔ)單元而言，必須抑制柵極注入。為了抑制柵極注入，額外的三氧化二鋁層被形成于BE-SONOS之上。圖23比較了具有各種二氧化硅緩沖層的MABE-SONOS的擦除特性。由圖中可以看出MABE-SONOS具有低擦除飽和程度，正如鉑柵極的BE-SONOS，盡管使用的是「n型」(低功函數(shù))鋁柵極。由此，可預(yù)期的是，當(dāng)結(jié)合高功函數(shù)金屬柵極時(shí)可進(jìn)一步抑制擦除飽和。于圖23中，具有二氧化硅緩沖層的MABE-SONOS的「明顯」低擦除速度可歸因于較高的EOT。為了公平地比較擦除速度，我們采用了瞬時(shí)分析的技術(shù)(可參考H.T.Lue等人2004年發(fā)表于正EEElectronDeviceLetters,vol.25第816818頁的論文)，正如圖24所示。由于各裝置具有相同的ONO隧穿勢壘，J-E曲線清楚地顯示出所有的裝置都具有一樣的擦除電流密度。此可證明氧化物緩沖層對于擦除機(jī)制并無影響。此外，我們也研究了具有額外氧化物緩沖層的MANOS。圖25顯示出此一增加的氧化物緩沖層基本上擦除特性與MSNOS相類似。然而，MANOS顯示出比BE-SONOS更慢的擦除速度，這主要是因?yàn)殡娮用撾x捕捉比襯底空穴注入來的慢。因此，就擦除速度來說，MANOS的實(shí)用性較低。圖26比較了15(TC下具有不同氧化物緩沖層的MABE-SONOS的數(shù)據(jù)維持特性。較厚的氧化物緩沖層可增進(jìn)數(shù)據(jù)維持特性。這顯示出三氧化二鋁會(huì)引起電荷流失。圖27顯示的是讀取干擾測試，其中此裝置可承受高柵極電壓(大于6伏特)的高壓測試。圖28顯示出在Vread小于7伏特下，讀取干擾周期時(shí)間超過1百萬讀取周期。圖29顯示緩沖層較薄者具有稍微差一點(diǎn)的讀取干擾，而當(dāng)緩沖氧化物層的厚度大于或等于氧化鋁上蓋層厚度的一半時(shí)，讀取干擾特性得以提升。因此，如前所述，較佳地是提供相對厚的緩沖層。圖30顯示具有不同二氧化硅緩沖層厚度的MABE-SONOS的周期耐久度。其中所有裝置在1萬次P/E周期后仍可維持存儲(chǔ)器操作區(qū)間。圖31為具有40埃氧化物緩沖層與60埃氧化鋁上蓋層的MABE-SONOS于周期后的維持特性，其中裝置是先編程至3伏特的平帶電壓。圖中可見周期后的裝置具有較大的初期電荷損失。然而，其長期維持特性仍與周期前大致類似。圖32比較了各種裝置的維持特性，包括(l)具有鋁柵極、50埃二氧化硅緩沖層與60埃氧化鋁上蓋層的MABE-SONOS裝置；(2)具有氮化鈦柵極與只有50埃二氧化硅勢壘層的BE-SONOS;(3)具有鋁柵極與150埃氧化鋁上蓋層，但不具有二氧化硅緩沖層的MABE-SONOS;以及(4)具有鉑柵極但不具有二氧化硅緩沖層的MANOS。其中，氮化鈦柵極的BE-SONOS具有最佳的數(shù)據(jù)維持效能，而不含氧化物緩沖層的MABE-SONOS與MANOS的數(shù)據(jù)維持效能最差。這些數(shù)據(jù)顯示直接與氮化物電荷捕捉層接觸的三氧化二鋁會(huì)造成電荷流失。此外，我們也研究了三氧化二鋁上介電層的微縮能力。圖33中比較了具有不同三氧化二鋁厚度的MABE-SONOS,結(jié)果顯示4納米的三氧化二鋁與3納米的氧化物緩沖層可維持良好的擦除效能，于圖34中，4納米的三氧化二鋁與3納米的緩沖氧化物也具有良好的數(shù)據(jù)維持特性。雖然本發(fā)明已參照實(shí)施例來加以描述，然本發(fā)明創(chuàng)作并未受限于其詳細(xì)描述內(nèi)容。替換方式及修改樣式已于先前描述中所建議，且其它替換方式及修改樣式將為熟習(xí)此項(xiàng)技藝的人士所思及。特別是，所有具有實(shí)質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而達(dá)成與本發(fā)明實(shí)質(zhì)上相同結(jié)果者，皆不脫離本發(fā)明的精神范疇。因此，所有此等替換方式及修改樣式意欲落在本發(fā)明權(quán)利要求及其均等物所界定的范疇之中。權(quán)利要求1、一種具有存儲(chǔ)單元陣列的存儲(chǔ)器，其特征在于，該陣列中的每一存儲(chǔ)單元包括一半導(dǎo)體本體，包括一具有一信道表面的信道，以及鄰近該信道的一源極端與一漏極端；一介于一柵極與該信道表面的介電疊層，該介電疊層包括一隧穿介電層，與該柵極及該信道表面其中之一接觸；一鄰近該隧穿介電層的電荷捕捉介電層；一鄰近該電荷捕捉介電層的勢壘介電層，該勢壘介電層包括一與該電荷捕捉介電層接觸的第一層以及一與該柵極及該信道表面其中之另一接觸的第二層，該第一層具有一介電常數(shù)κ1，該第二層具有一大于κ1的介電常數(shù)κ2，該第二層的厚度小于該第一層的厚度乘以κ2/κ1。2、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該介電疊層具有小于160埃的等效氧化物厚度，該隧穿介電層具有介于40至55埃的等效氧化物厚度，該勢壘介電層具有小于95埃的等效氧化物厚度。3、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該電荷捕捉介電層包括氮化硅，該勢壘介電層的該第一層包括氧化硅。4、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該勢壘介電層是介于該電荷捕捉介電層與該柵極之間。5、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該勢壘介電層的該第二層的介電常數(shù)K2大于7。6、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該勢壘介電層的該第一層包括氧化硅或氮氧化硅，該電荷捕捉介電層包括氮化硅及氮氧化硅至少之一。7、根據(jù)權(quán)利要求1或6所述的存儲(chǔ)器，其特征在于，該勢壘介電層的該第二層包括氧化鋁。8、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該隧穿介電層包括一多種材料的組合，且該隧穿介電層的排列是建立接近該信道表面的一相對低價(jià)帶能級，距離該信道表面一第一距離處的價(jià)帶能級是增加的，并且距離該信道表面超過2納米的一第二距離處的價(jià)帶能級是減少的。9、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，更包括耦接至該存儲(chǔ)單元陣列的電路，該電路是用以施加偏壓至選定的存儲(chǔ)單元以進(jìn)行讀取、編程及擦除操作，包括施加穿越該柵極與該半導(dǎo)體本體的偏壓，以誘發(fā)大小低于14百萬伏特/厘米的電場，以使空穴隧穿通過該隧穿介電層。10、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該隧穿介電層位于該信道表面上，該柵極包括一金屬、金屬化合物、n+摻雜的多晶硅或p+摻雜的多晶硅。11、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該隧穿介電層包括一第一氧化硅層、一位于該第一氧化硅層上的氮化硅層以及一位于該氮化硅層上的第二氧化硅層，該第一氧化硅層是鄰近該信道且具有一小于等于18埃的厚度，該氮化硅層具有一小于等于30埃的厚度，該第二氧化硅層具有一小于等于35埃的厚度。12、根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該隧穿介電層包括一單層的二氧化硅或氮氧化硅，且該單層的二氧化硅或氮氧化硅具有一介于3納米至5納米的厚度。13、一種具有存儲(chǔ)單元陣列的存儲(chǔ)器，其特征在于，該陣列中的每一存儲(chǔ)單元包括一半導(dǎo)體本體，包括一具有一信道表面的信道，以及鄰近該信道的源極端與漏極端；一信道表面上的隧穿介電層，包括第一氧化硅層、一位于該第一氧化硅層上的氮化硅層以及一位于該氮化硅層上的第二氧化硅層，該第一氧化硅層是鄰近該信道且具有一小于等于18埃的厚度，該氮化硅層具有一小于等于30埃的厚度，該第二氧化硅層具有一小于等于35埃的厚度；一隧穿介電層上的電荷捕捉層，包括厚度大于等于50埃的氮化硅；以及一電荷捕捉層上的勢壘介電層，該勢壘介電層包括一與該電荷捕捉層接觸的第一氧化硅層，以及一與一柵極接觸的第二層，該第一氧化硅層具有一介電常數(shù)Kl，該第二層具有一大于7的介電常數(shù)K2，該第二層的厚度小于該第一層的厚度乘以K2/Kl，其中，該柵極位于該勢壘介電層上。14、根據(jù)權(quán)利要求13所述的存儲(chǔ)器，其特征在于，該勢壘介電層具有小于95埃的等效氧化物厚度。15、一種制作具有存儲(chǔ)單元陣列的存儲(chǔ)器的方法，其特征在于，包括:定義一半導(dǎo)體本體，該半導(dǎo)體本體包括一位于該半導(dǎo)體本體上的信道區(qū)域，該信道區(qū)域包括一信道表面以及鄰近該信道區(qū)域的源極端與漏極"V山順；定義一柵極；于該信道表面與該柵極間形成一介電疊層，包括于該柵極及該信道表面其中之一上形成一隧穿介電層；于鄰近該隧穿介電層形成一電荷捕捉介電層；以及于鄰近該電荷捕捉介電層形成一勢壘介電層，其中，形成該勢壘介電層包括形成一與該電荷捕捉介電層接觸的第一材料層，以及形成一與該柵極及該信道表面其中之另一接觸的第二材料層，該第二材料層具有一比該第一材料層的介電常數(shù)icl更大的介電常數(shù)K2，且該第二材料層的厚度小于該第一材料層的厚度乘以k2/k1。16、根據(jù)權(quán)利要求15所述的方法，其特征在于，該介電疊層具有小于160埃的等效氧化物厚度，該隧穿介電層具有介于40至55埃的等效氧化物厚度，該勢壘介電層具有小于95埃的等效氧化物厚度。17、根據(jù)權(quán)利要求15所述的方法，其特征在于，該隧穿介電層包括一多種材料的組合，該多種材料的組合具有可忽略的電荷捕捉效能，且該隧穿介電層的排列是建立接近該信道表面的一相對低價(jià)帶能級，距離該信道表面一第一補(bǔ)償處的價(jià)帶能級是增加的，并且距離該信道表面超過2納米的一第二補(bǔ)償處的價(jià)帶能級是減少的。18、根據(jù)權(quán)利要求15所述的方法，其特征在于，該第二材料層的該介電常數(shù)大于7。19、根據(jù)權(quán)利要求15所述的方法，其特征在于，該柵極包括一金屬、一金屬化合物、n+摻雜的多晶硅或p+摻雜的多晶硅。20、根據(jù)權(quán)利要求15所述的方法，其特征在于，該隧穿介電層包括一第一氧化硅層、一位于該第一氧化硅層上的氮化硅層以及一位于該氮化硅層上的第二氧化硅層，該第一氧化硅層是鄰近該信道且具有一小于等于18埃的厚度，該氮化硅層具有一小于等于30埃的厚度，該第二氧化硅層具有一小于等于35埃的厚度。21、根據(jù)權(quán)利要求15所述的方法，其特征在于，該隧穿介電層包括一單層的二氧化硅或氮氧化硅，且該單層的二氧化硅或氮氧化硅具有一介于3納米至5納米的厚度。全文摘要本發(fā)明公開了一種具有存儲(chǔ)單元陣列的電荷捕捉存儲(chǔ)器及其制作方法，該具有存儲(chǔ)單元陣列的電荷捕捉存儲(chǔ)器包括一電荷捕捉元件，電荷捕捉元件與柵極是經(jīng)由勢壘介電層隔開，該勢壘介電層包括與電荷捕捉元件接觸的緩沖層以及與柵極及信道其中之一接觸的上蓋層，其中緩沖層可包括二氧化硅，且其具有高質(zhì)量。上蓋層的介電常數(shù)大于緩沖層的介電常數(shù)，且其較佳地是包括高介電常數(shù)的材料。上蓋層也包括相對高的傳導(dǎo)帶補(bǔ)償。配合多層勢壘介電層，介于信道與電荷捕捉元件之間的能隙工程隧穿層可利用空穴隧穿來提供高速擦除操作。于其它實(shí)施例中，可使用單層隧穿層。文檔編號H01L21/28GK101383353SQ20081021264公開日2009年3月11日申請日期2008年8月27日優(yōu)先權(quán)日2007年8月27日發(fā)明者呂函庭,廖健瑋,賴升志申請人:旺宏電子股份有限公司