專利名稱：半導體器件的制作方法
半導 件發(fā)明背景1. 駄領域本發(fā)明涉及一種具有溝槽隔離結構的半導mi件，其應用于具有多電源電壓的CMOS器件等。2. 背景駄在具有艦多電源電壓的CMOS器件的半導^^件中，提高形成諸如邏輯 電路的內部電路的低壓部分的集成度并且同時防止在器件隔離區(qū)域形成寄生晶 體管以確保(secure)用于輸A/輸出電路等的高壓部分的閂鎖電阻(latch-up resistance)是重要的。,來，器件隔離ilii溝槽隔離來實現，其在很多情況下比LOCOS隔離 更適合用于更高的集成度。然而在LOCOS中，可以容易地形成用于防止寄生 溝道的重摻雜雜質區(qū)域(即所謂的溝道截斷區(qū)域或者場摻雜區(qū)域)以防止半導 ##底的反型(inv節(jié)ion)，并且因此，用于高壓電路的器件隔離特性是很好的。 另一方面，其中溝槽隔離被用于器件隔離的半導體器件存在的問題是，由于在 溝槽隔離區(qū)域之上ffi31的互連的電位，因為寄生反型層形成在溝槽隔離區(qū)域下 部的半導^M底的表面上很容易形成寄生溝道，導致尤其形成了高壓電源電路 部分這樣的問題。現在參考圖3來描述反,和寄生溝道的形礙卩由于反,和寄生溝道的 形成而導致的閂鎖。圖3是示出常規(guī)半導 件的高壓電路部分的一部分的橫截面示意圖。 作為第一阱區(qū)域的p型輕^^雜質區(qū)域的p阱區(qū)域201和作為第二阱區(qū)域 的n型繊雜雜質區(qū)域的n阱區(qū)域202湘夂形鵬作為第一導電類型的半導體 襯底的p型硅襯底101上。作為n型MOS晶體管的源極區(qū)鄉(xiāng)卩/或漏極區(qū)域的n 型重摻雜雜質區(qū)域501例如形成在p阱區(qū)域201的表面上，而作為p型MOS晶 體管的源極區(qū)域和/或漏極區(qū)域的p型重摻雜雜質區(qū)域502例如形成在n阱區(qū)域 202的表面上。用于器件隔離的溝槽隔離區(qū)域301形成在n型重,雜質區(qū)域501和p型重員雜質區(qū)域502之間。由鋁等形成的用于電連接各個元件的互連 901艦是氧化繊等的第一 絕緣膜601布置在其上。在例如4頓電源電壓為30V的高壓電路中，有時將30V的電位施加到互連 901上。由于p阱區(qū)域201的電位固定在接地電平(OV)， n型CT層911容易 形鵬p阱區(qū)域201中的溝槽隔離區(qū)域301的下面。然后，由n型重摻雜雜質 區(qū)域501、 n型反,911和n阱區(qū)域202形成的寄生晶體管被置于導電以容許 開態(tài)電流。由于由開態(tài)電流導致的n阱區(qū)域202的電位上升，由p型重摻雜雜 質區(qū)域502、 n阱區(qū)域202和p型硅襯底101形成的垂直寄生PNP晶體管被開 啟。這導致p阱區(qū)域201的電位降并且發(fā)生船胃的閂鎖J嫁。然而，為了確保用于高壓電路部分的足夠的閂鎖電阻，需要增加阱的深度 以抑制寄生雙極效應(parasitic bipolar action),并且，為了減少在NMOS晶體 管和PMOS晶體管之間的漏電流以及為了確保高耐壓特性(withstand characteristics),有必要使溝槽隔離部分的寬度加大。因此，存在一個問題，當 低壓電路部分使用與高壓電路部分的溝槽隔離結構相同的溝槽隔離結構時，需 要更高的集成度的在低壓部分中的器件集皿陶氐。作為對其改進的措施，提出了一種使得高壓電路部分的阱的深度大于低壓 電路部分的阱的深度的方法或者一種使得高壓電路部分的溝槽隔離部分的寬度 大于低壓電路部分的溝槽隔離部分的寬度的方法(例如參見JP2000-58673A)。然而，如上所述，在具有多電源電壓的半導鄉(xiāng)件中，其元件被溝槽隔離 隔離，為了確保用于高壓電路部分的足夠的閂鎖電阻，需要增加阱的深度以抑 制寄生雙極艦，并且，為了減少在NMOS晶體管和PMOS晶體管之間,電 流以及確保對反型的高耐壓特性，有必要使溝槽隔離部分的寬度加大。因此， 存在一個問題，當低壓電路部分使用與高壓電路部分的溝槽隔離結構相同的溝 槽隔離結構時，相對于高度集成的需要低壓部分中器件集成度陶氐。雖然已經提出了一種改進，其中使高壓電路部分的阱的深度大于低壓電路 部分的阱的深度或者使高壓電路部分的溝槽隔離部分的寬度大于低壓電路部分 的溝槽隔離部分的寬度，但是存在制造步驟數量的增加以及溝槽隔離部分的寬 度增加導致^提高的問題。發(fā)明內容為了解決J^問題，根據本發(fā)明， 一種半導鄉(xiāng)件如下構造。根據本發(fā)明，提供了一種半導^l件，包括形鵬半導術寸底上的高壓 電路部分和低壓電路部分；溝槽隔離結構，其隔離高壓電路部分中的元件和低 壓電路部分中的元件，該高壓電路部M括至少一個阱區(qū)域；MOS晶體管； 和用于電連接相應器件的互連；和防止反型層形成的電極，其被設置在靠近該 至少一個阱區(qū)域的端部的該溝槽隔離區(qū)域之上并且在該互連之下的區(qū)域中，以 防止由于互連電位而在該半導術寸底的表面上的反型層的寄生形成。用于防止，層的形成的電極的電位與定位在其下的半導體襯底的電位相同。此外，由與半導##底相同的導電類型的重,雜質區(qū)域形成的保護環(huán)區(qū) 域被設置在用于防止反型層形成的電極之下并且與其電連接，使得半導體襯底 的電位被穩(wěn)定地固定，并且，當發(fā)生雙極效應時，俘獲載流子以防止閂鎖。由于該上述方法，可以提供一種半導 件，其中制造步驟的l!ffi不會增 加，可以確保足夠的器件隔離特性和閂鎖電阻用于高壓電路部分，并且雖然低 壓電路部分使用與高壓電路部分相同的溝槽隔離結構，集成度較高。
在附圖中圖1是示出根據本發(fā)明的半導體器件的高壓電路部分的第一實施例的橫截 面示意圖；圖2是示出根據本發(fā)明的半導^^件的高壓電路部分的第二實施例的橫截 面示意圖；以及圖3是示出常規(guī)半導WM牛的高壓電路部分的一部分的橫截面示意圖。
具體實施方式
(實施例l)圖1^出根據本發(fā)明的半導體器件的高壓電路部分的第一實施例的橫截 面示意圖。作為第一阱的P型輕摻雜雜質區(qū)域的p阱區(qū)域201和作為第二阱的n型輕 摻雜雜質區(qū)域的n阱區(qū)域202湘彬成在作為第一導電類型的半導m寸底的p 型硅襯底101上。是n型MOS晶體管的源極區(qū)概卩/或漏極區(qū)域的n型重摻雜 雜質區(qū)域501例如形成在p阱區(qū)域201的表面，而是p型MOS晶體管的源極和 /或漏極區(qū)域的p型重驗雜質區(qū)域502例如形鵬n阱區(qū)域202的表面。用于器件隔離的溝槽隔離區(qū)域301形成在n型重,雜質區(qū)域501和p型重摻雜雜 質區(qū)域502之間。用于防止n型反型層形成的電極701由多晶硅薄膜或者由與形成MOS晶 體管的柵電極相同的薄膜的金屬形成，其經過第一絕緣膜601形自p阱區(qū)域 201上用于器件隔離的溝槽隔離區(qū)域301之上，其中，~^色緣膜601為g與 n阱的接合面的氧化硅薄膜等。雖然并未示出，用于防止n型^MM形成的電極 701連接到與p阱區(qū)域201相同的電位并且固定在例如接地電平。用于防止p型反型層形成的電極702由多b曰b硅薄膜或者由與形成MOS晶 體管的柵電極相同的薄膜的金屬形成，其經過第一絕緣膜601形鵬n阱區(qū)域 202上用于器件隔離的溝槽隔離區(qū)域301之上，其中織一絕緣膜601為髓與 p阱的接合面(junction surface)的氧化硅薄膜等。雖然并未示出，用于防止p 型反,形成的電極702連接到與n阱區(qū)域202相同的電位并且固定在例如電 源電壓。用于電連接器件的由鋁等形成的互連901經過第二絕緣膜801形鵬用于在此，例如^高達30V的電位被施加到互連90'i時:因為用于防止n型反 ,形成的電極701布置在互連901和p阱區(qū)域201之間并且防止n型^SM^ 形成的電極701的電位被固定到與p阱區(qū)域201相同的電位，沒有n型反, 形鵬p阱區(qū)域201的表面上。例如當低至OV的電位被施加到互連901時，由于在互連901和固定到例 如高達30V的電源電壓的n阱區(qū)域202的表面之間的電位差例如大，p型週 層將有可能形成在n阱區(qū)域202的表面上。然而根據本發(fā)明，因為用于防止p 型反型層形成的電極702布置在互連901和n阱區(qū)域202之間并且用于防止p 型g層形成的電極702的電位被固定到與n阱區(qū)域202相同的電位，即使當 與n阱區(qū)域202相比，相對較低的電位lfe^加到互連901時，沒有p型鵬層 形成在n阱區(qū)域202的表面上。如上所述，根據本發(fā)明，可以有效地防止反型層的形成，并且可以預先防 止可能的閂鎖發(fā)生。
第一纟機膜601存在于圖1所示的實施例中，但是第一絕緣膜601并不是 必須的。此外，關于半導體襯底和阱區(qū)域的組合，在圖1所示的實施例中，P型硅襯底是第一導電鄉(xiāng)的半導術寸底，p阱是第一阱，且n阱是第二阱。然而，在 n型硅襯底是第一導電類型的半導m寸底的情況下，n阱是第一阱，且p阱是第 二阱，其極性可以與圖1中所示的實施例的極性相反。當半導 件被構造為只具有一種導電類型的阱區(qū)域，例如，當p型硅襯 底是第一導電類型的半導術寸底且n阱是第二阱時，ilil將p型硅襯底作為圖1 所示的實施例的P阱區(qū)域201，可以產生相似的效果。以相同的方式，當n型硅 襯底是第一導體類型的半導^H"底并且P阱是第二阱的情況下，其是相反的組 合并且類似于n型硅襯底是第一導體類型的半導術寸底，n阱是第一阱，并且p阱是第二阱的的情況，它們的極性可以是相反的。應當注意的是在根據本發(fā)明的半導體器件的低壓電路部分(未示出)低工 作電壓使得發(fā)生寄生雙極效應和閂鎖的可能性較低。不需要上文描述的用于防 止皿層形成的電+及，因此允許更高的集成度。 (實施例2)圖2是示出根據本發(fā)明的半導體器件的高壓電路部分的第二實施例的橫截 面示意圖。作為第一阱的p型輕驗雜質區(qū)域的p阱區(qū)域201和作為第二阱的ii型輕 鋭雜質區(qū)域的n阱區(qū)域202湘夂形自作為第一導電類型的半導術寸底的p 型硅襯底101上。是n型MOS晶體管的源極區(qū)鄉(xiāng)卩/或漏極區(qū)域的n型重緣 雜質區(qū)域501例如形成在p阱區(qū)域201的表面上，而是p型MOS晶體管的源極 區(qū)鄉(xiāng)卩/或漏極區(qū)域的p型fi^雜質區(qū)域502例如形成在n阱區(qū)域202的表面 上。用于元件隔離的溝槽隔離區(qū)域301形^ n型S^雜質區(qū)域501和p型 重摻雜雜質區(qū)域502之間。該實施例與圖1所示的實施例的區(qū)別在于重,雜質區(qū)域的p型保護環(huán) 區(qū)域421與p阱區(qū)域201的導電類型相同，其形成在p阱區(qū)域201的表面上且 位于電極701之下，電極701用于防止n型MM層形成并且經過第一絕緣薄膜 601形成，并且該p型《尉戶環(huán)區(qū)域421 ilil接觸區(qū)域411電連接到用于防止n 型反型層形成的電極701,該接觸區(qū)域411用于穩(wěn)定地固定p阱區(qū)域201的電位 并且當雙極效應發(fā)生時用于捕獲載流子以防止閂鎖；并且在于，重摻雜雜質區(qū) 域的n型保護環(huán)區(qū)域422與n阱區(qū)域202的導電類型相同，其形成在n阱區(qū)域202的表面上且位于電極702之下，電極702用于防止p型反MM形成并且經過 第一絕緣薄膜601形成，并且n型微環(huán)區(qū)域422艦,區(qū)域411電驗到 用于防止p型S^形成的電極702,接觸區(qū)域411用于穩(wěn)定地固定n阱區(qū)域 202的電位并且當雙極效應發(fā)生時用于捕獲載流子以防止閂鎖。用于電連接器件的互連901由鋁等形成，其經過第二絕緣膜801形皿用 于防止n型反型層形成的電極701和用于防止p型反型層形成的電極702之上。在此，例如當高達30V的電位IM加到互連901時，因為用于防止n型反 ,形成的電極701布置在互連901和p阱區(qū)域201之間而沒有n型碰層形 鵬p阱區(qū)域201的表面上，并且因為用于防止n型反MM形成的電極701電 連接至懼有與P阱區(qū)域201相同的導電類型的S^雜質區(qū)域的p型保護環(huán)區(qū) 域421 ，該p型保護環(huán)區(qū)域421用于穩(wěn)定地固定布置在其下的p阱區(qū)域201的電 位，并且用于當雙極效應發(fā)生時俘獲載流子以防止閂鎖，用于防止n型反, 形成的電極701的電位被固定到與p阱區(qū)域201相同的電位。例如當低至OV的電位被施加到互連901時，例如由于在互連901和固定 到高達30V的電源電壓的n阱區(qū)域202的表面之間的電位差較大，p型^MM 將有可能形成在n阱區(qū)域202的表面上。然而根據本發(fā)明，沒有p型反型層形 成在n阱區(qū)域202的表面上，因為用于防止p型，層形成的電極702布置在 互連901和n阱區(qū)域202之間并且因為用于防止p型反型層形成的電極702電 連接至腫,雜質區(qū)域的n型保護環(huán)區(qū)域422 ，該n型保護環(huán)區(qū)域422與n阱區(qū) 域202具有相同的導電類型，用于穩(wěn)定地固定布置在其下的n阱區(qū)域202的電 位并且用于，極效應發(fā)生時俘獲載流子以防止閂鎖，用于防止，層形成的p 型電極702的電位被固定到與n阱區(qū)域202相同的電位。在圖2中所示的實施例中，因為除圖1所示的實施例之外，p型保護環(huán)區(qū) 域421和n型保護環(huán)區(qū)域422作為，環(huán)用于穩(wěn)定地固定p阱區(qū)域201和n阱 區(qū)域202的電位并且用于g極^^發(fā)生時俘獲載流子以防止閂鎖，相對于圖1 所示的實施例可以進一步改善閂鎖電阻。此外，由于p型保護環(huán)區(qū)域421和n 型保護環(huán)區(qū)域422分別布置在用于防止p型，層形成的電極701之下和用于 防止n型反型層形成的電極702之下，無需附加的區(qū)域并且不會發(fā)生成本的提 高。應當注意的是，關于半導術t底和阱區(qū)域的組合，類似于圖1所示的實施例，幾種組合都是可能的，此處省略對其的描述。關于其它部4牛，相似的數字用于表示在圖1中所示的相同或者相似的部件， 在此省略對其的描述。如上所述，根據本發(fā)明，可以獲得一種半導mi件，其中制造步驟的數量 沒有增加，可以確保足夠的器件隔離特性和閂鎖電阻用于高壓電路部分，并且 雖然低壓電路部分使用的溝槽隔離結構與高壓電路部分的溝槽隔離結構相同， 但集成規(guī)模較大。
權利要求
1. 一種半導體器件，包括半導體襯底；布置在該半導體襯底上的高壓電路部分和低壓電路部分；溝槽隔離結構，其通過溝槽隔離區(qū)域隔離在該高壓電路部分和在該低壓電路部分中的元件，該高壓電路部分包括阱區(qū)域；MOS晶體管；和用于電連接各元件的互連；和用于防止反型層形成的電極，其提供設置在靠近該阱區(qū)域的端部的該溝槽隔離區(qū)域之上并且位于該互連之下的區(qū)域中，用于防止由于該互連的電位而在該半導體襯底的表面上反型層的寄生形成。
2、 如權利要求1所述的半導,件， 其中該高壓電路部分進一步包括 第一導電IIM的半導^M底； 該第一導電類型的第一阱；和 第二導電類型的第二阱，并且其中該用于防止反型層形成的電極形fiffi該第一阱端部的區(qū)域和該第二阱 端部的區(qū)域的每一區(qū)域中，位于該第一阱和該第二阱之間的接合處，位于該溝 槽隔離區(qū)^上和該互^下。
3、 如權利要求2所述的半導鄉(xiāng)件，其中形成在第一阱之上的用于防止反型層形成的電極的電位與該第一阱的 電位相同，并且其中形^第二阱之上的用于防止反型層形成的電極的電位與該第二阱的
4、 卩權利要求2所述的半導條件，進一步包括第一保護環(huán)區(qū)域，由與該第一阱相同的導電類型的重,雜質區(qū)域形成， 其被設置在該第一阱之上形成的用于防止反,形成的電極之下且與在該第一阱之上形成的用于防止反型層形成的電極電連接，用于穩(wěn)定地固定該第一阱的電位，并且當發(fā)MX極艦時俘獲載流子以防止閂鎖；和第二保護環(huán)區(qū)域，其由與該第二阱相同的導電類型的重,雜質區(qū)域形成， 其被設置在該第二阱之上形成的用于防止反型層形成的電極之下且與在該第二 阱之上形成的用于防止反型層形成的電極電連接，用于穩(wěn)定地固定該第二阱的 電位，并且當發(fā)，極效應時俘獲載流子以防止閂鎖。
5、 如權利要求1所述的半導皿件， 其中該高壓電路部她括 第一導電 的半導術寸底；和 第二導電類型的第二阱，并且其中用于防止皿層形成的電極形，該第一導電類型的半導^M底端部的區(qū)鄉(xiāng)n該第二阱端部的區(qū)域的每一區(qū)域中，位于該第一導電類型的半導m寸底和該第二阱之間的接合處的附近，位于該溝槽隔離區(qū)域之上和該S^t下。
6、 如權利要求5所述的半導條件，其中形^第一導電類型的該半導^M底之上的用于防止反型層形成的電 極的電位與該第一導電I^的半導^M底的電位相同，并且其中形成在第二阱之上的用于防止反型層形成的電極的電位與該第二阱的 電位相同。
7、 如權利要求5所述的半導條件，進一步包括第一保護環(huán)區(qū)域，其由與第一導電類型的該半導體襯底相同的導電類型的 重摻雜雜質區(qū)域形成，其被設置在形^第一導電類型的半導^W底之上的用 于防止反型層形成的電極之下且與形成在第一導電類型的半導##底之上的用 于防止反型層形成的電極電連接，用于穩(wěn)定地固定第一導電類型的半導體襯底 的電位，并且當發(fā)頓極艦時俘獲載流子以防止閂鎖；禾口第二保護環(huán)區(qū)域，其由與該第二阱相同的導電類型的重,雜質區(qū)域形成， 其被設置在形成在該第二阱之上的用于防止反型層形成的電極之下且與形皿 該第二阱之上的用于防止反型層形成的電極電連接，用于穩(wěn)定地固定該第二阱 的電位，并且當發(fā)生雙極效應時俘獲載流子以防止閂鎖。
8、 如權利要求1所述的半導，件，其中用于防止反型層形成的電極由與形成在高壓電路部分中形成的MOS 晶體管的柵電極的薄膜相同的薄膜形成。
全文摘要
本發(fā)明涉及一種半導體器件。該半導體器件具有溝槽隔離結構和包含至少一個阱區(qū)域、MOS晶體管和用于電連接各個元件的互連的高壓電路部分。用于防止反型層形成的電極形成靠近該阱區(qū)域的端部的該溝槽隔離區(qū)域之上并且在該互連之下的區(qū)域中，用于防止由于該互連的電位在該半導體襯底的表面上的反型層的寄生形成，并且固定在與其下的該半導體襯底相同的電位。此外，保護環(huán)區(qū)域由與該半導體襯底相同的導電類型的重摻雜雜質區(qū)域形成，其被設置在用于防止反型層形成的該電極之下并且固定在與該半導體襯底相同的電位以俘獲載流子從而防止閂鎖。
文檔編號H01L27/092GK101271900SQ20081009666
公開日2008年9月24日 申請日期2008年2月18日 優(yōu)先權日2007年2月17日
發(fā)明者鷹巢博昭 申請人:精工電子有限公司