專利名稱：半導(dǎo)體結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件，且特別涉及一種具有增高式(mised)源極/漏極區(qū) 的金屬氧化物半導(dǎo)體(MOS)元件。
背景技術(shù)：
隨著集成電路的集成度不斷提高，MOS元件變得越來越小，而MOS元 件的接合深度(junction depth)也跟著降低。然而，接合深度的降低會造成工 藝上的困難，例如當(dāng)MOS元件變小時，源極/漏極區(qū)需要高摻雜濃度以降低 電阻，而且注入深度的控制也會增加工藝上的困難。此外，由于源極/漏極硅 化物區(qū)與源極/漏極接合的距離縮短，容易造成高漏電流與低驅(qū)動電流。
使用增高式(mised)的源極/漏極區(qū)可以解決上述問題。如圖1所示，基底 2上具有柵介電層2與柵極6所構(gòu)成的柵極堆疊。以離子注入在柵極堆疊兩 側(cè)的基底2形成輕摻雜源極/漏極區(qū)(LDD)8后，形成柵極間隙壁IO。以外延 方式形成硅層12后，進(jìn)行離子注入形成源極/漏極區(qū)14。之后，形成源極/ 漏極硅化物區(qū)16。
圖1所示的傳統(tǒng)結(jié)構(gòu)仍有缺點(diǎn)，因?yàn)镻MOS元件與NMOS元件具有不 同的能隙(bandgap)，為了降低硅化物區(qū)16與底下半導(dǎo)體材料之間的肖特基 勢壘(Schottky Barrier), PMOS元件與NMOS元件的硅化工藝必須分開進(jìn)行， 以形成不同的金屬硅化物。如此一來，造成工藝成本的增加。
因此，業(yè)界亟需一種具有增高式源極/漏極區(qū)的半導(dǎo)體元件，除了可降低 漏電流與提高驅(qū)動電流外，又同時避免上述公知技術(shù)的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種半導(dǎo)體結(jié)構(gòu)，以克服現(xiàn)有技術(shù)的上述的高漏 電流與低驅(qū)動電流等缺陷。
本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底；柵介電層，位于該半導(dǎo)體基底上；柵極，位于該柵介電層上；深源極/漏極區(qū)，鄰近該柵極；硅化 物區(qū)，位于該深源極/漏極區(qū)上；以及，增高式金屬化源極/漏極區(qū)，介于該 硅化物區(qū)與該柵極之間，其中該增高式金屬化源極/漏極區(qū)鄰接該硅化物區(qū)。 如上所述的半導(dǎo)體結(jié)構(gòu)，其中該增高式金屬化源極/漏極區(qū)與該硅化物區(qū) 包含相同金屬。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中還包括輕摻雜源極/漏極區(qū)，該輕摻雜源極 /漏極區(qū)位于該增高式金屬化源極/漏極區(qū)的下方。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該增高式金屬化源極/漏極區(qū)與該輕摻雜源 極/漏極區(qū)形成肖特基接觸。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該輕摻雜源極/漏極區(qū)包含外延硅。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該增高式金屬化源極/漏極區(qū)以間隙壁與該 柵極及該柵介電層分隔，其中該間隙壁的厚度小于約150A。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該深源極/漏極區(qū)包括應(yīng)力源，該應(yīng)力源的 內(nèi)緣沿垂直方向?qū)?zhǔn)至該硅化物區(qū)與該增高式金屬化源極/漏極區(qū)的交界處。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該應(yīng)力源包含SiGe。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該應(yīng)力源包含SiC。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該深源極/漏極區(qū)包括外延硅層，該外延硅 層介于該應(yīng)力源與該硅化物層之間，且該外延硅層延伸至該增高式金屬化源 極/漏極區(qū)的下方。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該硅化物區(qū)的底部高于該柵介電層的底部。
本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底；柵介電層，位于該 半導(dǎo)體基底上；柵極，位于該柵介電層上；應(yīng)力源，位于該半導(dǎo)體基底中且 鄰近該柵極；增高式金屬化源極/漏極區(qū)，介于該應(yīng)力源與該柵極之間，其中 該增高式金屬化源極/漏極區(qū)的底部實(shí)質(zhì)上高于該半導(dǎo)體基底的上表面。
本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底，包括NMOS區(qū)與 PMOS區(qū)；NMOS元件，位于該NMOS區(qū)中，該NMOS元件包括第一柵 極堆疊，位于該半導(dǎo)體基底上；第一間隙壁，位于該第一柵極堆疊的側(cè)壁； 第一深源極/漏極區(qū)，鄰近該第一柵極堆疊；第一硅化物區(qū)，位于該第一深源 極/漏極區(qū)上；以及，第一增高式金屬化源極/漏極區(qū)，介于該第一硅化物區(qū)與該第一柵極堆疊之間；以及，PMOS元件，位于該P(yáng)MOS區(qū)中，該P(yáng)MOS 元件包括第二柵極堆疊，位于該半導(dǎo)體基底上；第二間隙壁，位于該第二 柵極堆疊的側(cè)壁；第二深源極/漏極區(qū)，鄰近該第二柵極堆疊；第二硅化物區(qū)， 位于該第二深源極/漏極區(qū)上；以及，第二增高式金屬化源極/漏極區(qū)，介于 該第二硅化物區(qū)與該第二柵極堆疊之間。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該第一與第二增高式金屬化源極/漏極區(qū)為 包含相同金屬的硅化物區(qū)。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該第一深源極/漏極區(qū)包含SiC，該第二深 源極/漏極區(qū)包含SiGe。
如上所述的半導(dǎo)體結(jié)構(gòu)，其中該第一與第二間隙壁的厚度各小于約 150A。
本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)的制作方法，包括提供半導(dǎo)體基底；形 成柵介電層于該半導(dǎo)體基底上；形成柵極于該柵介電層上；形成柵極間隙壁 于該柵極與柵介電層的側(cè)壁；形成深源極/漏極區(qū)鄰近該柵極；形成硅化物區(qū) 于該深源極/漏極區(qū)上并形成增高式金屬化源極/漏極區(qū)介于該硅化物區(qū)與該 柵極之間，其中該增高式金屬化源極/漏極區(qū)鄰接該硅化物區(qū)。
本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)的制作方法，包括提供半導(dǎo)體基底；形 成柵介電層于該半導(dǎo)體基底上；形成柵極于該柵介電層上；形成柵極間隙壁 于該柵極與柵介電層的側(cè)壁；形成外延區(qū)于該半導(dǎo)體基底表面上，其中該外 延區(qū)的側(cè)壁鄰接該柵極間隙壁的側(cè)壁；形成主間隙壁于該柵極間隙壁的側(cè) 壁；形成深源極/漏極區(qū)，其內(nèi)緣大抵對準(zhǔn)該主間隙壁的外緣；去除該主間隙 壁；形成金屬層于該外延區(qū)與該深源極/漏極區(qū)；以及，使該金屬層與該外延 區(qū)及該深源極/漏極區(qū)以分別形成硅化物區(qū)于該深源極/漏極區(qū)上以及增高式 金屬化源極/漏極區(qū)介于該硅化物區(qū)與該柵極之間。
本發(fā)明的優(yōu)點(diǎn)包括增加MOS元件的驅(qū)動電流與降低漏電流。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉 出較佳實(shí)施例，并結(jié)合附圖，作詳細(xì)說明如下。


圖1顯示公知一種具有增高式源極/漏極區(qū)的MOS元件。圖2到圖8為一系列剖面圖，用以說明本發(fā)明第一實(shí)施例中制作具有增 高式源極/漏極區(qū)的PMOS與NMOS元件的流程。
圖9顯示本發(fā)明的第二實(shí)施例，其中硅化物區(qū)只形成在深源極/漏極區(qū)上。
圖10顯示本發(fā)明的第三實(shí)施例，其中PMOS與NMOS元件均形成有應(yīng) 力源。
圖11到圖14顯示本發(fā)明的第四實(shí)施例，其中應(yīng)力源是在增高式源極/ 漏極區(qū)之前形成。
并且，上述附圖中的各附圖標(biāo)記說明如下
2、 30基底
100畫OS區(qū)
200PMOS區(qū)
4、 132、232柵介電層
6、 134、234柵極
8、 140、240輕摻雜源極/漏極區(qū)
10、 136、236柵極間隙壁
12外延硅層
14、 152、252深源極/漏極區(qū)
16、 154、254硅化物區(qū)
143光致抗蝕劑
138、 238外延區(qū)
146SiC應(yīng)力源
246SiGe應(yīng)力源
242主間隙壁
244凹陷
具體實(shí)施例方式
在以下的實(shí)施例中，本發(fā)明提供一種在PMOS與NMOS元件中制作增 高式源極/漏極區(qū)的方法。如圖2所示，基底30上具有NMOS區(qū)100與PMOS 區(qū)200?；?0可為硅塊材(bulk silicon)或常用其它結(jié)構(gòu)與材料，例如絕緣層上覆硅(SOI)結(jié)構(gòu)、硅合金等?；?0較佳有輕微摻雜。
在NMOS區(qū)100上形成有柵極堆疊，包括柵介電層132與柵極134。在 PMOS區(qū)200上也形成有柵極堆疊，包括柵介電層232與柵極234。在柵極 134、 234上可各自還包括遮蔽層(未顯示)，其材質(zhì)例如為氮化硅。柵介電層 132、 232可為常用的介電材質(zhì)例如氧化物、氮化物、氮氧化物、碳化物、或 前述的組合。柵極134、 234的材質(zhì)可為復(fù)晶硅或其它常用的導(dǎo)電材料，例 如金屬、金屬硅化物、金屬氮化物、或前述的組合。
圖3顯示柵極間隙壁136、 236與外延區(qū)138、 238的形成。間隙壁136、 236的厚度最好小于150A，較佳約在50 150A之間。間隙壁136、 236可為 常用的間隙壁材質(zhì)，例如氧化物、氮化物、或前述的組合。先沉積一層介電 層，然后以非等向性的回蝕刻去除其水平部分便可形成間隙壁136、 236。沉 積的方式例如是等離子體加強(qiáng)化學(xué)氣相沉積(PECVD)、低壓化學(xué)氣相沉積 (LPCVD)、次壓化學(xué)氣相沉積(SACVD)等方式。
在基底30露出的表面上形成外延區(qū)138、 238，其形成方式例如可采用 選擇性外延成長(SEG， selective epitaxial growth)。外延區(qū)138、 238的材質(zhì)較 佳為硅，但也可為其它半導(dǎo)體材料。在一個實(shí)施例中，外延區(qū)138、 238的 厚度約100~200A。
以離子注入形成輕摻雜源極/漏極區(qū)(LDD)140、 240。在形成輕摻雜源極 /漏極區(qū)140時，可先用光致抗蝕劑(未顯示)遮蔽PMOS區(qū)200，然后在 NMOS區(qū)IOO注入N型雜質(zhì)，例如磷、砷等。同樣地，在形成輕摻雜源極/ 漏極區(qū)240時，可先用光致抗蝕劑(未顯示)遮蔽NMOS區(qū)100，然后在PMOS 區(qū)100注入P型雜質(zhì)，例如硼、銦等。雖然可將雜質(zhì)只注入在外延區(qū)138、 238，但輕摻雜源極/漏極區(qū)140、 240最好能延伸進(jìn)入基底30，更佳者，延 伸至間隙壁136、 236底下。此夕卜，輕摻雜源極/漏極區(qū)140、 240也可在形成 外延區(qū)138、 238的過程中以原位摻雜(in-situdoping)形成，但采用此方式時， 由于外延區(qū)138、 238的導(dǎo)電型態(tài)不同，因此可能需要分開制作。
圖4顯示主間隙壁(mainspacers)142、 242的形成。先沉積介電層，然后 以非等向性的回蝕刻去除其水平部分便可形成主間隙壁142、 242。主間隙壁 142、 242的沉積方式與柵極間隙壁136、 236類似。主間隙壁142、 242可包 含一層或數(shù)層的氧化硅、氮化硅、氮氧化硅、及/或其它介電材料。在一個實(shí)施例中，主間隙壁142、 242包括襯氧化層與一層位在襯氧化層上方的氮化 硅。主間隙壁142、 242的厚度約100~1000A。
請參照圖5，以光致抗蝕劑143覆蓋NMOS區(qū)100，然后以蝕刻方式沿 著主間隙壁242的邊緣形成凹陷244。以90nm的技術(shù)為例，凹陷244的深 度約500~1000A，較佳約700~900A。
圖6顯示硅鍺應(yīng)力源(SiGe stressor)246的形成。硅鍺應(yīng)力源246例如可 使用選擇性外延成長方式形成。在一個實(shí)施例中，硅鍺應(yīng)力源246可以 PECVD在反應(yīng)室中形成，其前驅(qū)物包括含硅氣體例如SiH4與含鍺氣體例如 GeH4。在較佳實(shí)施例中，可在外延成長過程進(jìn)行P型雜質(zhì)的原位摻雜，例如 硼及/或銦，但也可不進(jìn)行原位摻雜。硅鍺應(yīng)力源246的上表面最好高于基底 30的上表面。
請參照圖7，進(jìn)行深摻雜以形成深源極/漏極區(qū)152、 252。例如，先以光 致抗蝕劑覆蓋NMOS區(qū)100，然后進(jìn)行P型雜質(zhì)的摻雜以形成深源極/漏極 區(qū)252。去光致抗蝕劑后，以另一光致抗蝕劑覆蓋PMOS區(qū)200，然后進(jìn)行 N型雜質(zhì)的摻雜以形成深源極/漏極區(qū)152，最后將光致抗蝕劑去除。
請參照圖8，去除主間隙壁142、 242后，形成硅化物區(qū)154、 254。應(yīng) 注意的是，雖然在圖3中是先形成輕摻雜源極/漏極區(qū)140、 240，再形成主 間隙壁142、 242，但在其它實(shí)施例中也可在去除主間隙壁142、 242與形成 硅化物區(qū)154、 254之間形成輕摻雜源極/漏極區(qū)140、 240。在本文中，硅鍺 化物區(qū)254也一并稱為硅化物區(qū)254。硅化物區(qū)154、 254可由以下的硅化工 藝形成首先，毯覆性沉積(blanketdeposition)—層金屬膜，例如鎳、鈷、或 前述的組合。然后對基底加熱，使硅(或鍺)與金屬反應(yīng)形成金屬硅化物。未 參與反應(yīng)的金屬則以選擇性的蝕刻方式從基底表面去除。
硅化物區(qū)154包含15+與1542兩部分，其中154i位于輕摻雜源極/漏極 區(qū)140上方，1542位于深源極/漏極區(qū)152上方。由于深源極/漏極區(qū)152具 有高摻雜濃度，因此硅化物區(qū)1542與其底下的深源極/漏極區(qū)152為歐姆接 觸(Ohmic contact);而由于輕摻雜源極/漏極區(qū)140與外延區(qū)138具有低摻雜 濃度，因此硅化物區(qū)154i與其底下的輕摻雜源極/漏極區(qū)140(或剩余的外延 區(qū)138)則傾向?yàn)樾ぬ鼗佑|(Schottky contact),雖然也可能是歐姆接觸。同 樣地，硅化物區(qū)2542與其底下的深源極/漏極區(qū)252為歐姆接觸，而硅化物區(qū)25+與其底下的輕摻雜源極/漏極區(qū)240(或剩余的外延區(qū)238)則傾向?yàn)樾?特基接觸，雖然也可能是歐姆接觸。在本文中，硅化物區(qū)154、 254的15+、 25+部分也稱為金屬化源極/漏極區(qū)，因?yàn)樵撎幙赡転樾ぬ鼗礃O/漏極區(qū)。
在一個實(shí)施例中，前述的硅化工藝只消耗外延區(qū)138、 238的頂部，因 而留下底部殘余的外延區(qū)138、 238，如圖8所示。因此，在該實(shí)施例中金屬 化源極/漏極區(qū)154p 254i的底部分別高于柵介電層132、 232的底部。在另 一個實(shí)施例中，全部的外延區(qū)138、 238都在硅化工藝中消耗掉。在另一個 實(shí)施例中，除了全部的外延區(qū)138、 238外，底下的部分基底30也被硅化工 藝消耗掉。因此，金屬化源極/漏極區(qū)154i、 254,的底部也可能齊平于或低于 柵介電層132、 232的底部。在這些實(shí)施例中，金屬化源極/漏極區(qū)15+、 25^ 的上表面依然是高于基底30。
圖9顯示本發(fā)明另一個實(shí)施例，其起始步驟與圖2到圖7大致相同。但 在形成深源極/漏極區(qū)152、 252之后，在未去除主間隙壁142、 242的情況下 即形成硅化物區(qū)154、 254。由于主間隙壁142、 242遮蔽了底下的輕摻雜源 極/漏極區(qū)140、 240，因此硅化物區(qū)154、 254只形成在深源極/漏極區(qū)152、 252上方。
如本領(lǐng)域技術(shù)人員所熟知，NMOS元件中也可具有張應(yīng)力的應(yīng)力源。請 參照圖10，在該實(shí)施例中還形成應(yīng)力源146于NMOS區(qū)100。應(yīng)力源146 較佳為外延形成的摻碳硅(carbon-doped silicon, SiC),其制作方式與SiGe應(yīng) 力源246大抵相同，在此不予贅述。
圖11到圖14顯示本發(fā)明的另一個實(shí)施例。首先，提供如圖2的結(jié)構(gòu)， 然后先形成薄間隙壁136、 236，并在薄間隙壁136、 236的側(cè)壁形成主間隙 壁142、 242，如圖11所示。
圖12顯示應(yīng)力源146、 246與深源極/漏極區(qū)152、 252的形成。SiGe應(yīng) 力源246同樣以前述方式沿著主間隙壁242的側(cè)壁形成。同樣地，SiC應(yīng)力 源146是沿著主間隙壁142的側(cè)壁形成。在形成SiC應(yīng)力源146與SiGe應(yīng) 力源246的過程中可以原位摻雜分別導(dǎo)入N型與P型雜質(zhì)。因此，SiC應(yīng)力 源146與SiGe應(yīng)力源246各自作為MOS元件的源極/漏極區(qū)。為了增加源 極/漏極區(qū)152、 252的摻雜濃度，可進(jìn)一步執(zhí)行N型與P型的離子注入。之 后，去除主間隙壁142、 242。圖13顯示外延區(qū)138、 238的形成。外延區(qū)138、 238的材質(zhì)較佳為硅， 其厚度大抵與前文所述者相同。之后，進(jìn)行N型與P型雜質(zhì)的摻雜以形成輕 摻雜源極/漏極區(qū)140、 240。輕摻雜源極/漏極區(qū)140、 240最好稍微延伸進(jìn)入 基底30中。
接著形成硅化物區(qū)154、 254，如圖14所示。如所述，硅化物區(qū)154、 254的底部可高于、齊平、或低于基底的上表面。硅化物區(qū)154包括位于輕 摻雜源極/漏極區(qū)140上的金屬化源極/漏極區(qū)154i與位于深源極/漏極區(qū)152 上的1542部分。硅化物區(qū)254包括位于輕摻雜源極/漏極區(qū)240上的金屬化 源極/漏極區(qū)254,與位于深源極/漏極區(qū)252上的2542部分。
本發(fā)明的實(shí)施例具有許多優(yōu)點(diǎn)。首先，增高式(raised)的金屬化源極/漏極 區(qū)15+、 25^可降低電阻，因而改善驅(qū)動電流。其次，提高的硅化物區(qū)可降 低接合漏電流。
雖然本發(fā)明已以數(shù)個較佳實(shí)施例公開如上，但是其并非用以限定本發(fā) 明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的改 動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底；柵介電層，位于該半導(dǎo)體基底上；柵極，位于該柵介電層上；深源極/漏極區(qū)，鄰近該柵極；硅化物區(qū)，位于該深源極/漏極區(qū)上；以及增高式金屬化源極/漏極區(qū)，介于該硅化物區(qū)與該柵極之間，其中該增高式金屬化源極/漏極區(qū)鄰接該硅化物區(qū)。
2. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該增高式金屬化源極/漏極區(qū) 與該硅化物區(qū)包含相同金屬。
3. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中還包括輕摻雜源極/漏極區(qū)， 該輕摻雜源極/漏極區(qū)位于該增高式金屬化源極/漏極區(qū)的下方。
4. 如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中該增高式金屬化源極/漏極區(qū) 與該輕摻雜源極/漏極區(qū)形成肖特基接觸。
5. 如權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中該輕摻雜源極/漏極區(qū)包含外 延硅。
6. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該增高式金屬化源極/漏極區(qū) 以間隙壁與該柵極及該柵介電層分隔，其中該間隙壁的厚度小于約150A。
7. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該深源極/漏極區(qū)包括應(yīng)力源， 該應(yīng)力源的內(nèi)緣沿垂直方向?qū)?zhǔn)至該硅化物區(qū)與該增高式金屬化源極/漏極 區(qū)的交界處。
8. 如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其中該應(yīng)力源包含SiGe。
9. 如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其中該應(yīng)力源包含SiC。
10. 如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其中該深源極/漏極區(qū)包括外延硅 層，該外延硅層介于該應(yīng)力源與該硅化物層之間，且該外延硅層延伸至該增 高式金屬化源極/漏極區(qū)的下方。
11. 如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其中該硅化物區(qū)的底部高于該柵 介電層的底部。
12. —種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底，包括NMOS區(qū)與PMOS區(qū)； NMOS元件，位于該NMOS區(qū)中，該NMOS元件包括 第一柵極堆疊，位于該半導(dǎo)體基底上； 第一間隙壁，位于該第一柵極堆疊的側(cè)壁； 第一深源極/漏極區(qū)，鄰近該第一柵極堆疊； 第一硅化物區(qū)，位于該第一深源極/漏極區(qū)上；及 第一增高式金屬化源極/漏極區(qū)，介于該第一硅化物區(qū)與該第一柵極 堆疊之間； 以及PM0S元件，位于該P(yáng)MOS區(qū)中，該P(yáng)MOS元件包括 第二柵極堆疊，位于該半導(dǎo)體基底上； 第二間隙壁，位于該第二柵極堆疊的側(cè)壁； 第二深源極/漏極區(qū)，鄰近該第二柵極堆疊； 第二硅化物區(qū)，位于該第二深源極/漏極區(qū)上；及 第二增高式金屬化源極/漏極區(qū)，介于該第二硅化物區(qū)與該第二柵極 堆疊之間。
13. 如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中該第一與第二增高式金屬化 源極/漏極區(qū)為包含相同金屬的硅化物區(qū)。
14. 如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中該第一深源極/漏極區(qū)包含 SiC，該第二深源極/漏極區(qū)包含SiGe。
15. 如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中該第一與第二間隙壁的厚度 各小于約150A。
全文摘要
本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底；柵介電層，位于半導(dǎo)體基底上；柵極，位于柵介電層上；深源極/漏極區(qū)，鄰近柵極；硅化物區(qū)，位于深源極/漏極區(qū)上；以及，增高式金屬化源極/漏極區(qū)，介于硅化物區(qū)與柵極之間。其中，增高式金屬化源極/漏極區(qū)鄰接硅化物區(qū)。本發(fā)明可增加MOS元件的驅(qū)動電流與降低漏電流。
文檔編號H01L29/423GK101304043SQ20081008043
公開日2008年11月12日 申請日期2008年2月19日 優(yōu)先權(quán)日2007年5月7日
發(fā)明者官大明, 李文欽, 柯志欣, 葛崇祜, 陳宏瑋 申請人:臺灣積體電路制造股份有限公司