專利名稱：半導(dǎo)體存儲(chǔ)器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件，特別是涉及SRAM (靜態(tài)隨機(jī)存取存 儲(chǔ)器)。
背景技術(shù)：
在采用了 SOI (絕緣體上的硅)襯底的MOSFET (金屬-氧化物-硅場效應(yīng)晶體管)中，作為謀求工作速度的高速化和電流驅(qū)動(dòng)能力的 提高的器件，提出了 DTMOSFET (動(dòng)態(tài)閾值電壓M0SFET，以下稱為 "DTMOS")(例如，參照專利文獻(xiàn)l)。
SOI襯底具有依次層疊了硅襯底、掩埋氧化膜(B0X)層和硅層(S01 層)的層疊結(jié)構(gòu)。在DTMOS中，在SOI層上，在下表面有選擇地形成 具有柵氧化膜的柵電極。另外，在SOI層內(nèi)，夾持位于該柵電極的下 方的體區(qū)而成對(duì)的源/漏區(qū)。DTMOS的特征在于，柵電極與體區(qū)相互電 連接。
在DTMOS中，例如如果柵電極為H (高)電平，晶體管處于導(dǎo)通狀 態(tài)，則伴之以體電位也為H電平。于是，晶體管的工作閾值電壓下降， 其結(jié)果是，與采用了 S0I襯底的通常的MOSFET相比，能夠流過較多的 電流(即，電流驅(qū)動(dòng)能力提高了)。
一般來說，晶體管的柵電極具有有源區(qū)上的電極部和與之連接的 元件隔離絕緣膜上的焊區(qū)部。如專利文獻(xiàn)1所公開的那樣，在DTMOS 的柵電極的焊區(qū)部，形成了抵達(dá)元件隔離絕緣膜的下方的SOI層的接 觸。元件隔離絕緣膜的下方的SOI層與柵電極下的體區(qū)連結(jié)，而且與 該體區(qū)為相同的導(dǎo)電類型。也就是說，DTM0S的柵電極與體區(qū)經(jīng)上述接 觸和元件隔離絕緣膜的下方的SOI層，相互電連接在一起。特開2001 - 77368號(hào)公報(bào)(第4 - 6頁，圖3)

發(fā)明內(nèi)容
在DTM0S中，形成了將柵電極和體區(qū)與柵電極的焊區(qū)部連接用的 接觸的這部分與通常的M0SFET相比，元件形成面積增大。因此，DTMOS 難以應(yīng)用于要求在半導(dǎo)體襯底上的小面積內(nèi)形成多個(gè)晶體管的器件。
作為這樣的器件之一，可舉出SRAM。如果將DTMOS應(yīng)用于構(gòu)成SRAM 的存儲(chǔ)單元的晶體管(存儲(chǔ)晶體管)的每一個(gè)，則SRAM單元的工作閾 值電壓下降，其結(jié)果是，可使工作速度性能得到提高。以往，SRAM單 元一般具有4個(gè)晶體管和2個(gè)負(fù)載。但是，近年來伴隨半導(dǎo)體器件的 驅(qū)動(dòng)電壓的低電壓化，采用各有2個(gè)存取晶體管、2個(gè)驅(qū)動(dòng)晶體管和2 個(gè)負(fù)載晶體管的總計(jì)6個(gè)晶體管構(gòu)成的SRAM單元正在成為主流。因此， 將DTM0S應(yīng)用于SRAM變得更加困難。
另外，在DTM0S中，由于4冊(cè)電極與體區(qū)連接，所以在4冊(cè)電極的電 位上升時(shí)，對(duì)體區(qū)與源/漏之間的PN結(jié)施加正向偏壓，在該部分往往 流過漏泄電流。因此，如果將DTM0S應(yīng)用于SRAM單元，則擔(dān)心發(fā)生SRAM 的功耗增大的問題。
本發(fā)明是為了解決以上的課題而進(jìn)行的，其目的在于，在抑制SRAM 單元的形成面積的增大的同時(shí)，使工作可靠性得到提高，進(jìn)而抑制伴 隨應(yīng)用DTM0S而導(dǎo)致的功耗的增大。
本發(fā)明第1方面的半導(dǎo)體存儲(chǔ)器件的特征在于具備SRAM (靜態(tài) 隨機(jī)存取存儲(chǔ)器)單元，其中具有存取MOS (金屬-氧化物-半導(dǎo)體) 晶體管、驅(qū)動(dòng)M0S晶體管、以及連接字線與上述存取MOS晶體管的柵 電極的接觸，上述接觸與上述存取MOS晶體管和上述驅(qū)動(dòng)M0S晶體管 中的至少一方的體區(qū)電連接。
第2方面的半導(dǎo)體存儲(chǔ)器件的特征在于具備SRAM單元，其中具 有第1和第2負(fù)載M0S晶體管、以及連接上述第1負(fù)載M0S晶體管的 柵電極與上述第2負(fù)載M0S晶體管的漏區(qū)的接觸，上述接觸與上述第1 負(fù)載M0S晶體管的體區(qū)電連接。
第3方面的半導(dǎo)體存儲(chǔ)器件的特征在于具備SRAM單元，其中具 有負(fù)載M0S晶體管、以及連接電源布線與上述負(fù)載M0S晶體管的源區(qū) 的第l接觸，上述第1接觸與上述負(fù)載M0S晶體管的體區(qū)電連接。
本發(fā)明第4方面的半導(dǎo)體存儲(chǔ)器件的特征在于具備SRAM單元， 其中具有存取M0S晶體管、驅(qū)動(dòng)M0S晶體管、以及連接接地布線與上 述驅(qū)動(dòng)M0S晶體管的源區(qū)的第1接觸，上述第1接觸與上述存取MOS
晶體管和上述驅(qū)動(dòng)MOS晶體管雙方的體區(qū)電連接。
按照本發(fā)明第1方面的半導(dǎo)體存儲(chǔ)器件，在字線的電位增高的 SRAM單元驅(qū)動(dòng)時(shí)，驅(qū)動(dòng)MOS晶體管和/或存取M0S晶體管的至少一方的 體電位增高。由此，驅(qū)動(dòng)MOS晶體管和/或存取MOS晶體管的工作閾值 電壓下降，電流驅(qū)動(dòng)能力得到提高。也就是說，在驅(qū)動(dòng)MOS晶體管和/ 或存取MOS晶體管中可得到與DTMOS同樣的效果。從而，SRAM單元的 工作閾值電壓下降，SRAM單元的工作速度性能得到提高。進(jìn)而，在字 線的電位為0V的SRAM單元等待時(shí)，由于驅(qū)動(dòng)MOS晶體管和存取MOS 晶體管的體電位也被固定在QV，所以提高了該SRAM單元的抗軟4普誤性 能，得到可靠性高的SRAM。管的電流驅(qū)動(dòng)能力，取得改善了 SRAM的靜態(tài)噪聲容限的效果。另外， 與現(xiàn)有的SRAM單元相比，無需另外形成在負(fù)載晶體管的柵電極與體區(qū) 之間供電連接用的特別的接觸。因而，在抑制形成面積增大的同時(shí)， 可將DTMOS應(yīng)用于負(fù)載晶體管。
按照本發(fā)明第3方面的半導(dǎo)體存儲(chǔ)器件，由于負(fù)載MOS晶體管的 體電位被固定在電源電位，所以提高了 SRAM單元的工作穩(wěn)定性。另外， 由于在每個(gè)SRAM單元上設(shè)置的接觸具有作為負(fù)載MOS晶體管的體接觸 的功能，所以無需阱電位固定用單元的電源接觸，也能有助于縮小SRAM 的形成面積。
按照本發(fā)明第4方面的半導(dǎo)體存儲(chǔ)器件，由于驅(qū)動(dòng)MOS晶體管和 存取MOS晶體管的體電位被固定在接地電位，所以提高了 SRAM單元的 工作穩(wěn)定性。另外，由于在每個(gè)SRAM單元上設(shè)置的接觸具有作為驅(qū)動(dòng) MOS晶體管和存取MOS晶體管的體接觸的功能，所以無需阱電位固定用 單元的接地接觸，也能有助于縮小SRAM的形成面積。


圖1是一般的SRAM單元的電路圖。
圖2是表示實(shí)施例1的SRAM單元的結(jié)構(gòu)的圖。
圖3是表示實(shí)施例1的SRAM單元的結(jié)構(gòu)的圖。
圖4是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖5是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖6是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖7是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖8是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖9是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖10是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖11是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖12是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖13是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖14是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖15是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖16是表示實(shí)施例1的SRAM單元的制造工序的圖。
圖17是表示實(shí)施例2的SRAM單元的結(jié)構(gòu)的圖。
圖18是表示實(shí)施例2的SRAM單元的結(jié)構(gòu)的圖。
圖19是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖20是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖21是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖22是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖23是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖24是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖25是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖26是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖27是表示實(shí)施例2的SRAM單元的制造工序的圖。
圖28是表示實(shí)施例3的SRAM單元的結(jié)構(gòu)的圖。
圖29是表示實(shí)施例3的SRAM單元的結(jié)構(gòu)的圖。
圖30是表示實(shí)施例4的SRAM單元的結(jié)構(gòu)的圖。
圖31是表示實(shí)施例4的SRAM單元的結(jié)構(gòu)的圖。
圖32是表示實(shí)施例5的SRAM單元的結(jié)構(gòu)的圖。
圖33是表示實(shí)施例5的SRAM單元的結(jié)構(gòu)的圖。
圖34是表示作為本發(fā)明的背景技術(shù)的SRAM的布局的圖。
圖35是表示實(shí)施例6的SRAM單元的布局的圖。
圖36是表示實(shí)施例7的SRAM單元的結(jié)構(gòu)的圖。
圖37是表示實(shí)施例8的SRAM單元的結(jié)構(gòu)的圖。
圖38是表示實(shí)施例8的SRAM單元的結(jié)構(gòu)的圖。
圖39是表示實(shí)施例8的SRAM單元的變例的圖。
圖40是表示實(shí)施例8的SRAM單元的變例的圖。
圖41是表示實(shí)施例9的SRAM單元的結(jié)構(gòu)的圖。
圖42是表示實(shí)施例9的SRAM單元的結(jié)構(gòu)的圖。
圖43是表示實(shí)施例9的SRAM單元的變例的圖。
圖44是表示實(shí)施例9的SRAM單元的變例的圖。
圖45是表示實(shí)施例9的SRAM單元的變例的圖。
圖46是表示實(shí)施例10的SRAM單元的結(jié)構(gòu)的圖。
圖47是表示實(shí)施例10的SRAM單元的結(jié)構(gòu)的圖。
圖48是表示實(shí)施例10的SRAM單元的變例的圖。
圖49是表示實(shí)施例10的SRAM單元的變例的圖。
圖50是表示實(shí)施例11的SRAM單元的結(jié)構(gòu)的圖。
圖51是表示實(shí)施例11的SRAM單元的結(jié)構(gòu)的圖。
圖52是表示實(shí)施例11的SRAM單元的變例的圖。
圖5 3是表示實(shí)施例11的SRAM單元的變例的圖。
圖54是表示實(shí)施例11的SRAM單元的變例的圖。
圖55是表示實(shí)施例1、 2、 6的SRAM單元的等效電路的圖。
圖56是說明實(shí)施例1的效果用的圖。
圖57是表示實(shí)施例3的SRAM單元的等效電路的圖。
圖58是表示實(shí)施例8的SRAM單元的等效電路的圖。
圖59是表示實(shí)施例10的SRAM單元的等效電路的圖。
圖60是表示實(shí)施例12的SRAM單元的結(jié)構(gòu)的圖。
圖61是表示實(shí)施例12的SRAM單元的變例的圖。
圖62是表示實(shí)施例12的SRAM單元的變例的圖。
圖63是表示實(shí)施例12的SRAM單元的變例的圖。
圖64是表示實(shí)施例13的SRAM單元的等效電路的圖。
圖65是表示實(shí)施例13的SRAM單元的結(jié)構(gòu)的圖。
圖66是表示實(shí)施例13的SRAM單元的變例的圖。
圖67是表示實(shí)施例14的SRAM單元的等效電路的圖。
圖68是表示實(shí)施例14的SRAM單元的結(jié)構(gòu)的圖。
圖69是表示實(shí)施例14的SRAM單元的變例的圖。
圖70是表示實(shí)施例15的SRAM單元的結(jié)構(gòu)的圖。
圖71是表示實(shí)施例16的SRAM單元的結(jié)構(gòu)的圖。
圖72是表示實(shí)施例17的SRAM單元的結(jié)構(gòu)的圖。
圖73是表示實(shí)施例17的SRAM單元的結(jié)構(gòu)的圖。
圖74是表示實(shí)施例17的SRAM單元的結(jié)構(gòu)的圖。
圖75是表示實(shí)施例17的SRAM單元的結(jié)構(gòu)的圖。
具體實(shí)施例方式
<實(shí)施例1>
圖1是一般的SRAM的存儲(chǔ)單元(SRAM單元)的電路圖。如該圖所 示，作為驅(qū)動(dòng)用的NM0S晶體管(驅(qū)動(dòng)M0S晶體管)的第1驅(qū)動(dòng)晶體管 Ql及第2驅(qū)動(dòng)晶體管Q2和作為負(fù)載用的PM0S晶體管(負(fù)載M0S晶體 管)的第1負(fù)載晶體管Q3及第2負(fù)載晶體管Q4構(gòu)成1對(duì)倒相器。這 些倒相器相互連接，構(gòu)成觸發(fā)電路。而且，利用該觸發(fā)電路和作為數(shù) 據(jù)傳送用的NM0S晶體管(存取M0S晶體管)的第1存取晶體管Q5及 第2存取晶體管Q6，構(gòu)成SRAM單元1。存取晶體管Q5、 Q6的柵與字 線WL連接，存取晶體管Q5、 Q6的源/漏分別與位線BL和FL連接。
圖2是作為本發(fā)明實(shí)施例1的半導(dǎo)體存儲(chǔ)器件的SRAM的存儲(chǔ)單元 的俯視圖。如該圖所示，SRAM單元1包括在半導(dǎo)體層上沿橫向(字線 (未圖示)的延伸方向)排列的第1 P阱區(qū)、N阱區(qū)和第2 P阱區(qū)。在 這些P阱區(qū)和N阱區(qū)中形成由在其上表面部所形成的元件隔離絕緣膜 14規(guī)定的有源區(qū)21~24。在第1 P阱區(qū)的第1有源區(qū)21中形成第1 驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5。在第2 P阱區(qū)的第2有源區(qū)22 中形成第2驅(qū)動(dòng)晶體管Q2和第2存取晶體管Q6。在N阱區(qū)的第3和第 4有源區(qū)23、 24中分別形成第1和第2負(fù)載晶體管Q3、 Q4。
在有源區(qū)21 ~ 24上，分別形成沿橫向延伸的第1 ~第4柵電極31 ~ 34。第1柵電極31具有作為第1驅(qū)動(dòng)晶體管Ql和第1負(fù)載晶體管Q3 的柵的功能，第2柵電極32具有作為第2驅(qū)動(dòng)晶體管Q2和第2負(fù)載 晶體管Q4的柵的功能。第3和第4柵電極33、 34分別具有作為第1 和第2存取晶體管Q5、 Q6的柵的功能。通過進(jìn)行這樣的布局，由于各 有源區(qū)21 ~ 24和各4冊(cè)電4及31 ~ 34為簡單的形狀，所以適合于SRAM單 元1的形成面積的縮小。
驅(qū)動(dòng)晶體管Q1、 Q2的源區(qū)分別經(jīng)接觸35、 36與接地(GND)布線 連接。負(fù)載晶體管Q3、 Q4的源區(qū)分別經(jīng)接觸37、 38與電源(Vdd)布
線連接。
第1柵電極31上的接觸39也抵達(dá)第2負(fù)載晶體管Q4的漏區(qū)，經(jīng) 上層的布線(未圖示)與第2驅(qū)動(dòng)晶體管Q2的漏區(qū)上的接觸40連接。 同樣，第2柵電極32上的接觸41也抵達(dá)第1負(fù)載晶體管Q3的漏區(qū)， 經(jīng)上層的布線(未圖示)與第1驅(qū)動(dòng)晶體管Ql的漏區(qū)上的接觸42連接。
第1存取晶體管Q5的源/漏區(qū)的一方與第1驅(qū)動(dòng)晶體管Ql的漏區(qū) 連結(jié)，另一方經(jīng)接觸43與位線連接。同樣，第2存取晶體管Q6的源/ 漏區(qū)的一方與第2驅(qū)動(dòng)晶體管Q2的漏區(qū)連結(jié)，另一方經(jīng)接觸44與位 線連接。
而且，第3柵電極33和第4柵電極34分別經(jīng)接觸45、 46與字線 連接。利用以上的結(jié)構(gòu)，得到圖1所示的SRAM單元的電路結(jié)構(gòu)。
但是，在本實(shí)施例的SRAM單元1中，接觸45也與第1驅(qū)動(dòng)晶體 管Q1和第1存取晶體管Q5的體區(qū)電連接，接觸46也與第2驅(qū)動(dòng)晶體 管Q2和第2存取晶體管Q6的體區(qū)電連接，在這方面與現(xiàn)有的SRAM單 元不同。即，本實(shí)施例的SRAM單元1的等效電3各如圖55所示那樣構(gòu) 成。
在本實(shí)施例的SRAM單元1中，第1驅(qū)動(dòng)晶體管Ql、第1負(fù)載晶體 管Q3和第1存取晶體管Q5的組以及第2驅(qū)動(dòng)晶體管Q2、第2負(fù)載晶 體管Q4和第2存取晶體管Q6的組分別如圖2所示對(duì)稱地進(jìn)行布局， 進(jìn)而具有互相相同的結(jié)構(gòu)。
圖3是說明實(shí)施例1的SRAM單元的結(jié)構(gòu)用的圖，是圖2所示的SRAM 單元1中的沿A-A線的剖面圖。也就是說，該圖是第1驅(qū)動(dòng)晶體管Q1 和第1存取晶體管Q5的剖面圖。第2驅(qū)動(dòng)晶體管Q2和第2存取晶體 管Q6雖然也有與之相同的結(jié)構(gòu)，但在以下的說明中，為了簡單起見， 省略了對(duì)它們的詳細(xì)i兌明。
SR緒單元1在由硅襯底11、掩埋氧化膜(BOX)層12和SOI層13 構(gòu)成的SOI襯底上形成。在SOI層13的上表面部有選擇地形成元件隔 離絕緣膜14,由此規(guī)定了第1有源區(qū)21。在第1有源區(qū)21的上表面 形成柵氧化膜15,第1柵電極31和第3柵電極33在其上形成。第1 柵電極31是由多晶硅層31a和硅化物層31b構(gòu)成的2層結(jié)構(gòu)，同樣， 第3柵電極33是由多晶硅層33a和硅化物層33b構(gòu)成的2層結(jié)構(gòu)。
在第1柵電極31和第3柵電極33上形成由氧化硅膜16、氮化硅 膜17和氧化硅膜18構(gòu)成的層間絕緣膜。在該層間絕緣膜內(nèi)形成、與上層的字線(未圖示)連接的接觸45在與第3柵電極33連接的同時(shí)， 穿通元件隔離絕緣膜14，也與其下的SOI層13連接。
在第1有源區(qū)21中，第1柵電極31下面的P型區(qū)是第1驅(qū)動(dòng)晶 體管Ql的體區(qū)，第3柵電極33下面的P型區(qū)是第1存取晶體管Q5的體區(qū)。如圖3所示，元件隔離絕緣膜14的底部未抵達(dá)BOX層12。因此， 第1驅(qū)動(dòng)晶體管Ql的體區(qū)與第1存取晶體管Q5的體區(qū)經(jīng)元件隔離絕 緣膜14下面的SOI層13 (P阱)相互電連接。
從而，接觸45與第3柵電極33連接，同時(shí)也與第l存取晶體管 Q5的體區(qū)和第1驅(qū)動(dòng)晶體管Ql的體區(qū)雙方電連接。換言之，第1存取晶體管Q5具有在其柵電極與體區(qū)之間用接觸45連接的所謂DTM0S結(jié) 構(gòu)，'該接觸45還與第1驅(qū)動(dòng)晶體管Ql的體區(qū)連接。
再有，在本實(shí)施例中，如圖3所示，在接觸45與SOI層13連接 的部分，比起第1 P阱區(qū)的其它部分，形成雜質(zhì)濃度高P+區(qū)19。由此， 實(shí)現(xiàn)了在接觸45與SOI層13之間的歐姆接觸。
按照該結(jié)構(gòu)，在字線的電位增高的SRAM單元驅(qū)動(dòng)時(shí)，第l驅(qū)動(dòng)晶 體管Ql和第1存取晶體管Q5的體電位也增高。由此，第1驅(qū)動(dòng)晶體 管Ql和第1存取晶體管Q5的工作閾值電壓下降，電流驅(qū)動(dòng)能力提高。 也就是說，在第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5雙方，均取得 與DTM0S同樣的效杲。從而，SRAM單元1的工作閾值電壓下降，SRAM 單元1的工作速度性能提高。進(jìn)而，在字線的電位為OV的SRAM單元1 等待時(shí)，由于第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的體電位也固 定在0V，所以提高了該SRAM單元1的抗軟錯(cuò)誤性能，得到可靠性高的 SRAM。向?yàn)榱巳〉眠@些效果而形成的體區(qū)的接觸僅僅是接觸45的一個(gè)。 因而，與將DTM0S分別應(yīng)用于第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5 的情況相比，抑制了形成面積的增大。
此外，由于通過在接觸45與SOI層13連接的部分形成雜質(zhì)濃度 較高的P+區(qū)19，使接觸45與SOI層13之間的歐姆接觸成為可能，從 而在接觸45與SOI層13之間的接觸電阻造成的電壓降被抑制得很低。 在第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5中，有效地取得了電流驅(qū) 動(dòng)能力提高的效果。
圖示雖然被省略，但第2驅(qū)動(dòng)晶體管Q2和第2存取晶體管Q6也 具有與之相同的結(jié)構(gòu)。也就是說，圖2所示的接觸46連接在字線與第 4柵電極34之間，同時(shí)與第2存取晶體管Q6的體區(qū)和第2驅(qū)動(dòng)晶體管 Q2的體區(qū)雙方電連接。因而，上述本實(shí)施例的優(yōu)點(diǎn)也能在第2驅(qū)動(dòng)晶 體管Q2和第2存取晶體管Q6中得到。
可是，在將DTM0S應(yīng)用于SRAM單元的驅(qū)動(dòng)晶體管Ql、 Q2和存取 晶體管Q5、 Q6的情況下，由于字線與體區(qū)連接，所以在字線電位上升 時(shí)，對(duì)體區(qū)與晶體管的源/漏之間的PN結(jié)施加正向偏壓，很容易產(chǎn)生 因在該部分流過漏泄電流致使功耗增大的問題。但是，按照本實(shí)施例 這樣的SRAM單元1的結(jié)構(gòu)，此問題得到減輕。以下，i兌明其效果。
在本實(shí)施例中，由于元件隔離絕緣膜14下面的SOI層13較薄， 在該部分具有有限的電阻值。即，SRAM單元1的等效電路更準(zhǔn)確地如 圖56所示的那樣。如該圖所示，在接觸45與第1驅(qū)動(dòng)晶體管Ql和第 1存取晶體管Q5的體區(qū)之間，以及在接觸46與第2驅(qū)動(dòng)晶體管Q2和 第2存取晶體管Q6的體區(qū)之間，各自插入元件隔離絕緣膜14下面的 S0I層13作為電阻R。該電阻R (雖然因制造工藝而異，但)其值為數(shù) 十kQ-數(shù)MQ。另一方面，由于體區(qū)與晶體管的源/漏之間的PN結(jié)在 充分地成為導(dǎo)通狀態(tài)以前(該P(yáng)N結(jié)的正向偏壓在成為G. 5~0. 6V以 前)，為數(shù)十Mn 數(shù)GQ以上的高阻抗?fàn)顟B(tài)，所以可忽略電阻R中的 電壓降。也就是說，由于字線電位在達(dá)到約0. 6V以前幾乎全部被保持 在該P(yáng)N結(jié)上，所以體電位有效地上升至0. 6V附近。然后，由于如果 字線電壓超過O. 6V,則該P(yáng)N結(jié)充分地成為導(dǎo)通狀態(tài)，但電阻的電壓降 卻變得很明顯，所以抑制了施加在該P(yáng)N結(jié)上的電壓。其結(jié)果是，減輕 了在體區(qū)與晶體管的源/漏之間的PN結(jié)中因流過漏泄電流致使功耗增 大的問題。
圖4 ~圖16是表示本實(shí)施例的SRAM單元的制造工序的圖。在這些 圖中，(a)中示出的圖是沿圖2中的A-A線的剖面圖，(b)中示出 的圖是沿圖2中的B-B線的剖面圖。以下，根據(jù)這些圖來說明本實(shí)施 例的SRAM單元的制造工序。
首先，準(zhǔn)備在硅襯底11上層疊了 100~ 500nm左右的膜厚的BOX 層12和50 - 500nm左右的膜厚的SOI層13的SOI襯底。在對(duì)該SOI 層13進(jìn)行了第1和第2 P型阱及N型阱形成用的雜質(zhì)注入后，在其上形成數(shù)十nm的氧化硅膜51,再形成數(shù)百nm左右的膜厚的氮化硅膜52 (圖4)。
然后，在SOI襯底上形成對(duì)形成有源區(qū)21-24的區(qū)域上方進(jìn)行了 開口的抗蝕劑53 (即，抗蝕劑53在形成元件隔離絕緣膜14的區(qū)域上 方形成)。然后，以抗蝕劑53作為掩模，通過刻蝕氮化硅膜52、氧化 硅膜51和SOI層13進(jìn)行構(gòu)圖。這時(shí)的刻蝕在剩下SOI層的底部后即 告停止。即，形成元件隔離絕緣膜14的區(qū)域的SOI層13并未完全除 去(圖5)。
在除去抗蝕劑53后，在整個(gè)面上形成氧化硅膜54 (圖6)。采用 CMP法使氧化硅膜54的上表面平坦化，再除去氮化硅膜52和氧化硅膜 51。其結(jié)果是，在SOI層的凹部內(nèi)所保留的氧化硅膜54成為元件隔離 絕緣膜14，其間的區(qū)域(SOI層13的凸部)成為有源區(qū)21 ~ 24(圖7 )。
然后，對(duì)各有源區(qū)21 24進(jìn)行供形成晶體管的溝道區(qū)用的離子注 入。對(duì)形成醒OS晶體管(驅(qū)動(dòng)晶體管Ql、 Q2、存取晶體管Q5、 Q6) 的有源區(qū)21、 22，例如在注入能量為數(shù)十keV、劑量約為10'7cm2的條 件下注入硼(B)。對(duì)形成PMOS晶體管(負(fù)載晶體管Q3、 Q4)的有源 區(qū)23、 24，例如在注入能量為數(shù)十keV、劑量約為1013/cm2的條件下注 入磷(P)。接著，用熱氧化法在有源區(qū)21~24的上表面形成熱氧化 膜55后，在整個(gè)面上形成多晶硅膜56 (圖8)。
對(duì)熱氧化膜55和多晶硅膜56進(jìn)行構(gòu)圖，形成柵氧化膜15和柵電 極31-34。其后，進(jìn)行供形成各晶體管Ql-Q6的源/漏區(qū)用的離子注 入。對(duì)麗OS晶體管(驅(qū)動(dòng)晶體管Ql、 Q2、存取晶體管Q5、 Q6),例 如在注入能量為數(shù)十keV、劑量約為10'7cm2的條件下注入砷(As)。 對(duì)PMOS晶體管(負(fù)載晶體管Q3、 Q4)，例如在注入能量為數(shù)keV、劑 量約為10'7cn^的條件下注入硼(B)。進(jìn)而，使各晶體管Q1-Q4的源 /漏區(qū)上部和柵電極31 ~ 34上部硅化物化。由此，在有源區(qū)21 24的 源/漏區(qū)上部形成硅化物層57，同時(shí)各柵電極31 ~ 34成為多晶硅層和 硅化物層的2層結(jié)構(gòu)(圖9)。
再有，在源/漏區(qū)形成用的離子注入中，柵電極31 ~ 34成為掩模。 因而，在SOI層13中的柵電極31 ~ 34下方區(qū)域不形成源/漏，該區(qū)成 為體區(qū)。
然后，在整個(gè)面上形成各數(shù)十nm的氧化硅膜16和氮化硅膜17，在其上形成約數(shù)百訓(xùn)的氧化硅膜18 (圖10)。然后，在氧化硅膜18 上形成對(duì)接觸35 - 46的形成區(qū)域上方進(jìn)行了開口的抗蝕劑58后，以 其作為掩模，以氮化硅膜17作為刻蝕中止膜，刻蝕氧化硅膜18。然后， 依次刻蝕露出了的氮化硅膜17、氧化硅膜16,形成抵達(dá)各有源區(qū)21~ 24和各柵電極31 ~ 34的接觸孔(圖11 )。
接著，形成抗蝕劑59，使之掩埋在圖11上所形成的接觸孔之中除 接觸45、 46用的接觸孔(例如，圖11的接觸孔45a )以外的接觸孔(例 如，圖ll的接觸孔42a)(圖12)。在該工序中，作為抗蝕劑59的 圖形也可以是與圖5所示的形成有源區(qū)21 ~ 24用的抗蝕劑53相同的 抗蝕劑。如果這樣做，就無需準(zhǔn)備本工序用的特別的光掩模。圖5的 抗蝕劑53由于是也在現(xiàn)有的SRAM單元的制造中使用的抗蝕劑，所以 只要準(zhǔn)備與現(xiàn)有的SRAM單元的制造相同的光掩模即可。當(dāng)然，在此時(shí)， 抗蝕劑59與接觸孔的部位無關(guān)，在有源區(qū)21-24的整個(gè)上方形成(參 照?qǐng)D12 (a))。
進(jìn)行刻蝕，以除去氧化硅膜18上表面的剩余的抗蝕劑59(圖13)。 其后，以氧化硅膜18和抗蝕劑59作為掩模，刻蝕接觸45、 46用的接 觸孔內(nèi)的元件隔離絕緣膜14，使S0I層13露出于該接觸孔內(nèi)(圖14)。
除去抗蝕劑59,再形成抗蝕劑60，使之掩埋除接觸45、 46用的 接觸孔以外的接觸孔。然后，以氧化硅膜18和抗蝕劑60作為掩模， 通過向接觸45、 46用的接觸孔內(nèi)進(jìn)行離子注入，在其中露出了的SOI 層13中形成P+區(qū)19 (圖15)。例如，在注入能量為數(shù)keV、劑量為 10'4 —'Vcm2的條件下注入硼。作為在該工序中使用的抗蝕劑60的圖形， 只要使用與圖5的抗蝕劑53相同的抗蝕劑，就無需準(zhǔn)備本工序用的特 別的光掩模。
然后，通過除去抗蝕劑60，在各接觸孔內(nèi)掩埋鴒等金屬，以形成 接觸35~46 (圖16)。然后，在氧化硅膜18上，通過形成與各接觸 35 46連接的位線、字線等必要的布線和覆蓋布線的層間絕緣膜等， 可形成本實(shí)施例的SRAM單元。
另外，在本實(shí)施例中，分別在接觸45、 46用的接觸孔內(nèi)另外形成 使SOI層13露出用的刻蝕時(shí)構(gòu)成掩模的抗蝕劑59和形成P+區(qū)19用的 離子注入時(shí)構(gòu)成掩模的抗蝕劑60。但是，例如在接觸孔內(nèi)使SOI層13 露出后可以不除去抗蝕劑59，而將其直接用作形成P+區(qū)19的離子注
入的掩模。由此，由于省略掉形成抗蝕劑60的工序，從而制造工序得 到簡化。
<實(shí)施例2>
圖17是實(shí)施例2的SRAM單元的俯視圖。在該圖中，由于對(duì)與圖2 所示的要素具有同樣的功能的要素標(biāo)以同 一符號(hào)，故省略掉它們的詳 細(xì)說明。另外，在本實(shí)施例中，第1驅(qū)動(dòng)晶體管Q1、第l負(fù)載晶體管 Q3和第1存取晶體管Q5的組以及第2驅(qū)動(dòng)晶體管Q2、第2負(fù)載晶體 管Q4和第2存取晶體管Q6的組也具有互相相同的結(jié)構(gòu)。
與實(shí)施例1 一樣，在實(shí)施例2的SRAM單元1中，接觸45也與第1 存取晶體管Q5和第1驅(qū)動(dòng)晶體管Ql的體區(qū)電連接，接觸46也與第2 驅(qū)動(dòng)晶體管Q2和第2存取晶體管Q6的體區(qū)電連接。即，本實(shí)施例中 的SRAM單元1的等效電路也如圖55所示那樣構(gòu)成。
但是，SRAM單元1具有連結(jié)第1存取晶體管Q5和第1驅(qū)動(dòng)晶體管 Ql的體區(qū)的P型的第5有源區(qū)61,以及連結(jié)第2驅(qū)動(dòng)晶體管Q2和第2 存取晶體管Q6的體區(qū)的P型的第6有源區(qū)62。而且，接觸45與第5 有源區(qū)61連接，接觸46與第6有源區(qū)62連接。
圖18是沿圖17的C-C線的剖面圖，即第1驅(qū)動(dòng)晶體管Ql和第1 存取晶體管Q5的剖面圖。由于第2驅(qū)動(dòng)晶體管Q2和第2存取晶體管 Q6也與之有相同的結(jié)構(gòu)，故省略掉它們的詳細(xì)說明。如圖18所示，元 件隔離絕緣膜14的底部未4氐達(dá)BOX層12。因此，第1驅(qū)動(dòng)晶體管Q1 的體區(qū)、第1存取晶體管Q5的體區(qū)和第5有源區(qū)61經(jīng)元件隔離絕緣 膜14下方的SOI層13 (P阱)相互電連接。
接觸45與第3柵電極33連接，同時(shí)與第5有源區(qū)61連接。即， 接觸45也經(jīng)第5有源區(qū)61與第1存取晶體管Q5的體區(qū)和第1驅(qū)動(dòng)晶 體管Ql的體區(qū)雙方電連接。換言之，第1存取晶體管Q5在其柵電極 與體區(qū)之間具有經(jīng)接觸45和第5有源區(qū)61連接的DTM0S結(jié)構(gòu)，該接 觸45還與第1驅(qū)動(dòng)晶體管Ql的體區(qū)電連接。在第5有源區(qū)61，為了 實(shí)現(xiàn)兩者之間的歐姆接觸，形成了雜質(zhì)濃度較高的P+區(qū)19。
按照該結(jié)構(gòu)，與實(shí)施例l一樣，在第1驅(qū)動(dòng)晶體管Ql和第1存取 晶體管Q5雙方得到與DTM0S同樣的效果，SRAM單元1的工作速度性能 得到提高，同時(shí)等待時(shí)的抗軟錯(cuò)誤性能得到提高。為了取得該種效杲，對(duì)所形成的體區(qū)的接觸僅僅是接觸45的1個(gè)。因而，與將DTMOS應(yīng)用 于第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的情況相比，可抑制形成 面積的增大。
另外，通過在第5有源區(qū)61形成雜質(zhì)濃度較高的P+區(qū)19，由于 可形成在接觸45與第5有源區(qū)61之間的歐姆接觸，所以可將接觸45 與第5有源區(qū)61之間的因接觸電阻引起的電壓降抑制得較低。從而， 在第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5中，有效地取得了電流驅(qū) 動(dòng)能力提高的效果。另外，將圖2與圖18進(jìn)行比較后可知，在本實(shí)施 例中，由于接觸45與較厚的SOI層13 (P+區(qū)19)連接，并且在兩者 之間設(shè)置有硅化物層57，所以可減小接觸電阻的分散性，有助于SRAM 單元1的工作穩(wěn)定。
再有，雖然圖示省略掉，但第2驅(qū)動(dòng)晶體管Q2和第2存取晶體管 Q6也具有與之同樣的結(jié)構(gòu)。也就是說，圖17所示的接觸46連接字線 與第4柵電極34之間，同時(shí)經(jīng)第6有源區(qū)62，與第2存取晶體管Q6 的體區(qū)和第2驅(qū)動(dòng)晶體管Q2的體區(qū)雙方電連接。因而，上述本實(shí)施例 的優(yōu)點(diǎn)也可在第2驅(qū)動(dòng)晶體管Q2和第2存取晶體管Q6中得到。
圖19~圖27是表示本實(shí)施例的SRAM單元的制造工序的圖。在這 些圖中，(a)中所示的圖是圖17中沿C-C線的剖面圖。(b)中所示 的圖是圖17中沿D-D線的剖面圖。在這些圖中，對(duì)與圖4~圖16所示 的要素具有同樣的功能的要素標(biāo)以同一符號(hào)。以下，根據(jù)這些圖說明 本實(shí)施例的SRAM單元的制造工序。
首先，在實(shí)施例1中，與圖4中說明過的工序一樣，準(zhǔn)備在硅襯 底11上層疊了 B0X層12和SOI層13的SOI襯底，在對(duì)SOI層13進(jìn) 行第1和第2 P型阱和N型阱形成用的雜質(zhì)注入后，在其上依次形成 氧化硅膜51和氮化硅膜52。
其后，在SOI襯底上形成對(duì)形成有源區(qū)21 ~ 24、 61、 62的區(qū)域上 方進(jìn)行了開口的抗蝕劑63。然后，以抗蝕劑63作為掩模，通過刻蝕氮 化硅膜52、氧化硅膜51和SOI層13進(jìn)行構(gòu)圖。這時(shí)的刻蝕在剩下SOI 層的底部后即告停止(圖19)。
在除去抗蝕劑63后，在整個(gè)面上形成氧化硅膜54 (圖20)。采 用CMP法使氧化硅膜54的上表面平坦化，再除去氮化硅膜52和氧化 硅膜51。其結(jié)果是，在SOI層13的凹部內(nèi)所保留的氧化硅膜54成為元件隔離絕緣膜14，其間的區(qū)域(SOI層13的凸部)成為有源區(qū)21 ~ 24、 61、 62 (圖21)。
然后，對(duì)有源區(qū)21 ~ 24進(jìn)行供形成溝道區(qū)用的離子注入。該離子 注入條件可以與實(shí)施例1中的溝道區(qū)的形成工序相同。接著，用熱氧 化法在有源區(qū)21~24、 61、 62的上表面形成熱氧化膜55后，在整個(gè) 面上形成多晶硅膜56 (圖22 )。
對(duì)熱氧化膜55和多晶硅膜56進(jìn)行構(gòu)圖，形成柵氧化膜15和柵電 極31~34。其后，進(jìn)行供形成各晶體管Ql ~Q6的源/漏區(qū)用的離子注 入。該離子注入條件可以與實(shí)施例1中的各源/漏區(qū)的形成工序相同。 進(jìn)而，使各晶體管Ql ~Q4的源/漏區(qū)的上部、第5有源區(qū)61和第6有 源區(qū)62的上部和柵電極31 ~ 34的上部硅化物化。由此，在有源區(qū)21 ~ 24的源/漏區(qū)上部以及第5有源區(qū)61和第6有源區(qū)62的上部形成硅化 物層57，同時(shí)各柵電極31 ~ 34成為多晶硅層和硅化物層的2層結(jié)構(gòu)(圖 23)。
再有，在源/漏區(qū)形成用的離子注入中，柵電極31 ~ 34成為掩模。 因而，在SOI層13中的4冊(cè)電極31 ~ 34下方區(qū)域不形成源/漏，該區(qū)成 為體區(qū)。
然后，在整個(gè)面上形成氧化硅膜16、氮化硅膜17和氧化硅膜18 (圖24)。在氧化硅膜18上形成了對(duì)接觸35 - 46的形成區(qū)上方進(jìn)行 了開口的抗蝕劑64后，以其作為掩模，以氮化硅膜17作為刻蝕中止 膜，刻蝕氧化硅膜18。然后，依次刻蝕露出了的氧化硅膜18、氧化硅 膜16，形成抵達(dá)各有源區(qū)21 ~ 24、 61、 62和各柵電極31 ~ 34的接觸 孔(圖25)。
接著，形成抗蝕劑65，使之掩埋在圖25上形成的接觸孔之中除接 觸45、 46用的接觸孔(例如，圖25的接觸孔45a)以外的接觸孔(例 如，圖25的接觸孔42a)。然后利用以氧化硅膜18和抗蝕劑65為掩 模的離子注入，在露出于接觸45、 46用的接觸孔內(nèi)的SOI層13中形 成P+區(qū)19 (圖26)。
除去抗蝕劑65，通過在各接觸孔內(nèi)掩埋鴒等金屬，形成接觸孔35 ~ 46(圖27)。然后，通過在氧化硅膜18上形成與各接觸35 - 46連接
的位線、字線等必要的布線和覆蓋布線的層間絕緣膜等，可形成本實(shí) 施例的SRAM單元。
如果將實(shí)施例1的SRAM的制造工序與實(shí)施例2的SRAM的制造工 序進(jìn)行比較，則可知在實(shí)施例2中，沒有了相當(dāng)于在實(shí)施例1中的圖 12 ~圖14中說明過的工序(供接觸孔45a抵達(dá)SOI層13用的元件隔 離絕緣月莫14的刻蝕工序)的工序。即，本實(shí)施例的SRAM單元可以用 比實(shí)施例1少的工序數(shù)形成。
另外，在實(shí)施例2中，如圖26中說明過的那樣，雖然對(duì)第5有源 區(qū)61和第6有源區(qū)62進(jìn)行了供形成P+區(qū)19用的特別的離子注入工序， 但也可利用供形成負(fù)載晶體管Q3、 Q4的源/漏區(qū)用的離子注入來形成 該P(yáng)+區(qū)19。也就是說，在供形成負(fù)載晶體管Q3、 Q4的源/漏區(qū)用的離 子注入中，只要使用不僅在第3有源區(qū)23和第4有源區(qū)24上，而且 在第5有源區(qū)61和第6有源區(qū)62上進(jìn)行了開口的掩模圖形，就能形 成負(fù)載晶體管Q3、 Q4的源/漏區(qū)，同時(shí)形成P+區(qū)19。如果這樣做，就 能省略掉圖26的離子注入工序，從而使工藝的更加簡化成為可能。
<實(shí)施例3>
在本實(shí)施例中，將DTM0S技術(shù)應(yīng)用于負(fù)載晶體管Q3、 Q4。圖28 是實(shí)施例3的SRAM單元的俯視圖。在該圖中，對(duì)與圖2所示的要素具 有同樣的功能的要素標(biāo)以同一符號(hào)。另外，在本實(shí)施例的SRAM單元1 中，具有與第3有源區(qū)23連結(jié)的N型的第7有源區(qū)67和與第4有源 區(qū)24連結(jié)的N型的第8有源區(qū)68。第7有源區(qū)67和第8有源區(qū)68比 其它N阱區(qū)的其它部分的雜質(zhì)濃度高，即它們是N+區(qū)。
圖29是SRAM單元1中的第2負(fù)載晶體管Q4的剖面圖。該圖(a) 和(b)是分別沿圖28的E-E線和F-F線的剖面圖。關(guān)于第1負(fù)載晶 體管Q3，由于有與第2負(fù)載晶體管Q4相同的結(jié)構(gòu)，故這里省略掉詳細(xì) 的說明。
如圖29 (a)所示，第7有源區(qū)67與第3有源區(qū)23中的第2柵電 極32下面的N型區(qū)電連接(第2柵電極32是多晶硅層32a和硅化物 層32b的2層結(jié)構(gòu))。另外，元件隔離絕緣膜14的底部未抵達(dá)BOX層 n。因此，第3有源區(qū)23和第4有源區(qū)24中的第2柵電極32下面的 N型區(qū)經(jīng)元件隔離絕緣膜14下方的S0I層(N阱)而相互電連接。第4 有源區(qū)24中的第2柵電極32下面的區(qū)域是第2負(fù)載晶體管Q4的體區(qū)。 從而，第7有源區(qū)67與第2負(fù)載晶體管Q4的體區(qū)電連接。 ，
另外，如圖29(b)所示，在第7有源區(qū)67的上部和第3有源區(qū)23中的P型區(qū)(第1負(fù)載晶體管Q3的漏區(qū))上部，形成一體的硅化物 層70。接觸41跨在第2柵電極32和側(cè)壁69 (氧化硅膜)上形成，在 與第2柵電極32連接的同時(shí)，與硅化物層70連接。由于硅化物層70 連結(jié)在第7有源區(qū)67和第1負(fù)載晶體管Q3的漏區(qū)上而形成，所以第2 柵電極32與第7有源區(qū)67和第1負(fù)載晶體管Q3的漏區(qū)雙方電連接。
按照以上的結(jié)構(gòu)，第2柵電極32經(jīng)接觸41、硅化物層70、 N型的 第7有源區(qū)67和SOI層13內(nèi)的N型區(qū)，與第2負(fù)載晶體管Q4的體區(qū) 電連接。也就是說，第2負(fù)載晶體管Q4具有被電連接在其柵電極與體 區(qū)之間的所謂DTMOS結(jié)構(gòu)。另外，雖然圖示予以省略，但第1負(fù)載晶 體管Q3也具有同樣的DTMOS結(jié)構(gòu)。即，本實(shí)施例的SRAM單元1的等 效電路如圖54那樣構(gòu)成。其結(jié)果是，提高了負(fù)載晶體管Q3、 Q4的電 流驅(qū)動(dòng)能力，取得改善了 SRAM的靜態(tài)噪聲容限的效果。
另外，與現(xiàn)有的SRAM單元相比，無需另外形成電連接在負(fù)載晶體 管的柵電極與體區(qū)之間用的特別的接觸。因而，可抑制形成面積的增 大，并可將DTMOS應(yīng)用于負(fù)載晶體管。
此外，由于第7有源區(qū)67是比N阱區(qū)的其它部分的雜質(zhì)濃度高的 N+區(qū)，所以將第7有源區(qū)67中的電壓降抑制得很低。從而，有效地取 得了第1負(fù)載晶體管Q3和第2負(fù)載晶體管Q4中的電流驅(qū)動(dòng)能力提高 的效果。
<實(shí)施例4>
在謀求半導(dǎo)體存儲(chǔ)器件的低功耗和工作可靠性的提高的基礎(chǔ)上， 一個(gè)重要的課題是，抑制在構(gòu)成存儲(chǔ)單元的各晶體管中發(fā)生的漏泄電 流。例如，如實(shí)施例l、 2那樣，在將DTMOS應(yīng)用于驅(qū)動(dòng)晶體管Ql、 Q2 和存取晶體管Q5、 Q6的情況下，形成了這些晶體管的第1和第2 P阱 的電位比形成了負(fù)載晶體管Q3、 Q4的N阱的電位高的現(xiàn)象變得很容易 產(chǎn)生。這時(shí)，第1和第2 P阱區(qū)與N阱區(qū)之間的PN結(jié)隔離區(qū)被施加正 向偏壓，產(chǎn)生漏泄電流，同時(shí)不能達(dá)到驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體 管Q5、 Q6與負(fù)載晶體管Q3、 Q4之間的隔離。
通常，SRAM具有連結(jié)到同一位線的多個(gè)SRAM單元，它們?cè)谠撐痪€ 的延伸方向上被并排設(shè)置。這時(shí)，某單元的驅(qū)動(dòng)晶體管Q1、 Q2和存取 晶體管Q5、 Q6與在位線的延伸方向(圖30的縱向)鄰接的其它單元 的這些晶體管之間很容易產(chǎn)生經(jīng)過了 P阱的漏泄電流。在本實(shí)施例中，
提出了抑制這些問題發(fā)生的技術(shù)。
圖30和圖31是表示實(shí)施例4的SRAM單元的結(jié)構(gòu)的圖。圖31 ( a ) 是沿圖30中的G-G線的剖面圖，圖31 (b)是沿圖30中的H-H線的剖 面圖。在這些圖中，對(duì)與圖2和圖3所示的要素具有同樣的功能的要 素標(biāo)以同一符號(hào)。另外，為了說明簡單起見，在圖31中省略了各柵電 極21 ~ 24和接觸35 ~ 46的圖示。在圖30中用斜線表示的區(qū)域71是 元件隔離絕緣膜14的底部抵達(dá)BOX層12的區(qū)域，SOI層13在區(qū)域71 中被完全地隔離。即，區(qū)域71是所謂的完全隔離區(qū)。
首先，完全隔離區(qū)71被配置在第1驅(qū)動(dòng)晶體管Ql和第1存取晶 體管Q5與負(fù)載晶體管Q3、 Q4之間，以及在第2驅(qū)動(dòng)晶體管Q2和第2 存取晶體管Q6與負(fù)載晶體管Q3、 Q4之間。由此，可將形成了驅(qū)動(dòng)晶 體管Q1、 Q2和存取晶體管Q5、 Q6的P阱與形成了負(fù)載晶體管Q3、 Q4 的N阱隔離。如圖31 (a) 、 (b)所示，在第1有源區(qū)21與第3有源 區(qū)23之間，以及在第2有源區(qū)22與第4有源區(qū)24之間，可利用完全 隔離區(qū)71完全地隔離。
此外，完全隔離區(qū)71也被配置在第1P阱區(qū)中驅(qū)動(dòng)晶體管Ql、 Q2 和存取晶體管Q5、 Q6與在圖30的縱向(位線的延伸方向)鄰接的單 元的這些晶體管的邊界附近。如圖31(b)所示，在第1和第2P阱區(qū) 的H-H線剖面處，不存在P型區(qū)(P阱)。也就是說，可用完全隔離區(qū) 71完全地隔離形成了驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的P阱 與在位線的延伸方向鄰接的單元的P阱。
按照以上的結(jié)構(gòu)，可抑制第1和第2 P阱區(qū)與N阱區(qū)之間的漏泄 電流的發(fā)生，達(dá)到在它們之間的可靠性高的隔離。另外，也抑制了在 驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6中在位線的延伸方向鄰接的 單元的這些阱之間的漏泄電流。
<實(shí)施例5>
如實(shí)施例3那樣，在將DTMOS應(yīng)用于負(fù)載晶體管Q3、 Q4的情況下， 在它們之間經(jīng)N阱的漏泄電流變得很容易產(chǎn)生。另外，在連結(jié)到同一 位線的SRAM單元在該位線的延伸方向上被并排配置的情況下，某單元的負(fù)載晶體管與在位線的延伸方向鄰接的其它單元的這些晶體，之間 很容易產(chǎn)生經(jīng)過了 P阱的漏泄電流。在本實(shí)施例中，提出了抑斜這些 問題發(fā)生的技術(shù)。
圖32和圖33是表示實(shí)施例5的SRAM單元的結(jié)構(gòu)的圖。圖33 ( a ) 是沿圖32中的I-1線的剖面圖，圖33 ( b)是沿圖32中的J-J線的剖 面圖。在這些圖中，對(duì)與圖28和圖29所示的要素具有同樣的功能的 要素標(biāo)以同一符號(hào)。另外，為了說明簡單起見，在圖33中省略了各柵 電極21 ~ 24和接觸35 ~ 46的圖示。
在本實(shí)施例中，完全隔離區(qū)72除了在實(shí)施例4中形成了完全隔離 區(qū)71的區(qū)域外，還被配置在第1負(fù)載晶體管Q3與第2負(fù)載晶體管Q4 之間，以及在位線的延伸方向鄰接的其它SRAM單元的負(fù)載晶體管與負(fù) 載晶體管Q3、 Q4之間(圖32中的第1負(fù)載晶體管Q3的上側(cè)和第2負(fù) 載晶體管Q4的下側(cè))。如圖33 (a) 、 (b)所示，在N阱區(qū)的I-1線 剖面和J-J線剖面處，不存在N型區(qū)(N阱)。也就是說，完全隔離區(qū) 72完全地隔離形成了第1負(fù)載晶體管Q3的N阱與形成了第2負(fù)載晶體 管Q4的N阱之間，同時(shí)完全地隔離該單元的負(fù)載晶體管Q3、 Q4與與 之鄰接的單元的負(fù)載晶體管之間。
按照以上的結(jié)構(gòu)，抑制了第1負(fù)載晶體管Q3與第2負(fù)載晶體管Q4 之間，以及某單元負(fù)載晶體管與與之鄰接的單元的負(fù)載晶體管之間的 漏泄電流的發(fā)生。再有，完全隔離區(qū)72由于也在實(shí)施例4中形成了完 全隔離區(qū)71的區(qū)域中形成，不言而喻，在本實(shí)施例中也取得了在實(shí)施 例4中所述的效果。
<實(shí)施例6>
圖34是表示作為本發(fā)明的背景技術(shù)的SRAM的布局的俯^L圖。在 該圖中，用方形的虛線表示的各區(qū)相當(dāng)于SRAM單元1。 一般而言，SRAM 雖然有多個(gè)SRAM單元1，但在以往，如圖34所示，每隔數(shù)個(gè)SRAM單 元l (例如每隔10個(gè))，就設(shè)置了使P阱區(qū)和N阱區(qū)的電位穩(wěn)定的阱 電位固定用單元200。在阱電位固定用單元200中，對(duì)P阱區(qū)、N阱區(qū) 分別設(shè)置接地接觸2 01和電源接觸2 02 。如果將P阱區(qū)固定在接地電位， 將N阱區(qū)固定在電源電位，則由于各SRAM單元1中的NMOS晶體管(驅(qū) 動(dòng)晶體管Q1、 Q2和存取晶體管Q5、 Q6)的體電位被固定在接地電位， PMOS晶體管(負(fù)載晶體管Q3、 Q4)的體電位被固定在電源電位，所以 這些晶體管的工作穩(wěn)定，SRAM單元1的可靠性得到提高。特別是，由 于驅(qū)動(dòng)晶體管Q1、 Q2和存取晶體管Q5、 Q6受體浮置效應(yīng)的很大影響， 所以阱電位固定用單元200的接地接觸201是必需的。但是，如果設(shè)置阱電位固定用單元200,則由于SRAM的形成面積增大，妨礙了 SRAM 的小型化和高集成化。
圖35是表示本發(fā)明實(shí)施例6的SRAM的布局的俯^f見圖。在該圖中，用虛線的方形表示的各區(qū)是實(shí)施例1或2的SRAM單元1。如圖35所示，在該SRAM中，不設(shè)置阱電位固定用單元200。即，本實(shí)施例的SRAM 單元1的等效電路如圖55所示那樣構(gòu)成。
如上所述，在實(shí)施例l、 2的SRAM單元1中，驅(qū)動(dòng)晶體管Q1、Q2 和存取晶體管Q5、 Q6的體區(qū)經(jīng)接觸45與字線電連接。也就是說，該體區(qū)的電位以往雖然被固定在接地電位，但在實(shí)施例l、 2中，卻與字 線的電位一起變動(dòng)。按照該結(jié)構(gòu)，只有驅(qū)動(dòng)晶體管Q1、 Q2和存取晶體 管Q5、 Q6處于導(dǎo)通狀態(tài)時(shí)，可降低其工作閾值電壓，改善靜態(tài)噪聲容 限。因此，如圖35所示，即使不設(shè)置阱電位固定用單元200,也能使 驅(qū)動(dòng)晶體管Q1、 Q2的工作穩(wěn)定。
也就是說，按照本發(fā)明，即使不設(shè)置阱電位固定用單元200,由于改善了各SRAM單元1的靜態(tài)噪聲容限，所以可得到可靠性高的SRAM，可謀求SRAM的小型化和高集成化。
另外，在圖34所示的現(xiàn)有結(jié)構(gòu)中，在遠(yuǎn)離阱電位固定用單元200 的位置配置了的SRAM單元1的體電位雖然容易變得不穩(wěn)定，但實(shí)施例 1、 2的SRAM單元1由于有各自與體區(qū)連接的接觸(體接觸)，所以可 謀求所有的SRAM單元1的工作的穩(wěn)定。另外，出于抑制漏泄電流的發(fā)生的目的，在各SRAM單元1之間形成完全隔離區(qū)的情況下，可防止各 SRAM單元1的體電位變得不穩(wěn)定。
再有，負(fù)載晶體管Q3、 Q4由于體浮置效應(yīng)的影響較小，所以即使不固定體電位，在工作方面多半也不成問題。但是，對(duì)負(fù)載晶體管Q3、 Q4而言，如果應(yīng)用實(shí)施例3，則負(fù)載晶體管Q3、 Q4的電流驅(qū)動(dòng)能力得 到提高，SRAM的靜態(tài)噪聲容限進(jìn)一步得到改善。
<實(shí)施例7>
實(shí)施例7說明本發(fā)明中可進(jìn)一步縮小SRAM的形成面積的SRAM單元1的結(jié)構(gòu)。圖36是表示本實(shí)施例的SRAM單元的結(jié)構(gòu)的圖。在該圖中，由于對(duì)與圖2所示的要素具有同樣的功能的要素標(biāo)以同一符號(hào)， 故省略掉它們的詳細(xì)i兌明。
如該圖所示，在本實(shí)施例中，第1驅(qū)動(dòng)晶體管Ql的漏區(qū)與第1負(fù)載晶體管Q3的漏區(qū)經(jīng)SOI層連結(jié)在一起(符號(hào)75的部分)，在其上 部一體地形成未圖示的硅化物層。據(jù)此，第1驅(qū)動(dòng)晶體管Ql的漏區(qū)與 第1負(fù)載晶體管Q3的漏區(qū)經(jīng)SOI層上部的硅化物層而電連接。也就是 說，SOI層上部的硅化物層具有作為連接第1驅(qū)動(dòng)晶體管Ql的漏區(qū)與 第1負(fù)載晶體管Q3的漏區(qū)的布線75的功能。
如上所述，例如在實(shí)施例1 (圖2)中，第1驅(qū)動(dòng)晶體管Ql的漏 區(qū)上的接觸42與第1負(fù)載晶體管Q3的漏區(qū)上的接觸41有必要經(jīng)未圖 示的上層布線連接。與此相對(duì)照，在本實(shí)施例中，由于利用了 SOI層 上部的硅化物層構(gòu)成的布線，使形成連接第1驅(qū)動(dòng)晶體管Ql的漏區(qū)與 第1負(fù)載晶體管Q3的漏區(qū)用的接觸42變得沒有必要，可省略掉該接 觸42的對(duì)位裕量，從而可減小SRAM單元1的形成面積。
特別是，由于可將第1驅(qū)動(dòng)晶體管Ql與第1負(fù)載晶體管Q3的間 隙做得很窄，所以也可使作為體接觸的接觸45與第1驅(qū)動(dòng)晶體管Ql 靠近。這樣一來，也得到了使第l驅(qū)動(dòng)晶體管Ql的工作更加穩(wěn)定的優(yōu) 點(diǎn)。
再有，由于接觸41的功能是連接第1負(fù)載晶體管Q3的漏區(qū)與第2 柵電極32，所以在本例中不能省略。但是，接觸41比起與柵電極31、 33的絕緣所需的接觸42，由于無需高精度的對(duì)位，故減小了裕量，難 以妨礙SRAM單元1的形成面積的縮小。
另外，第2驅(qū)動(dòng)晶體管Q2的漏區(qū)與第2負(fù)載晶體管Q4的漏區(qū)負(fù) 載晶體管Q3的漏區(qū)也同樣地經(jīng)SOI層連結(jié)在一起(符號(hào)76的部分)， 在其上一體地形成具有布線功能的硅化物層。據(jù)此，形成圖2的接觸40變得沒有必要，從而可減小SRAM單元1的形成面積。
如上所述，按照本實(shí)施例，通過設(shè)置由SOI層上部的硅化物層構(gòu) 成的布線75、 76，在驅(qū)動(dòng)晶體管Q1、 Q2的漏區(qū)上無需形成接觸(圖2 的接觸40、 42)，從而可進(jìn)一步縮小本發(fā)明中的SRAM的形成面積。
<實(shí)施例8>
如上所述，負(fù)載晶體管Q3、 Q4由于受體浮置效應(yīng)的影響較小，所 以即使不固定體電位，在工作方面多半也不成問題，但如果將它固定 在電源電位，則工作會(huì)更加穩(wěn)定。在本實(shí)施例中，對(duì)各個(gè)SRAM單元1， 設(shè)置了將負(fù)載晶體管Q3、 Q4的體電位固定在電源電位用的體接觸.
圖37和圖38是表示實(shí)施例8的SRAM單元的結(jié)構(gòu)的圖。圖38相
當(dāng)于沿圖37的K-K線的剖面。在這些圖中，由于對(duì)與圖2和圖3所示 的要素具有同樣的功能的要素標(biāo)以同一符號(hào)，故省略掉它們的詳細(xì)說明。
如在實(shí)施例1中說明過的那樣，驅(qū)動(dòng)晶體管Ql、 Q2的源區(qū)上的接 觸35、 36分別與接地布線連接，負(fù)載晶體管Q3、 Q4的源區(qū)上的接觸 37、 38分別與電源布線連接。在本實(shí)施例中，其接觸37、 38也與負(fù)載 晶體管Q3、 Q4的體區(qū)電連接。
如圖38所示，在作為第1驅(qū)動(dòng)晶體管Ql的源區(qū)的第1有源區(qū)21 的N型區(qū)的上表面形成硅化物層57,在其上形成與接地布線77連接的 接觸35。另外，在作為第1負(fù)載晶體管Q3的源區(qū)的第3有源區(qū)23的P型區(qū)的上表面形成硅化物層70，在其上形成與電源布線78連接的接觸37。在本實(shí)施例中，該接觸37穿通元件隔離絕緣膜14，抵達(dá)其下的SOI層13 (N阱)。元件隔離絕緣膜14下面的N阱由于與負(fù)載晶體管Q3、 Q4的柵電極31、 32下面的體區(qū)連結(jié)在一起(例如，請(qǐng)參照前面的圖29 (a)),該接觸37與負(fù)載晶體管Q3、 Q4的體區(qū)電連接。再有，盡管省略掉圖示，但接觸38也同樣地抵達(dá)元件隔離絕緣膜14下面的SOI層13 (N阱)，與負(fù)載晶體管Q3、 Q4的體區(qū)電連接。即，本實(shí)施例的SRAM單元1的等效電路如圖58所示那樣構(gòu)成。
按照本實(shí)施例，由于負(fù)載晶體管Q3、 Q4的體電位被固定在電源電位，所以SRAM單元1的工作穩(wěn)定性得到提高。另外，具有作為負(fù)載晶體管Q3、 Q4的體接觸的功能的接觸37和接觸38由于如圖58的等效電路那樣，設(shè)置SRAM單元的每一個(gè)，所以無需在圖34中說明過的阱電位固定用單元200的電源接觸202，也能有助于縮小SRAM的形成面積。
再有，在圖38中，雖然示出了SRAM單元1的第1和第2P阱區(qū)與N阱區(qū)之間的元件隔離絕緣膜14僅在SOI層13的上表面部所形成的結(jié)構(gòu)(所謂"部分隔離")，但例如也可應(yīng)用實(shí)施例4，如圖39那樣設(shè)置完全隔離區(qū)71。這時(shí)，可抑制P阱區(qū)與N阱區(qū)之間的漏泄電流的發(fā)生，同時(shí)縮小第l有源區(qū)21-第3有源區(qū)23之間、以及第2有源 區(qū)22-第4有源區(qū)24之間的距離，從而能有助于進(jìn)一步縮小SRAM的形成面積、。
另外，在上面的說明中，雖然說明了具有SOI結(jié)構(gòu)的SRAM，但也能應(yīng)用于在通常的體硅襯底上所形成的SRAM。這時(shí)，如圖40所示，形 成第1有源區(qū)21的P阱區(qū)101和形成第3有源區(qū)23的N阱區(qū)102均 在N型襯底100的上部形成。這時(shí)，也能取得與上述同樣的效果。
再有，在應(yīng)用于體器件的情況下，MOS晶體管的源/漏區(qū)(圖40中 的第1有源區(qū)21內(nèi)的N型區(qū)和第3有源區(qū)23內(nèi)的P型區(qū))的深度由 于比元件隔離絕緣膜14的深度淺，所以接觸37的底面不一定需要抵 達(dá)元件隔離絕緣膜14下面的N阱區(qū)102，只要抵達(dá)至少比第3有源區(qū) 23內(nèi)的P型區(qū)深的位置即可。例如，在圖40中，當(dāng)?shù)?有源區(qū)23內(nèi) 的P型區(qū)的深度為0. 1 jum，元件隔離絕緣膜14的深度為0. 3nim時(shí)， 接觸37的深度可為0. 15 jam左右，這時(shí)，接觸37的底面雖然不與N 阱區(qū)102相接，但由于側(cè)面與之相接，所以可確保接觸37與N阱區(qū)102 的電連接。
<實(shí)施例9>
在實(shí)施例9中，提出了有別于實(shí)施例8的方法，作為在各個(gè)SRAM 單元1中為了將負(fù)載晶體管Q3、 Q4的體電位固定在電源電位上而設(shè)置 體接觸用的技術(shù)。
圖41和圖42是表示實(shí)施例9的SRAM單元的結(jié)構(gòu)的圖。圖42相 當(dāng)于沿圖41的L-L線的剖面。在這些圖中，由于對(duì)與圖37和圖38所 示的要素具有同樣的功能的要素標(biāo)以同 一符號(hào)，故省略掉它們的詳細(xì) 說明。
本實(shí)施例的SRAM單元1如圖41所示，在N阱區(qū)內(nèi)還具有用元件 隔離絕緣膜14規(guī)定的N型的第9有源區(qū)79和第IO有源區(qū)80。第9有 源區(qū)79和第IO有源區(qū)80分別與第l驅(qū)動(dòng)晶體管Ql的源區(qū)和第2驅(qū) 動(dòng)晶體管Q2的源區(qū)鄰接。
如圖42所示，N型的第9有源區(qū)79與元件隔離絕緣膜14下面的 N阱(SOI層13)連結(jié)在一起。另外，由于元件隔離絕緣膜14下面的 SOI層13與負(fù)載晶體管Q3、 Q4的柵電極31、 32下面的體區(qū)連結(jié)在一 起，所以該第9有源區(qū)79與負(fù)載晶體管Q3、 Q4的體區(qū)電連接。進(jìn)而， 第9有源區(qū)79與第1負(fù)載晶體管Q3的源區(qū)(第3有源區(qū)23內(nèi)的P型 區(qū))相互連結(jié)在一起，在其上部，厚度為10nm左右的硅化物層70被 一體地形成(為了在第9有源區(qū)79和第1負(fù)載晶體管Q3的源區(qū)的上 部一體地形成硅化物層70，在該2個(gè)區(qū)域的至少上部有必要連結(jié)在一
起)。然后，在硅化物層70上形成與電源布線78連接的接觸37。從 圖42可知，接觸37經(jīng)硅化物層70不僅與第3有源區(qū)23，也與第9有 源區(qū)79電連接。也就是說，接觸37經(jīng)硅化物層70、第9有源區(qū)79、 SOI層13 (N阱)，與負(fù)載晶體管Q3、 Q4的體區(qū)電連接。
再有，雖然圖示予以省略，但也與第IO有源區(qū)80 —樣，與元件 隔離絕緣膜14下面的SOI層13 (N阱)連結(jié)在一起，而且，在第10 有源區(qū)80和第4有源區(qū)24的上部一體地形成硅化物層。也就是說， 接觸38也與負(fù)載晶體管Q3、 Q4的體區(qū)電連接。
按照本實(shí)施例，與實(shí)施例8—樣，由于負(fù)載晶體管Q3、 Q4的體電 位被固定在電源電位，所以提高了 SRAM單元1的工作穩(wěn)定性。另外， 由于具有作為負(fù)載晶體管Q3、 Q4的體接觸的功能的第9有源區(qū)79和 第10有源區(qū)80被設(shè)置在SRAM單元1的每一個(gè)上，所以無需圖34中 說明過的阱電位固定用單元200的電源接觸202，也能有助于縮小SRAM 的形成面積。
例如，在負(fù)載晶體管Q3、 Q4的源區(qū)的寬度分別為0.2iuin的情況 下，第9有源區(qū)79和第IO有源區(qū)80的寬度可為0. 05 pm左右。另夕卜， 如果第9有源區(qū)79和第IO有源區(qū)80的雜質(zhì)濃度比元件隔離絕緣膜14 的雜質(zhì)濃度高，則可減小與接觸37、 38的接觸電阻。例如，如果雜質(zhì) 濃度在10'7cn^以上，則與金屬的歐姆接觸成為可能。
再有，在圖41和圖42中，雖然示出了將第9有源區(qū)79形成于第 3有源區(qū)23的外側(cè)的結(jié)構(gòu)，但例如如圖43所示，也可在第3有源區(qū) 23的內(nèi)側(cè)形成，可更加縮小SRAM單元1的形成面積。
另外，在本實(shí)施例中，例如也應(yīng)用實(shí)施例4，如圖44那樣如果i史 置完全隔離區(qū)71，則可抑制漏泄電流的發(fā)生，同時(shí)縮小第1有源區(qū)21 -第3有源區(qū)23之間、以及第2有源區(qū)22-第4有源區(qū)24之間的距 離，從而能有助于進(jìn)一步縮小SRAM的形成面積。
此外，本實(shí)施例也不限于具有SOI結(jié)構(gòu)的SRAM，如圖45所示，也 能應(yīng)用于在通常的體硅襯底上形成的SRAM,這時(shí)，也能取得與上述同 樣的效果(在圖45中，由于對(duì)與圖40相同的要素標(biāo)以同一符號(hào)，故 省略其說明)。
<實(shí)施例10>
在以上的實(shí)施例中，通過使驅(qū)動(dòng)晶體管Q1、 Q2和存取晶體管Q5、Q6的體電位為字線的電位，謀求各晶體管的工作穩(wěn)定。在本實(shí)施例中， 通過將驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的體電位固定在接地 電位，謀求工作的穩(wěn)定。另外，由此的體接觸設(shè)置在各個(gè)SRAM單元1 中。
圖46和圖47是表示實(shí)施例10的SRAM單元的結(jié)構(gòu)的圖。再有， 圖47相當(dāng)于沿圖46的M-M線的剖面。在這些圖中，由于對(duì)與圖37和 圖38所示的要素具有同樣的功能的要素標(biāo)以同一符號(hào)，故省略掉它們 的詳細(xì)i兌明。
如圖47所示，在作為第1驅(qū)動(dòng)晶體管Ql的源區(qū)的第1有源區(qū)21 的N型區(qū)的上表面，形成硅化物層57,在其上形成與接地布線77連接 的接觸35。在本實(shí)施例中，該接觸35穿通元件隔離絕緣膜14,抵達(dá) 其下的SOI層13 (P阱)。元件隔離絕緣膜14下面的P阱由于與第1 驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的柵電極31、 33下面的體區(qū)連結(jié) 在一起(例如，參照前面的圖3(a)),該接觸35與第1驅(qū)動(dòng)晶體管 Ql和第1存取晶體管Q5的體區(qū)電連接。再有，雖然圖示予以省略，但 與相同的接地布線連接的接觸36也同樣地抵達(dá)元件隔離絕緣膜14下 面的SOI層13，與第2驅(qū)動(dòng)晶體管Q2和第2存取晶體管Q6的體區(qū)電 連接。即，本實(shí)施例的SRAM單元1的等效電路如圖59所示的那樣構(gòu) 成。
按照本實(shí)施例，由于驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的 體電位被固定在接地電位，所以提高了 SRAM單元1的工作穩(wěn)定性。另 外，由于具有作為驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的體接觸 的功能的接觸35和接觸36如圖59的等效電路那樣被設(shè)置在SRAM單 元1的每一個(gè)上，所以無需圖34中說明過的阱電位固定用單元200的 接地接觸201，也能有助于縮小SRAM的形成面積。
另外，在本實(shí)施例中，例如也應(yīng)用實(shí)施例4，如圖48那樣如果在 P阱區(qū)與N阱區(qū)之間設(shè)置完全隔離區(qū)71，則可抑制漏泄電流的發(fā)生， 同時(shí)縮小第1有源區(qū)21 -第3有源區(qū)23之間、以及第2有源區(qū)22 -第4有源區(qū)24之間的距離，從而能有助于進(jìn)一步縮小SRAM的形成面 積。
本實(shí)施例也不限于具有SOI結(jié)構(gòu)的SRAM，如圖49所示，也能應(yīng)用 于在通常的體硅襯底上所形成的SRAM，這時(shí)，也能取得于上述同樣的 效果(在圖49中，由于對(duì)與圖40相同的要標(biāo)以同一符號(hào)，故可省略 其說明)。
再有，在應(yīng)用于體器件的情況下，M0S晶體管的源/漏區(qū)(圖49中 的第1有源區(qū)21內(nèi)的N型區(qū)和第3有源區(qū)23內(nèi)的P型區(qū))的深度由 于比元件隔離絕緣膜14的深度淺，所以接觸35的底面不一定需要抵 達(dá)元件隔離絕緣膜14下面的P阱區(qū)101，只要抵達(dá)比第1有源區(qū)21內(nèi) 的N型區(qū)深的位置即可。例如，在圖49中，當(dāng)?shù)?有源區(qū)21內(nèi)的N 型區(qū)的深度為0. lym，元件隔離絕緣膜14的深度為0. 3nim時(shí)，如果 使接觸35的深度為0. 15 jum左右，則其底面雖然不與P阱區(qū)101相接， 但由于側(cè)面與之相接，所以可實(shí)現(xiàn)接觸35與P阱區(qū)101的電連接。
<實(shí)施例11>
在實(shí)施例11中，提出了有別于實(shí)施例10的方法，作為在各個(gè)SRAM 單元l中為了將驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的體電位固 定在接地電位上而設(shè)置體接觸用的技術(shù)。
圖50和圖51是表示實(shí)施例11的SRAM單元的結(jié)構(gòu)的圖。圖51相 當(dāng)于沿圖50的N-N線的剖面。在這些圖中，由于對(duì)與圖41和圖42所 示的要素具有同樣的功能的要素標(biāo)以同 一符號(hào)，故省略掉它們的詳細(xì) 說明。
本實(shí)施例的SRAM單元1如圖50所示，在N阱區(qū)內(nèi)還具有用元件 隔離絕緣膜14規(guī)定的P型的第ll有源區(qū)81和第12有源區(qū)82。如圖 51所示，P型的第11有源區(qū)81與元件隔離絕緣膜14下面的P阱(SOI 層13)連結(jié)在一起。另外，由于元件隔離絕緣膜14下面的P阱與第1 驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的柵電極31、 33下面的體區(qū)連結(jié) 在一起，所以該第11有源區(qū)81與第1驅(qū)動(dòng)晶體管Ql和第1存取晶體 管Q5的體區(qū)電連接。進(jìn)而，第11有源區(qū)81與第1驅(qū)動(dòng)晶體管Ql的 源區(qū)(第l有源區(qū)21內(nèi)的N型區(qū))相互連結(jié)在一起，在其上硅化物層 57被一體地形成(為了在第ll有源區(qū)81和第1驅(qū)動(dòng)晶體管Q1的源區(qū) 的上部一體地形成硅化物層57，在該2個(gè)區(qū)域的至少上部有必要連結(jié) 在一起)。然后，在硅化物層57上形成與接地布線77連接的接觸35。 從圖51可知，接觸35經(jīng)硅化物層57不僅與第1有源區(qū)21，也與第 11有源區(qū)81電連接。也就是說，接觸35經(jīng)硅化物層57、第ll'有源 區(qū)81、 SOI層13 (P阱)，與負(fù)載晶體管Q3、 Q4的體區(qū)電連接。再有，雖然圖示予以省略，但第12有源區(qū)82也與元件隔離絕緣 膜14下面的SOI層13 (P阱)連結(jié)在一起，而且，在第12有源區(qū)82 和第2有源區(qū)22的上部一體地形成硅化物層。也就是說，與接地布線 連接的接觸36也與第2驅(qū)動(dòng)晶體管Q2、第2存取晶體管Q6的體區(qū)電連接。
按照本實(shí)施例，與實(shí)施例10 —樣，由于驅(qū)動(dòng)晶體管Ql、 Q2和存 取晶體管Q5、 Q6的體電位被固定在接地電位，所以提高了SRAM單元1 的工作穩(wěn)定性。另外，由于具有作為驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管 Q5、 Q6的體接觸的功能的第11有源區(qū)81和第12有源區(qū)82被設(shè)置在 SRAM單元1的每一個(gè)上，所以無需圖34中說明過的阱電位固定用單元 200的接地接觸201，也能有助于縮小SRAM的形成面積。
例如，在驅(qū)動(dòng)晶體管Q1、 Q2的源區(qū)的寬度分別為0. 2 ium、第l驅(qū) 動(dòng)晶體管Ql的源區(qū)與第1負(fù)載晶體管Q3的源區(qū)的間隔以及第2驅(qū)動(dòng) 晶體管Q2與第2存取晶體管Q6的間隔分別為0. 2 jum的情況下，第11 有源區(qū)81和第12有源區(qū)82的寬度為0. 05 ium左右。在圖50和圖51 的例子中，設(shè)置了第11有源區(qū)81和第12有源區(qū)82的部分的元件隔 離絕緣膜14的寬度雖然比其它實(shí)施例的窄，但由于第11有源區(qū)81 和第12有源區(qū)82的電位與元件隔離絕緣膜14下面的P阱為相同的電 位，所以不發(fā)生該部分的隔離耐壓的惡化。
另外，如果第11有源區(qū)81和第12有源區(qū)82的雜質(zhì)濃度比元件 隔離絕緣膜14的雜質(zhì)濃度高，則可減小與接觸37、 38的接觸電阻。 例如，如果雜質(zhì)濃度在10"/cn^以上，則與金屬的歐姆接觸成為可能。
再有，從圖50和圖51可知，在本實(shí)施例中，雖然示出了將第ll 有源區(qū)81形成于第1有源區(qū)21的外側(cè)的結(jié)構(gòu)，但例如如圖52所示， 也可在第1有源區(qū)21的內(nèi)側(cè)形成，可更加縮小SRAM單元1的形成面積。
另外，在本實(shí)施例中，例如也應(yīng)用實(shí)施例4，如圖53那樣如果在 P阱區(qū)與N阱區(qū)之間設(shè)置完全隔離區(qū)71,則可抑制漏泄電流的發(fā)生， 同時(shí)縮小第1有源區(qū)21 -第3有源區(qū)23之間、以及第2有源區(qū)22 -第4有源區(qū)24之間的距離，從而能有助于進(jìn)一步縮小SRAM的形成面積。
此外，本實(shí)施例也不限于具有SOI結(jié)構(gòu)的SRAM，如圖54所示，也能應(yīng)用于在通常的體硅襯底上形成的SRAM，這時(shí)，也能取得與上述同 樣的效果(在圖54中，由于對(duì)與圖40相同的要素標(biāo)以同一符號(hào)，故 省略了此處的說明)。
<實(shí)施例12>
如在實(shí)施例1中說明過的那樣，在將DTMOS應(yīng)用于SRAM單元的驅(qū) 動(dòng)晶體管Q1、 Q2和存取晶體管Q5、 Q6時(shí)，由于字線與體區(qū)連接，所 以在字線電位上升時(shí)，在各晶體管Q1、 Q2和Q5、 Q6中，對(duì)體區(qū)與源/ 漏之間的PN結(jié)施加正向偏壓，容易產(chǎn)生因在該部分流過電流而使功耗 增大的問題。如果相當(dāng)于該漏泄電流的路徑的元件隔離絕緣膜14下面 的SOI層13有某種程度的電阻(圖56的等效電路中的電阻)，則該 電阻起抑制漏泄電流的作用，減輕了功耗增大的問題。但是，由于DTM0S 中的導(dǎo)通電流的增加和工作速度的提高這樣的效果要靠該漏泄電流起 作用而取得，所以并不希望完全使該漏泄電流截止(與通常的M0S晶 體管變得相同)。因此，在實(shí)施例12中，要有意使漏泄電流的路徑的 電阻值增加，以將漏泄電流抑制得適度的小。
圖60是表示實(shí)施例12的SRAM單元的結(jié)構(gòu)的圖。本實(shí)施例的SRAM 的俯視圖與實(shí)施例1中所示的圖2相同，圖60相當(dāng)于沿圖2所示的A-A 線的剖面。另外，對(duì)與圖2和圖3所示的要素同樣的要素標(biāo)以同一符
在本實(shí)施例中，第1驅(qū)動(dòng)晶體管Ql、第1負(fù)載晶體管Q3和第1存 取晶體管Q5的組，以及第2驅(qū)動(dòng)晶體管Q2、第2負(fù)載晶體管Q4和第 2存取晶體管Q6的組也具有互相相同的結(jié)構(gòu)。在這里，為了說明簡單 起見，僅說明與第1驅(qū)動(dòng)晶體管Q1和第l存取晶體管Q5有關(guān)的結(jié)構(gòu)， 而省略第2驅(qū)動(dòng)晶體管Q2和第2存取晶體管Q6的說明。在以下的實(shí) 施例中也是同樣的。
雖然省略掉上述各實(shí)施例中的圖示，但在接觸45的表面通常設(shè)置 阻擋層金屬451。另外，用符號(hào)191表示的P型區(qū)相當(dāng)于在SOI層13 上的接觸45所連接的部分的區(qū)域，即在實(shí)施例1中形成P+區(qū)19的區(qū) 域(參照?qǐng)D3 )。
在本實(shí)施例中，通過適當(dāng)選擇阻擋層金屬451的材料，并適當(dāng)調(diào) 整P型區(qū)191的雜質(zhì)濃度，以形成如圖60那樣的，在接觸45與SOI 層13的連接部分具有所希望的電阻值的電阻R。再有，實(shí)際上，雖然
在元件隔離絕緣膜14下面的S0I層13及接觸45中也包含若干寄生電 阻，但由于在本實(shí)施例中所形成的電阻R的電阻值相對(duì)很小，假定可 忽略之。
由于上述漏泄電流從字線通過接觸45，進(jìn)而通過元件隔離絕緣膜 14下面的SOI層13,流入第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的 體區(qū)，所以接觸45與SOI層13的連接部分的電阻R ^皮插入該漏泄電 流的路徑中。由于該電阻R被插入第1驅(qū)動(dòng)晶體管Q1和第l存取晶體 管Q5的體區(qū)與字線之間，所以該SRAM的等效電路與圖56是同樣的。 而且，在本實(shí)施例中，可將電阻R的電阻值設(shè)定為適當(dāng)?shù)闹怠?br> 具體地_說，在實(shí)施例1的SRAM的制造工序中的接觸45的形成工 序(圖16)中，從例如Ti、 TiN、 Ta、 TaN、 W、麗、Mo、 MoN、 Hf、,、 Al、 Pt、 Au等金屬及其化合物之中選擇具有所希望的電阻值的金屬及 其化合物作為阻擋層金屬451。該阻擋層金屬451可形成Ti/TiN等2 層結(jié)構(gòu)。
另外，將P型區(qū)191的雜質(zhì)濃度例如在10"~ 10"/cm3之間進(jìn)行調(diào) 整，使之具有所希望的電阻值。在實(shí)施例1的SRAM的制造工序中，該 調(diào)整可通過變更在形成P+區(qū)19用的工序(圖15 )中所注入離子的摻 雜量來進(jìn)行。如果P型區(qū)191的雜質(zhì)濃度與元件隔離絕緣膜14下面的 SOI層13為同樣的程度，也可不進(jìn)行該離子注入。在要使P型區(qū)191 的雜質(zhì)濃度比元件隔離絕緣膜14下面的SOI層13為低的情況下，在 該離子注入時(shí)可進(jìn)行注入N型的摻雜劑的所謂反摻雜。
這樣，按照本實(shí)施例，由于可將電阻R的電阻值設(shè)定為適當(dāng)?shù)闹担?所以可將第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的體區(qū)與字線之間 的的電阻值設(shè)定為適當(dāng)?shù)闹?。以下，說明該"電阻值的適當(dāng)?shù)闹?。
通常，在對(duì)SRAM進(jìn)行數(shù)據(jù)讀出時(shí)，由于從使字線的電位上升到將 與數(shù)據(jù)對(duì)應(yīng)的電位輸出給位線的時(shí)間滯后等，數(shù)據(jù)的讀出需要一定的 時(shí)間(存取時(shí)間)。如本發(fā)明這樣，在將DTMOS應(yīng)用于SRAM的驅(qū)動(dòng)晶 體管Q1、 Q2和存取晶體管Q5、 Q6時(shí)，為了取得提高讀出速度的效杲， 在數(shù)據(jù)讀出時(shí)體電位有必要充分地上升至接近于字電位的值。也就是 說，在存取時(shí)間經(jīng)過之前有必要使體電位充分地上升。
電容(體電容)與電阻的乘積而得到。例如，如假定在體電容為lfF
時(shí)電阻R的電阻值為R1，若設(shè)定R1-10MQ，則時(shí)間常數(shù)為10ns。即， 如為存取時(shí)間10ns的SRAM，則電阻值R1必須為IOMQ以下。
另外，電阻值R1越小，時(shí)間常數(shù)就越小，能高速地使體電位上升， 但如上所述，由于漏泄電流增大，希望確保電阻值至少為lkQ左右。
現(xiàn)在，由于一般的SRAM的存取時(shí)間為數(shù)ns ~ 100ns,所以如考慮 與此存取時(shí)間的對(duì)應(yīng)關(guān)系，電阻值Rl以lkQ ~ IOOMQ左右為宜。更理 想的是，考慮到SRAM單元的工作特性的分散性，應(yīng)留有裕量，可將時(shí) 間常數(shù)設(shè)定為存取時(shí)間的5分之1左右。例如，如為存取時(shí)間10ns的 SRAM,則將電阻值R1設(shè)定為2MQ左右是有效的。即，如果使之與存取 時(shí)間為數(shù)ns ~ 100ns的一般的SRAM對(duì)應(yīng)，則希望電阻值Rl為lkQ ~ 20Mn。
按照本實(shí)施例，由于在字線與驅(qū)動(dòng)晶體管Q1、Q2和存取晶體管Q5、 Q6的體區(qū)之間設(shè)置具有所希望的電阻值的電阻，所以除了在實(shí)施例1 中說明過的效果外，還可得到抑制漏泄電流的效果。由此，可抑制本 發(fā)明的SRAM的功耗。具體地說，當(dāng)字線電位為0. 8V、第l存取晶體管 Q5為導(dǎo)通狀態(tài)時(shí)，從字線經(jīng)第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5 的體區(qū)流到接地端子(GND)的漏泄電流被抑制到1(T-1(TA左右。
另外，圖61是表示本實(shí)施例的變例的圖。即，如該圖所示，在P 型區(qū)191的上部，也可設(shè)置使該P(yáng)型區(qū)191與阻擋層金屬451進(jìn)行反 應(yīng)而形成的硅化物層192。
再有，在以上的說明中，對(duì)實(shí)施例1的SRAM單元示出在字線與驅(qū) 動(dòng)晶體管Q1、 Q2和存取晶體管Q5、 Q6的體區(qū)之間形成了電阻的結(jié)構(gòu)， 4旦本實(shí)施例的應(yīng)用并不限定于該結(jié)構(gòu)。例如，也可應(yīng)用于實(shí)施例2的 SRAM單元，在圖62中就示出了該情況的結(jié)構(gòu)。圖62的SRAM的俯^L圖 與實(shí)施例2中所示的圖17相同，圖62相當(dāng)于沿圖17所示的C-C線的 剖面。另外，在圖62中，對(duì)與圖17、圖18和圖60中所示的要素相同 的要素標(biāo)以同一符號(hào)。具有阻擋層金屬451的接觸45與第5有源區(qū)61 連接，在該連接部分形成電阻R。在該情形中也取得與上述同樣的效果。
在圖62中，與實(shí)施例2的圖18不同，在第5有源區(qū)61的上表面 不設(shè)置鈷的硅化物層57。其原因是，可得到與上面所示的圖60的SRAM 單元相同的電阻R。當(dāng)然，只要電阻R的電阻值Rl被設(shè)定力所希望的 值，就如圖18所示，在第5有源區(qū)61的上表面可形成設(shè)置了鈷的硅化物層57的結(jié)構(gòu)。如圖62所示，為了在第5有源區(qū)61的上表面不形 成鈷的硅化物層57,在實(shí)施例2的SRAM的制造工序的形成硅化物層 57、 31b的工序(圖23)中，在淀積鈷之前，可用規(guī)定的絕緣膜(稱 為"硅化物保護(hù)膜")覆蓋第5有源區(qū)61的上表面，可不使鈷淀積在 第5有源區(qū)61的上表面。
在圖62中，在接觸45形成時(shí)通過適當(dāng)選擇阻擋層金屬451的材 料，并調(diào)整P型區(qū)191的雜質(zhì)濃度，也可得到所希望的電阻值Rl。 P 型區(qū)191的雜質(zhì)濃度的調(diào)整可在實(shí)施例2的SRAM的制造工序中，在形 成P+區(qū)19的工序(圖26)中，通過改變所注入的離子的劑量并進(jìn)行 反摻雜來執(zhí)行。
另外，在圖62的例子中，也與圖61—樣，在P型區(qū)191的上部， 可設(shè)置該P(yáng)型區(qū)191與阻擋層金屬451發(fā)生反應(yīng)所形成的硅化物層 192。此時(shí)的SRAM的結(jié)構(gòu)如圖63所示。
<實(shí)施例13>
如上所述，在本發(fā)明的SRAM單元中，如杲增大字線與驅(qū)動(dòng)晶體管 Ql、 Q2和存取晶體管Q5、 Q6的體區(qū)之間的電阻值，則在驅(qū)動(dòng)晶體管 Ql、 Q2和存取晶體管Q5、 Q6導(dǎo)通的狀態(tài)下，從字線流入的漏泄電流被 抑制得很小。但是，在其反面，在驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6關(guān)斷時(shí)，積存于其體區(qū)的空穴難以排除到字線中去。此時(shí)，擔(dān)心SRAM 單元的等待狀態(tài)中的體電位的固定變得困難，等待狀態(tài)中的漏泄電流 增大，工作變得不穩(wěn)定，抗軟錯(cuò)誤性能惡化。
也就是說，在本發(fā)明的SRAM單元中，為了實(shí)現(xiàn)抑制漏泄電流和提 高抗軟錯(cuò)誤性能這兩個(gè)方面，可抑制從字線流向驅(qū)動(dòng)晶體管Ql、 Q2和 存取晶體管Q5、 Q6的體區(qū)的方向的電流(漏泄電流)，反之可增大從該體區(qū)流向字線的方向的電流(伴隨從體區(qū)4立出空穴的電流)。因此， 在實(shí)施例13中，在字線與體區(qū)之間插入二極管。該二極管被設(shè)置成其 陰才及連接到字線側(cè)，陽極連接到體區(qū)側(cè)。也就是"i兌，本實(shí)施例的SRAM 單元的等效電路如圖64所示那樣構(gòu)成。
圖65是表示實(shí)施例13的SRAM單元的結(jié)構(gòu)的圖。在該圖中，對(duì)與 圖60所示的要素同樣的要素標(biāo)以同一符號(hào)。如圖65所示，在本實(shí)施 例中，設(shè)置二極管D，以代替圖60的電阻R。該二極管D是it過使阻 擋層金屬451與P型區(qū)191形成肖特基結(jié)而形成的所謂肖特基二極管。
為了使阻擋層金屬451與P型區(qū)191形成肖特基結(jié)，可使P型區(qū) 191的雜質(zhì)濃度例如為1016 l020/cm3左右。該雜質(zhì)濃度的調(diào)整可在實(shí) 施例1的SRAM的制造工序中，通過改變?cè)谛纬蒔+區(qū)19用的工序(圖 15)中所注入的離子的劑量，或進(jìn)行反摻雜來執(zhí)行。
這樣，按照本實(shí)施例，由于在第1驅(qū)動(dòng)晶體管Ql和第1存取晶體 管Q5的體區(qū)與接觸45之間以字線側(cè)成為陰極的方式形成所插入的二 極管，所以可抑制從字線流向驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6 的體區(qū)的方向的電流(漏泄電流)，并可^f呆持從該體區(qū)流向字線的方 向的的電流(伴隨從體區(qū)拉出空穴的電流)增大。從而，在本發(fā)明的 SRAM單元中，可有效地實(shí)現(xiàn)抑制漏泄電流和提高抗軟錯(cuò)誤性能這兩個(gè) 方面。
再有，在圖65中，對(duì)于與實(shí)施例1相同的結(jié)構(gòu)的SRAM單元，雖 然在字線與體區(qū)之間插入了二極管D，但本實(shí)施例的應(yīng)用并不限定于該 結(jié)構(gòu)。例如，在應(yīng)用于實(shí)施例2的SRAM單元的情況下，在實(shí)施例12 中所示的圖62的結(jié)構(gòu)中，可調(diào)整P型區(qū)191的雜質(zhì)濃度，使P型區(qū)191 與阻擋層金屬451形成肖特基結(jié)，從而形成二極管D (圖66)。
另外，在本實(shí)施例中，與上面所示的圖61及圖62 —樣，在P型 區(qū)191的上部，也可設(shè)置該P(yáng)型區(qū)191與阻擋層金屬451發(fā)生反應(yīng)而 形成的硅化物層192。此時(shí)，可設(shè)定該P(yáng)型區(qū)191的雜質(zhì)濃度，使硅化 物層192與P型區(qū)191形成肖特基結(jié)(即，用硅化物層192和P型區(qū) 191構(gòu)成二極管D)。
<實(shí)施例14>
在本實(shí)施例中，將實(shí)施例12和實(shí)施例13組合在一起。在字線與 驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的體區(qū)之間插入電阻R和二 極管D。電阻R和二極管D相互串聯(lián)連接。即，本實(shí)施例的SRAM的等 效電路各如圖67所示那樣構(gòu)成。
另外，在圖68中，示出了實(shí)施例14的SRAM單元的結(jié)構(gòu)。在圖68 中，對(duì)與圖60和圖65所示的要素同樣的要素標(biāo)以同一符號(hào)。通過適 當(dāng)選擇阻擋層金屬451的材料并適當(dāng)調(diào)整P型區(qū)191的雜質(zhì)濃度，在 接觸45與SOI層13的連接部分形成具有所希望的電阻值的電阻R。而 且，可設(shè)定P型區(qū)191的雜質(zhì)濃度，使阻擋層金屬451與P型區(qū)191 形成肖特基結(jié)，用阻擋層金屬451和P型區(qū)191形成肖特基二極管D。
由于在字線與驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的體區(qū)之 間插入二極管D，字線與體區(qū)之間的電阻在該二極管被施加正向電壓 時(shí)(正向偏置狀態(tài))和被施加反向電壓時(shí)(反向偏置狀態(tài))成為不同 的值。例如，在字線電位上升，存取晶體管Q5、 Q6接通時(shí)，由于二極 管D成為反向偏置狀態(tài)，電阻值增高。反之，在字線電位下降，存取 晶體管Q5、Q6關(guān)斷時(shí)，由于二極管D成為正向偏置狀態(tài)，電阻值降低。 由此，與實(shí)施例13—樣，可抑制從字線流向驅(qū)動(dòng)晶體管Ql、 Q2和存 取晶體管Q5、 Q6的體區(qū)的方向的電流(漏泄電流)，可保證從該體區(qū) 流向字線的方向的電流(伴隨從體區(qū)拉出空穴的電流)增大。從而， 在本發(fā)明的SRAM單元中，可有效地實(shí)現(xiàn)抑制漏泄電流和提高抗軟錯(cuò)誤 性能這兩個(gè)方面。
另外，與實(shí)施例12—樣，如果調(diào)整阻擋層金屬451的材料及P型 區(qū)191的雜質(zhì)濃度，以調(diào)整字線與第1驅(qū)動(dòng)晶體管Ql和第1存取晶體 管Q5的體區(qū)之間的電阻的值，則可適當(dāng)?shù)卦O(shè)定體電位的上升的時(shí)間常 數(shù)。從侈'J^口Ti、 TiN、 Ta、 TaN、 W、 WN、 Mo、 MoN、 Hf、 HfN、 Al、 Pt、 Au等金屬及其化合物之中選擇具有所希望的電阻值的金屬及其化合物 作為阻擋層金屬451。該阻擋層金屬451可形成Ti/TiN等2層結(jié)構(gòu)。
在體電位上升時(shí)，即字線電位上升時(shí)，二極管D成為反向偏置狀 態(tài)。因而，如假定體電容為C1，電阻R的電阻值為Rl,反向偏置狀態(tài) 的二極管D的電阻值為R2，則通過Clx (Rl+R2)可得到體電位的上 升的時(shí)間常數(shù)。例如，在體電容為lfF的情況下，如果設(shè)定二極管D 成為反向偏置狀態(tài)時(shí)的字線與體區(qū)之間的電阻，即電阻R的電阻值Rl 與反向偏置狀態(tài)的二極管D的電阻值R2之和(Rl+R2)為IOMQ，則該 時(shí)間常數(shù)為10ns。
現(xiàn)在，由于一般的SRAM的存取時(shí)間為數(shù)ns ~ 100ns，所以電阻R 的電阻值Rl與反向偏置狀態(tài)的二極管D的電阻值R2之和可為100MCI 以下。另外，電阻值Rl+R2越小，時(shí)間常數(shù)就越小，可使體電位高速 地上升，但如上所述，由于漏泄電流增大，所以希望確保電阻值Rl+R2 至少為lkQ左右。
更理想的是，考慮到SRAM單元的工作特性的分散性，應(yīng)留有裕量， 可將時(shí)間常數(shù)設(shè)定為存取時(shí)間的5分之1左右。即，如果是存取時(shí)間 為10ns的SRAM，則希望將電阻值Rl+R2設(shè)定為2MQ左右。
這樣，按照本實(shí)施例，與實(shí)施例13—樣，可抑制從字線流向驅(qū)動(dòng) 晶體管Ql、 Q2和存取晶體管Q5、 Q6的體區(qū)的方向的電流(漏泄電流)， 可保證從該體區(qū)流向字線的方向的電流(伴隨從體區(qū)出空穴的電流) 增大。另外，與實(shí)施例12—樣，由于可調(diào)整體電位的上升速度，所以 可有效地抑制漏泄電流。從而，在本發(fā)明的SRAM單元中，可有效地實(shí) 現(xiàn)抑制漏泄電流和提高抗軟錯(cuò)誤性能這兩個(gè)方面。
具體地說，在第1存取晶體管Q5為導(dǎo)通狀態(tài)的期間，從字線通過 第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的體區(qū)流到接地端子(GND) 的漏泄電流在字線電位為0. 8V時(shí)被抑制到l－3 ~ 10－5左右。而且，字 線電位從0. 8V的狀態(tài)開始下降，在第1存取晶體管Q5被切換為關(guān)斷 時(shí)，可確保從第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5的體區(qū)流出到 字線的電流(即，伴隨從體區(qū)拉出空穴的電流)可確保l℃以上的值。
再有，在圖68中，對(duì)于與實(shí)施例1同樣的結(jié)構(gòu)的SRAM單元，雖 然字線與體區(qū)之間插入了電阻R和二極管D，一旦本實(shí)施例的應(yīng)用并不限 定于該結(jié)構(gòu)。例如，在應(yīng)用于實(shí)施例2的SRAM單元的情況下，在實(shí)施 例12所示的圖62中，可調(diào)整阻擋層金屬451的材津+和P型區(qū)191的 雜質(zhì)濃度，使之具有所希望的電阻值，而且可調(diào)整P型區(qū)191的雜質(zhì) 濃度，使P型區(qū)191與阻擋層金屬451形成肖特基結(jié)(圖69)。
在圖69中，與實(shí)施例2的圖18不同，在第5有源區(qū)61的上表面 不設(shè)置鈷的硅化物層57。其原因是，可得到與上面所示的圖68的SRAM 單元相同的電阻R和二極管D。當(dāng)然，只要電阻R的電阻值Rl和反向 偏置狀態(tài)的二極管D的電阻值R2被設(shè)定為所希望的值，就如圖18所 示，在第5有源區(qū)61的上表面可形成設(shè)置了鈷的硅化物層57的結(jié)構(gòu)。 如圖69所示，為了在第5有源區(qū)61的上表面不形成鈷的硅化物層57， 在實(shí)施例2的SRAM的制造工序的形成硅化物層57、 31b的工序(圖23) 中，在淀積鈷之前，可用規(guī)定的絕緣膜(稱為"硅化物保護(hù)膜")覆 蓋第5有源區(qū)61的上表面，可不使鈷淀積在第5有源區(qū)61的上表面。
另外，在本實(shí)施例中，也與上面所示的圖61和圖63 —樣，在P 型區(qū)191的上部，可設(shè)置該P(yáng)型區(qū)191與阻擋層金屬451發(fā)生反應(yīng)而 形成的石圭化物層192 (例如，TiSi、 TiSh、 MoSi、 MoSh、 TaSi、 Ta^Sh、 WSi、 WSh等)。這時(shí)，可設(shè)定該P(yáng)型區(qū)191的雜質(zhì)濃度，使硅化物層 192與P型區(qū)191形成肖特基結(jié)(即，二極管D用硅化物層192和P型
區(qū)191構(gòu)成)。
<實(shí)施例15>
圖70是表示實(shí)施例15的SRAM單元的結(jié)構(gòu)的圖。本實(shí)施例的SRAM 的上表面與實(shí)施例1中所示的圖2—樣，圖70相當(dāng)于沿圖2所示的A-A 線的剖面。另外，在圖70中，對(duì)與圖2和圖3所示的要素具有同樣功 能的要素標(biāo)以同一符號(hào)。
在以上的實(shí)施例中，與字線連接的接觸45與其他接觸一樣，用鵠 等金屬形成，但在本實(shí)施例中，卻用P型多晶硅形成該接觸45。
由于多晶硅的接觸45與鴒等的金屬接觸相比為高電阻，所以如圖 70所示，具有作為電阻的功能。也就是說，在字線與第l驅(qū)動(dòng)晶體管 Ql、第2驅(qū)動(dòng)晶體管Q2的體區(qū)之間插入電阻R。從而，本實(shí)施例的SRAM 的等效電路與實(shí)施例12 —樣如圖56所示那樣構(gòu)成。
對(duì)構(gòu)成接觸45的多晶硅注入例如1016~ 1 022/cm3左右的硼。通過調(diào) 整該注入量，可將接觸45即電阻R的電阻值調(diào)整為適當(dāng)?shù)闹?。從而?按照與實(shí)施例12同樣的理論，可調(diào)整體電位的上升速度，抑制漏泄電流o
再有，在圖70中，對(duì)于與實(shí)施例1同樣的結(jié)構(gòu)的SRAM單元，雖 然以P型多晶硅形成接觸45，但本實(shí)施例的應(yīng)用并不限定于該結(jié)構(gòu)。 例如，在實(shí)施例2的SRAM單元(圖18)中，通過用P型多晶硅形成與 字線連接的接觸45，也可應(yīng)用本實(shí)施例取得同樣的效果。
<實(shí)施例16>
圖71是表示實(shí)施例16的SRAM單元的結(jié)構(gòu)的圖。在本實(shí)施例中， 與實(shí)施例15的SRAM單元相對(duì)照，不是用P型多晶硅而是用N型多晶 硅形成接觸45。
由于多晶硅的接觸45與鴒等的金屬接觸相比為高電阻，所以與實(shí) 施例15—樣，具有作為電阻的功能。再有，在本實(shí)施例中，由于N型 多晶硅的接觸45與P型的SOI層13連接，所以在其邊界處形成PN結(jié)， 從而形成由接觸45和SOI層13構(gòu)成的PN結(jié)二4 L管D。也就是i兌，在 字線與第1驅(qū)動(dòng)晶體管Q1、第2驅(qū)動(dòng)晶體管Q2的體區(qū)之間插入電阻R 和二極管D。在字線側(cè)為二極管D的陰極，在體區(qū)側(cè)為二極管D的陽極。 從而，本實(shí)施例的SRAM的等效電路與實(shí)施例14一樣如圖67所示那樣 構(gòu)成。
對(duì)構(gòu)成接觸45的多晶硅注入例如10"~ 1027^113左右的硼。通過調(diào) 整該注入量，可將接觸45即電阻R的電阻值調(diào)整為適當(dāng)?shù)闹怠Ａ硗猓?由于在字線與驅(qū)動(dòng)晶體管Ql、 Q2和存取晶體管Q5、 Q6的體區(qū)之間插 入二極管D，使得在字線側(cè)為二極管D的陰極，故可有效地實(shí)現(xiàn)抑制漏 泄電流和提高抗軟錯(cuò)誤性能這兩個(gè)方面。從而，按照與實(shí)施例14同樣 的理論，可有效地實(shí)現(xiàn)抑制漏泄電流和提高抗軟錯(cuò)誤性能這兩個(gè)方面。
再有，在圖71中，對(duì)于與實(shí)施例1同樣的結(jié)構(gòu)的SRAM單元，以N 型多晶硅形成接觸45，但本實(shí)施例的應(yīng)用并不限定于該結(jié)構(gòu)。例如， 在實(shí)施例2的SRAM單元(圖18)中，通過用N型多晶硅形成與字線連 接的接觸45,可應(yīng)用本實(shí)施例取得同樣的效果。
<實(shí)施例17>
以上的實(shí)施例(除實(shí)施例10、 ll外)中，示出了字線與SRAM的 驅(qū)動(dòng)晶體管的體區(qū)和存取晶體管的體區(qū)雙方連接的結(jié)構(gòu)，但在與其中 一方的體區(qū)連接的情況下，也取得了提高SRAM單元的工作穩(wěn)定性和工 作速度的效果。
圖72~圖75是表示本實(shí)施例的SRAM單元的結(jié)構(gòu)的圖。在這些圖 中，對(duì)與圖2和圖3所示的要素同樣的要素標(biāo)以同一符號(hào)。
首先，圖73是沿圖72中的S-S線的剖面圖。如這些圖所示，在 第1驅(qū)動(dòng)晶體管Ql與第1存取晶體管Q5之間，以及在第2驅(qū)動(dòng)晶體 管Q2與第2存取晶體管Q6之間，設(shè)置完全隔離區(qū)73。而且，接觸45 在第1驅(qū)動(dòng)晶體管Ql和第1存取晶體管Q5之中僅與第1存取晶體管 Q5的體區(qū)連接。雖然圖示予以省略，但接觸46在第2驅(qū)動(dòng)晶體管Q2 和第2存取晶體管Q6之中僅與第2存取晶體管Q6的體區(qū)連接。這時(shí)， 由于提高了存取晶體管Q5、 Q6的電流驅(qū)動(dòng)能力，所以與現(xiàn)有的SRAM 單元相比，也提高了工作的穩(wěn)定性和工作速度。
另外，圖75是沿圖74中的T-T線的剖面圖。在這些圖中，在第1 驅(qū)動(dòng)晶體管Ql與第1存取晶體管Q5之間，以及在第2驅(qū)動(dòng)晶體管Q2 與第2存取晶體管Q6之間，設(shè)置完全隔離區(qū)74。而且，接觸45在第 1驅(qū)動(dòng)晶體管Q1和第l存取晶體管Q5之中僅與第l驅(qū)動(dòng)晶體管Qt的 體區(qū)連接。雖然圖示予以省略，但接觸46在第2驅(qū)動(dòng)晶體管Q2和第2 存取晶體管Q6之中僅與第2驅(qū)動(dòng)晶體管Q2的體區(qū)連接。這時(shí)，由于 提高了驅(qū)動(dòng)晶體管Ql、 Q2的電流驅(qū)動(dòng)能力，所以與現(xiàn)有的SRAM單元相比，也提高了工作的穩(wěn)定性和工作速度。
這樣。在本發(fā)明中，即使是字線僅與SRAM的驅(qū)動(dòng)晶體管的體區(qū)和 存取晶體管的體區(qū)中的某一方連接的結(jié)構(gòu)，也取得了提高SRAM單元的 工作穩(wěn)定性和工作速度的效果。但是，不言而喻，在字線與SRAM的驅(qū) 動(dòng)晶體管的體區(qū)和存取晶體管的體區(qū)雙方連接時(shí)，可更加有效地取得 本發(fā)明的效果。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，其特征在于具備SRAM單元，其中具有存取MOS晶體管；驅(qū)動(dòng)MOS晶體管；以及連接接地布線與上述驅(qū)動(dòng)MOS晶體管的源區(qū)的第1接觸，上述第1接觸與上述存取MOS晶體管和上述驅(qū)動(dòng)MOS晶體管雙方的體區(qū)連接。
2. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述存取M0S晶體管和上述驅(qū)動(dòng)MOS晶體管在半導(dǎo)體層中所形成的第1導(dǎo)電類型的阱區(qū)內(nèi)的第1有源區(qū)形成，分別具有上述第1導(dǎo)電 類型的上述體區(qū)和第2導(dǎo)電類型的源/漏區(qū)，上述第1有源區(qū)由在上述半導(dǎo)體層的上表面部有選擇地形成了的 元件隔離絕緣膜規(guī)定，上述存取M0S晶體管和上述驅(qū)動(dòng)MOS晶體管的體區(qū)與上述元件隔 離絕緣膜下面的上述阱區(qū)連結(jié)在一起，上述第l接觸與上述元件隔離絕緣膜下面的上述阱區(qū)連接。
3. 如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述第l接觸穿通上述元件隔離絕緣膜，與其下的上述阱區(qū)連接。
4. 如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述SRAM單元還具有在上述阱區(qū)內(nèi)由上述元件隔離絕緣膜所規(guī)定 的上述第1導(dǎo)電類型的第2有源區(qū)，上述第2有源區(qū)與上述元件隔離絕緣膜下面的上述阱區(qū)連結(jié)在一起，上述第l接觸與上述第2有源區(qū)連接。
5. 如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述第2有源區(qū)比上述第1阱區(qū)的雜質(zhì)濃度高。
6. 如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述第2有源區(qū)和上述驅(qū)動(dòng)M0S晶體管的源區(qū)的至少其上表面部連結(jié)在一起，在該第2有源區(qū)和該源區(qū)的上述上表面部形成一體的硅 化物層，上述第l接觸與上述硅化物層連接。
7. 如權(quán)利要求1至6的任一項(xiàng)中所述的半導(dǎo)體存儲(chǔ)器件，其特征在于還具備負(fù)栽M0S晶體管；以及連接電源布線與上述負(fù)載MOS晶體管的源區(qū)的第2接觸， 上述第2接觸與上述負(fù)載M0S晶體管的體區(qū)連接。
8. 如權(quán)利要求1至6的任一項(xiàng)中所述的半導(dǎo)體存儲(chǔ)器件，其特征 在于沒有將上述SRAM單元的上述阱區(qū)固定于規(guī)定的電位用的作為獨(dú)立 于該SRAM單元的單元的阱電位固定用單元。
9. 如權(quán)利要求1至6的任一項(xiàng)中所述的半導(dǎo)體存儲(chǔ)器件，其特征 在于還具備負(fù)載MOS晶體管，上述驅(qū)動(dòng)MOS晶體管的漏區(qū)和上述負(fù)載MOS晶體管的漏區(qū)的至少 其上表面部連結(jié)在一起，在該驅(qū)動(dòng)MOS晶體管的漏區(qū)和該負(fù)載MOS晶 體管的漏區(qū)的上述上表面部形成一體的硅化物層。
全文摘要
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件及其制造方法。本發(fā)明的課題是，抑制SRAM單元的形成面積的增大并謀求工作的穩(wěn)定。在SRAM單元的存取MOS晶體管Q5的柵電極(33)上，形成與字線連接的接觸(45)。接觸(45)穿通元件隔離絕緣膜(14)，抵達(dá)SOI層(13)。驅(qū)動(dòng)MOS晶體管Q1的體區(qū)與第1存取MOS晶體管Q5的體區(qū)經(jīng)元件隔離絕緣膜(14)下方的SOI層(13)相互電連接。因而，存取MOS晶體管Q5在其柵電極與體區(qū)之間形成用接觸(45)連接的DTMOS結(jié)構(gòu)，接觸(45)還與第1驅(qū)動(dòng)晶體管Q1的體區(qū)電連接。
文檔編號(hào)H01L27/12GK101202292SQ20081000224
公開日2008年6月18日 申請(qǐng)日期2004年8月30日 優(yōu)先權(quán)日2003年8月28日
發(fā)明者一法師隆志, 前川繁登, 平野有一, 新居浩二 申請(qǐng)人:株式會(huì)社瑞薩科技