專利名稱：用于形成屏蔽柵極溝槽fet的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明大致涉及半導(dǎo)體功率場效應(yīng)晶體管(FET )，并且具體地， 涉及含有連接在 一起的屏蔽電極和柵極電極的屏蔽柵極溝槽FET 。
背景技術(shù)：
屏蔽柵-才及溝槽FET相對于傳統(tǒng)FET的優(yōu)勢在于，屏蔽電極減 小了柵極-漏極電容(Cgd)并提高了晶體管的截止電壓。圖1是傳 統(tǒng)的屏蔽柵極溝槽MOSFET的簡化截面圖。n-型外延層102延伸至 n+襯底100上方。N+源才及區(qū)108和p+重體區(qū)域106形成于p-型體 區(qū)域104，所述體區(qū)域依次形成于外延層102。溝槽110延伸至體 區(qū)域104且終止于漂移區(qū)。溝槽110包括屏蔽電極114,位于柵極 電極122下方。4冊4及電才及122通過4吏用4冊4及電介質(zhì)120而與其4卩近 的珪區(qū)域隔離，而屏蔽電極114通過使用比柵極電介質(zhì)120厚的屏 蔽電介質(zhì)112而與其鄰近石圭區(qū)域隔離。
片冊才及電^l和屏蔽電才及通過介電層116而4皮此隔離，該介電層還 稱作才及間電介質(zhì)或IED。 IED層116必須具有足夠的質(zhì)量和厚度來 支持可能存在于屏蔽電極114和柵極電極122之間的電勢差。此外， 屏蔽電極114和IED層116之間的4妾口處或IED層116中的4妻口阱 (trap )電荷和介電阱電荷與用于形成IED層的方法主要相關(guān)。
典型地，有多種處理方法形成IED。然而，確保足夠強度和足 夠可靠的高質(zhì)量IED以提供需要的電學(xué)特性，導(dǎo)致用于形成屏蔽柵極溝槽FET的工藝十分復(fù)雜。因此，需要一種用于形成屏蔽柵極溝 槽FET的結(jié)構(gòu)和方法來去除對高質(zhì)量IED的需求，乂人而作為導(dǎo)通 阻抗來維持或提升這種電學(xué)特性。
發(fā)明內(nèi)容
根據(jù)本發(fā)明實施例，場效應(yīng)晶體管包括延伸進(jìn)入半導(dǎo)體區(qū)域的 多個溝槽。每個溝槽包括柵極電極和屏蔽電極，其間含有極間電介 質(zhì)，其中，柵極電極和屏蔽電極電連接在一起。
在一個實施例中，屏蔽電極是每個溝槽的下部，并通過4吏用屏 蔽電介質(zhì)而與半導(dǎo)體區(qū)域隔離。極間電介質(zhì)延伸至每個屏蔽電極上 方。棚-極電極位于才及間電介質(zhì)上方的每個溝槽上部，并通過使用沖冊 極電介質(zhì)而與半導(dǎo)體區(qū)域隔離。
在另一實施例中，半導(dǎo)體區(qū)域包括第一導(dǎo)電型的漂移區(qū)、延伸 至漂移區(qū)上方的第二導(dǎo)電型的體區(qū)域、以及位于鄰近溝槽的體區(qū)域 中的第一導(dǎo)電型的源極區(qū)。
在另 一實施例中，半導(dǎo)體區(qū)域進(jìn)一步包括第 一導(dǎo)電型的襯底， 其具有在襯底上方延伸的漂移區(qū)，其中，溝槽延伸通過體區(qū)域并終
止于漂移區(qū)中。
在另一實施例中，溝槽延伸通過體區(qū)域和漂移區(qū)，并終止于襯 底中。
在另 一 實施例中，場效應(yīng)晶體管進(jìn)一步包括其中形成有溝槽的 5舌動區(qū)(active region ) k乂及3一5舌動區(qū)(non-active region )。 屏蔽電 極和柵極電極延伸至每個溝槽外且延伸進(jìn)入非活動區(qū)，其中，屏蔽 電才及和柵才及電才及通過棚-極互耳關(guān)層而電連4妾在一起。在另 一實施例中，屏蔽電極和柵極電極之間的電連接是通過形 成于非活動區(qū)柵極滑槽區(qū)域中的周期性接觸開口而進(jìn)行的。
在又一實施例中，屏蔽電極通過經(jīng)由每個溝槽中的互聯(lián)介電層 的附加連4姿而電連4妻至柵"f及電才及。
在另 一 實施例中，非活動區(qū)包括沿覆蓋FET的管芯的周圍延伸 的終止區(qū)，屏蔽電極和柵極電極延伸至每個溝槽外且延伸進(jìn)入終止 區(qū)，其中，屏蔽電極和柵極電極由柵極互聯(lián)層連接在一起。
才艮據(jù)本發(fā)明的另一實施例，場效應(yīng)晶體管以如下方式形成。形 成多個延伸進(jìn)入半導(dǎo)體區(qū)域的溝槽。在每個溝槽的底部形成屏蔽電 極。在屏蔽電極上方的每個溝槽上部形成柵極電極。形成柵極電極 和電連接至屏蔽電極的柵極互聯(lián)層。
在一個實施例中，在形成屏蔽電才及之前，形成位于下部側(cè)壁和 底部表面的屏蔽介電層。在形成柵極電極之前，形成位于屏蔽電極 的上部溝槽側(cè)壁和表面的介電層。
在另一實施例中，形成屏蔽電極和柵極電極，以使屏蔽電極和 才冊才及電才及延伸至溝槽外且延伸至臺面區(qū)域上方。在延伸至臺面區(qū)域 上方的柵4及電才及部分中形成多個4妄觸開口 ，以通過4妾觸開口暴露屏 蔽電極的表面區(qū)域。形成互聯(lián)層以填充接觸開口，從而使屏蔽電極 和沖冊才及電才及4皮ot匕電連4妄。
在另一實施例中，臺面區(qū)域位于覆蓋FET的管芯的非活動區(qū)中。
在另一實施例中，介電層由硅的氧化物形成。
12在另一實施例中，在形成柵極電極之前，在延伸至屏蔽電極上 方的介電層部分中形成一個或多個開口 ，從而一旦在溝槽中形成柵 極電極，柵極電極就會通過一 個或多個開口而與屏蔽電極電接觸。
圖1是傳統(tǒng)的屏蔽柵極溝槽MOSFET的截面圖2A-2H是用于形成根據(jù)本發(fā)明實施例的屏蔽柵極溝槽FET 的工藝的多個步-腺中的簡〗匕截面圖；以及
圖3是根據(jù)本發(fā)明實施例的屏蔽柵極溝槽FET中的柵極滑槽部 分的等比例圖。
具體實施例方式
圖2A至2H是用于形成根據(jù)本發(fā)明實施例的屏蔽柵極溝槽 (trench)FET的工藝的多個步驟中的簡化截面圖。圖2A至2H中， 左側(cè)截面圖示出了能夠在活動區(qū)(active region )中形成屏蔽柵極溝 槽FET結(jié)構(gòu)的順序步驟，而右側(cè)截面圖示出了從活動區(qū)到非活動區(qū) (從右至左)的過度區(qū)的對應(yīng)示圖。在本4皮露中，"活動區(qū)，，表示 用于覆蓋(house)活動單元(active cell)的管芯(die)的區(qū)i或， 而"非活動區(qū)"表示不包括任何活動單元的管芯的區(qū)域。非活動區(qū) 包括沿管芯周圍伸展的終止區(qū)、和沿管芯周圍或中部伸展的或沿管 芯周圍和中部伸展的柵-才及滑槽(gate runner )。
在圖2A中，^使用傳統(tǒng)4支術(shù)，在半導(dǎo)體區(qū)202中形成溝槽210， 然后，在溝槽側(cè)壁和底部表面處形成屏蔽電介質(zhì)212(例如，含有 氧化物)并沿鄰近溝槽的臺面(mesa)區(qū)延伸。圖2A至圖2H的 每個圖中的右側(cè)截面圖均沿垂直于右側(cè)截面圖的維度穿過左側(cè)截面圖中溝槽的中心。因此，右側(cè)截面圖示出了在活動區(qū)邊纟彖終止的 左側(cè)截面圖的溝槽。此外，這些截面圖并不按比例確定，且更具體 地，左側(cè)和右側(cè)截面圖中的相同層或區(qū)的物理維度(例如，厚度)
可能看起來不同。例如，在圖2A中，屏蔽電介質(zhì)212在右側(cè)截面 圖中看起來要比左側(cè)更薄。
如圖2A中右側(cè)截面圖所示，屏蔽電介質(zhì)212沿溝槽210的底 部表面伸展，而在活動區(qū)的邊纟彖處，在溝4曹210的上部和外部以及 在硅區(qū)域202上部延伸。在一個實施例中，半導(dǎo)體區(qū)域202包括在 重?fù)诫s的(highly doped ) n-型襯底上放形成的n-型外延(epitaxial ) 層(未示出)，而溝槽202延伸進(jìn)入并終止于外延層中。在另一變 化中，溝槽202穿過外延層延伸并在斗十底中終止。
在圖2B中，沿溝槽210的底部形成屏蔽電極214,且屏蔽電
才及在管芯的非活動區(qū)以如下方式纟皮制成為易受電控制。運用已知才支
術(shù)，首先形成填充溝槽并在臺面區(qū)上延伸的導(dǎo)體材料(例如，含有 一慘雜或不捧雜的多晶硅)，然后，^吏該材料深深凹陷進(jìn)入溝槽210
以形成屏蔽電一及214。
在凹陷導(dǎo)體材料的過程中，掩膜211用于保護(hù)在管芯的非活動 區(qū)中延伸的導(dǎo)體材料的部分。因此，屏蔽電極214在溝槽210中要 比在管芯非活動區(qū)中的臺面表面上更厚，如圖2B中右側(cè)截面圖所 示。此外，以如下方式對掩膜211進(jìn)行應(yīng)用，在活動區(qū)的邊緣處， 屏蔽電極延伸至溝槽210的外部以及非活動區(qū)的臺面表面上方。因 而，溝槽210中的屏蔽電4及214凈皮制成為可以在管芯的非活動區(qū) 中電連4妄。
在圖2C中，運用已知方法，將屏蔽電介質(zhì)212在活動區(qū)中沿 溝槽側(cè)壁以及臺面表面上方完全移除，如右側(cè)截面圖中所示。在一 個實施例中， <吏屏蔽電才及214凹陷，以4吏其頂部表面與屏蔽電介質(zhì)
14層212的頂部表面共面。這就為柵極/內(nèi)電極介電層的隨后形成提供 了平坦的表面。
在圖2D中，運用傳統(tǒng)才支術(shù)形成沿上部溝槽側(cè)壁伸展的4冊4及介 電層216。在一個實施例中，運用傳統(tǒng)的硅的氧化技術(shù)來形成柵極 電介質(zhì)216。這種過程還會導(dǎo)致屏蔽電極214的氧化，因此在柵極 電才及214上方形成才及間介電(inter-electrode dielectric, IED )層。圖 右側(cè)截面圖所示，介電層216沿活動區(qū)和非活動區(qū)中屏蔽電極214 的所有暴露表面延伸。如下文中的進(jìn)一步討論，去除了特別需要用 于形成高質(zhì)量IED的附加處理步驟。
在圖2E中，以如下方式在溝槽210中形成凹陷的4冊極電才及222， 且柵極電極被制成為在非活動區(qū)中可受電控制。運用已知技術(shù)，形 成填充溝槽210并在臺面區(qū)上延伸的第二導(dǎo)電層(例如，含有摻雜 的多晶硅)，然后， -使該第二導(dǎo)電層凹陷進(jìn)入溝槽210以形成4冊才及
電極222。
在凹陷第二導(dǎo)電層的過程中，掩膜219用于保護(hù)在管芯的非活 動區(qū)中延伸的第二導(dǎo)電材料的部分。因此，柵極電極222在溝槽210 中要比在管芯非活動區(qū)中的臺面表面上更厚，如圖2B中右側(cè)截面 圖所示。此外，以如下方式對掩膜219進(jìn)行應(yīng)用，在活動區(qū)的邊緣 處，凹陷的柵極電極222延伸至溝槽210的外部以及非活動區(qū)的臺 面表面上方。因而，溝槽210中的柵極電極222被制成為可以在 管芯的非活動區(qū)中電連接。應(yīng)注意，4奄膜219不在非活動區(qū)域中的 整個屏蔽電極214上方延伸。我們將看到，這會有利于穿過相同接 觸開口而將棚-一及電 一及和屏蔽電極接觸。
在圖2E中，運用4專統(tǒng)的體才直入和馬區(qū)動沖支術(shù)(body implant and drive in techniques )在半導(dǎo)體區(qū)i或202中形成p-型體區(qū)204。然后，
15運用傳統(tǒng)的源極植入技術(shù)在鄰近溝槽210的體區(qū)域216中形成重?fù)?雜的n-型源才及區(qū)208。
在圖2F中，運用已知沖支術(shù)，在本結(jié)構(gòu)上方形成諸如BPSG的 介電層224。在圖2G中，介電層224形成圖案并蝕刻，以在活動 區(qū)中形成源才及/體4妄觸開口 ，之后3艮隨有介電流(dielectric flow )。 如左側(cè)截面圖中所示，形成完全在柵極電極222上方以及部分在源 才及區(qū)208上方延伸的介電頂罩(dome) 225。然后運用傳統(tǒng)的才直入 技術(shù)在暴露的半導(dǎo)體區(qū)域202中形成P-型重體(heavy body)區(qū)域 206。在活動區(qū)中形成接觸開口的相同掩膜/蝕刻處理被用來在非活 動區(qū)的介電層224中形成4妄觸開口 221，以暴露4冊才及電4及222的表 面區(qū)域和側(cè)壁以及屏蔽電極214的表面區(qū)域，如右側(cè)截面圖中所示。
在圖2H中，在該結(jié)構(gòu)上方形成互聯(lián)(interconnect)層(例如， 包含金屬)，然后形成圖案，以形成源極/體互聯(lián)226A和柵極互聯(lián) 226B 。如左側(cè)截面圖中所示，源4及/體互4關(guān)226A與源才及區(qū)208和重 體區(qū)106接觸，但通過使用介電頂罩而與柵極電極222隔離。如右 側(cè)截面圖中所示，4冊才及金屬226B經(jīng)過4妄觸開口 211與屏蔽電才及214 和棚4及電才及222接觸，從而，使兩個電招〃波此短4妄。
因此，與傳統(tǒng)的屏蔽柵極FET (其中，屏蔽電極漂移(例如， 是在電學(xué)上未偏置的)或向源極電勢偏置(例如，地電勢))相反， 在圖2H中示出的FET實施例中，屏蔽電極連接至并偏置至于柵極 電極相同的電勢。在傳統(tǒng)FET中，其中，屏蔽電極漂移或連接至地 電勢，特別需要一種高質(zhì)量的IED來支持屏蔽電極和柵極電極之間 的電勢差。然而，將屏蔽電極和柵極電極電連接在一起就消除了對 高質(zhì)量IED的需要。雖然想柵極電勢偏置，j旦屏蔽電勢仍用作可以
與形成高質(zhì)量IED相關(guān)的處理步驟的同時，獲耳又用于相同截止電壓 的低導(dǎo)通阻抗。理論上，這種結(jié)構(gòu)甚至不需要IED,但I(xiàn)ED會在審計介電形成的過程中自然形成。因此，^吏用簡單的制造工藝可以形 成高性能的晶體管。
柵極電極和屏蔽電極之間的電接觸可以形成在任何非活動區(qū) 中，諸如有柵極滑槽伸展的管芯的終端或邊緣區(qū)域，或管芯的中部，
如圖3所示。圖3是根據(jù)本發(fā)明實施例的屏蔽柵極溝槽FET中的柵 極滑槽部分的等比例圖。上層(例如，柵極互聯(lián)層326B和介電層 324)被削去以顯示下部的結(jié)構(gòu)。如圖所示，在活動區(qū)341中平行 延伸的溝槽310終止于柵極滑槽340的任一側(cè)。
柵極滑槽區(qū)域340在結(jié)構(gòu)上關(guān)于直線3-3對稱，其中每一般均 在結(jié)構(gòu)上類似于圖2H中示出的柵極滑槽(runner)區(qū)域。屏蔽電介 質(zhì)312延伸至該4亍溝沖曹310的外部，并延伸至棚-才及滑沖曹區(qū)i或340的 臺面表面上。同樣，屏蔽電極314、極間電介質(zhì)316和4冊才及電極322 均延伸至該行溝槽310的外部，并延伸至4冊4及滑槽區(qū)域340的臺面 表面上。區(qū)域311表示活動區(qū)341中鄰近溝槽之間的臺面。
接觸開口 321暴露屏蔽電極314的表面區(qū)域，其中柵極互聯(lián)層 326B(例如，包含金屬)與屏蔽電極有電接觸。此外，柵極互聯(lián)層 326B與經(jīng)介電層324暴露的柵極電極322有電接觸。我們期望將 柵極阻抗最小化，以將對溝槽中的單個柵極電極進(jìn)行偏置的延遲最 小化。由于同樣的原因，我們期望將對溝槽中的單個屏蔽電極進(jìn)行 偏置的延遲最小化。因此，可以優(yōu)選柵極滑槽區(qū)域340中的接觸開 口 321的頻率和形狀，并將阻抗最小化，從而將從柵極焊點到每個 柵極電極和屏蔽電極的延遲最小化?？梢酝ㄟ^對柵極滑槽區(qū)域中以 及管芯的終端或邊緣區(qū)域中的接觸點形成柵極電極，來進(jìn)一步減小 偏置屏蔽電極和柵極電極的延遲。
屏蔽和柵極電極可以以根據(jù)本發(fā)明其他實施例的其他方法進(jìn) 行電連接。例如，在IED上放形成柵極電極之前，每個溝槽中的IED
17可以燭刻在特定4立置。在本實施例中，圖2H和3中示出的4妄觸開 口不是必需的，而至每個溝槽中的柵極電極的柵極互聯(lián)接觸點也可 以經(jīng)過IED中的短路而連接至對應(yīng)的屏蔽電極。根據(jù)其他實施例， 可以通過IED中的開口以及通過形成在諸如終端或柵-才及滑槽區(qū)域 的非活動區(qū)域的接觸開口來形成柵極和屏蔽電極接觸點。為了消除 形成高質(zhì)量IED的需要，我們得到了簡化的、更為可控的、用于形 成含改進(jìn)的漏源導(dǎo)通阻抗RDS。n的屏蔽柵極溝槽MOSFET的過程。
本發(fā)明的原理可以應(yīng)用于諸如在專利申請第11/026,276號，題 為"功率半導(dǎo)體器件和制造方法(Power Semiconductor Devices and Methods of Manufacture)"的圖3A、 3B、 4A、 4C、 6-8、 9A-9C、 11、 12、 15、 16、 24以及26A-26C中示出的4壬意屏蔽才冊極FET結(jié) 構(gòu)，該專利的乂^開通過引ii結(jié)合在此。
本發(fā)明做選擇、修改、以及等效替換。本領(lǐng)域技術(shù)人員應(yīng)理解，相 同的技術(shù)可以應(yīng)用至其他類型的超結(jié)結(jié)構(gòu)且可以廣泛用于包含后 面的器件的其他種類的器件。例如，當(dāng)在n-溝道MOSFET的內(nèi)容 中描述本發(fā)明的實施例時，本發(fā)明的原理可以僅通過將多種區(qū)域的 導(dǎo)電類型翻轉(zhuǎn)而應(yīng)用于p-溝道MOSFET。因此，上述i兌明不是為了 限制本發(fā)明的范圍，該范圍有所附權(quán)利要求進(jìn)行限定。
權(quán)利要求
1. 一種場效應(yīng)晶體管(FET)，包括溝槽，延伸進(jìn)入半導(dǎo)體區(qū)域；屏蔽電極，位于所述溝槽下部，所述屏蔽電極通過屏蔽電介質(zhì)而與所述半導(dǎo)體區(qū)域隔離；極間電介質(zhì)(IED)，位于所述屏蔽電極上方；以及柵極電極，位于所述IED上方的所述溝槽上部，所述柵極電極通過柵極電介質(zhì)而與所述半導(dǎo)體區(qū)域隔離，其中，所述屏蔽電極電連接至所述柵極電極。
2. 根據(jù)權(quán)利要求1所述的FET,其中，所述半導(dǎo)體區(qū)域包括第一導(dǎo)電型的漂移區(qū)；第二導(dǎo)電型的體區(qū)域，延伸至所述漂移區(qū)上方；第 一導(dǎo)電型的源極區(qū)，位于鄰近所述溝槽的體區(qū)域中。
3. 根據(jù)權(quán)利要求2所述的FET,其中，所述柵極電極凹陷進(jìn)入所 述半導(dǎo)體區(qū)域的頂部表面的下方，所述FET進(jìn)一步包括互聯(lián)層，使所述源極區(qū)與所述體區(qū)域接觸；以及介電材fl",位于所述4冊才及電才及上方，用于<吏所述4冊纟及電 極與所述互聯(lián)層彼此隔離。
4. 根據(jù)權(quán)利要求2所述的FET，進(jìn)一步包括所述第一導(dǎo)電型的襯 底，所述漂移區(qū)在所述襯底上方延伸，其中，所述溝道經(jīng)由所 述體區(qū)域延伸并終止于所述漂移區(qū)中。
5. 根據(jù)權(quán)利要求2所述的FET，進(jìn)一步包括所述第一導(dǎo)電型的襯 底，所述漂移區(qū)在所述襯底上方延伸，其中，所述溝道經(jīng)由所 述體區(qū)域和所述漂移區(qū)延伸并終止于所述襯底中。
6. 根據(jù)權(quán)利要求1所述的FET,進(jìn)一步包括活動區(qū)，其中形成 有所述溝槽；以及非活動區(qū)，所述屏蔽電極和所述柵極電極延 伸至所述溝槽外且延伸進(jìn)入所述非活動區(qū)，在所述非活動區(qū) 中，所述屏蔽電才及和所述柵才及電4及通過4冊才及互聯(lián)層而電連4妻在 一起。
7. 根據(jù)權(quán)利要求6所述的FET，其中，所述屏蔽電極與所述柵極 電極之間的電連接是經(jīng)由形成于所述非活動區(qū)的柵極滑槽區(qū) 中的周期性4妄觸開口而進(jìn)4亍的。
8. 根據(jù)權(quán)利要求6所述的FET，其中，所述屏蔽電才及通過經(jīng)由所 述溝槽中IED的附加連接而電連接至所述柵極電才及。
9. 根據(jù)權(quán)利要求1所述的FET，其中，所述柵極電極經(jīng)由所述溝 槽內(nèi)IED中的至少一個開口而電連4妄至所述屏蔽電才及。
10. 根據(jù)權(quán)利要求1所述FET，還包括活動區(qū)，其中形成有所述 溝槽；以及非活動區(qū)，其包括沿容納所述FET的管芯的周圍 延伸的終止區(qū)，所述屏蔽電極和所述柵-極電極延伸至所述溝槽 外且延伸進(jìn)入所述終止區(qū)，其中，所述屏蔽電才及和所述柵極電 極通過柵極互聯(lián)層而電連接在一起。
11. 根據(jù)權(quán)利要求10所述FET，其中，所述屏蔽電極和所述柵極 電才及之間的電連4妄是經(jīng)由所述終止區(qū)中的 一個或多個4妻觸開 口而進(jìn)4亍的。
12. —種半導(dǎo)體管芯中的場效應(yīng)晶體管(FET),包括活動區(qū)，容納(請?zhí)鎿Q)活動單元； 非活動區(qū)，其中具有非活動單元； 第一導(dǎo)電型的漂移區(qū)；第二導(dǎo)電型的體區(qū)域，位于所述漂移區(qū)上方；以及多個溝槽，延伸通過所述體區(qū)域并進(jìn)入所述漂移區(qū)，每 個溝槽包括屏蔽電極和柵極電極，所述屏蔽電極配置于所述柵 極電極下方；其中，所述屏蔽電極和所述柵極電極延伸至每個溝槽外 且延伸進(jìn)入所述非活動區(qū)，在所述非活動區(qū)中，所述屏蔽電極 和所述4冊4及電極通過才冊極互聯(lián)層而電連4妄在 一起。
13. 根據(jù)權(quán)利要求12所述FET,其中，所述半導(dǎo)體區(qū)域包括所述第 一導(dǎo)電型的源極區(qū)，位于鄰近所述溝槽的體區(qū)域 中，以及所述第二導(dǎo)電型的重體區(qū)域，位于鄰近所述源極區(qū)域的 體區(qū)域中。
14. 根據(jù)權(quán)利要求13所述FET,其中，所述柵極電極在所述溝槽 中凹陷以^氐于所述源4及區(qū)i或的頂部表面，所述FET進(jìn)一步包 括互聯(lián)層，使所述源極區(qū)與所述重體區(qū)域接觸；以及介電材津+, 4立于所述棚4及電4及上方，用于^f吏所述4冊一及電 才及與所述互耳關(guān)層4皮此隔離。
15. 根據(jù)權(quán)利要求12所述FET，進(jìn)一步包括所述第一導(dǎo)電型的襯 底，所述漂移區(qū)延伸至所述坤于底上方，其中，所述溝道延伸通 過所述體區(qū)i或并終止于所述漂移區(qū)中。
16. 根據(jù)權(quán)利要求12所述的FET，進(jìn)一步包括所述第一導(dǎo)電型的 襯底，所述漂移區(qū)在所述襯底上方延伸，其中，所述溝道經(jīng)所 述體區(qū)域和所述漂移區(qū)延伸并終止于所述襯底中。
17. 根據(jù)權(quán)利要求12所述的FET,進(jìn)一步包括極間電介質(zhì)，位于 每個溝槽中的所述屏蔽電極和所述柵極電極之間，其中，所述 屏蔽電極通過經(jīng)由所述極間電介質(zhì)的附加連接而電連接至所 述柵極電極。
18. 根據(jù)權(quán)利要求12所述的FET，其中，所述非活動區(qū)包括柵極 滑槽區(qū)域，所述柵極滑槽區(qū)域延伸通過所述管芯的中部，所述 屏蔽電極和所述柵極電極延伸至所述溝槽外且延伸進(jìn)入所述 柵極滑槽區(qū)域，其中，所述屏蔽電極和所述柵極電極通過所述 沖冊才及互聯(lián)層而電連4妄在一起。
19. 根據(jù)權(quán)利要求12所述的FET，其中，所述非活動區(qū)包括終止 區(qū)，所述終止區(qū)沿所述管芯的周圍延伸，所述屏蔽電極和所述述屏蔽電極和所述棚-4及電極通過所述柵4及互耳關(guān)層而電連4妾在 —起。
20. —種場效應(yīng)晶體管(FET)，包括延伸進(jìn)入半導(dǎo)體區(qū)域的多個 溝槽，每個溝槽均具有柵極電才及和屏蔽電才及，所述4冊才及電才及和 所述屏蔽電極之間含有極間電介質(zhì)，其中，所述屏蔽電極和所 述4冊才及電極電連接在 一起。
21. —種形成場效應(yīng)晶體管(FET)的方法，包括在半導(dǎo)體區(qū)域中形成溝槽；形成襯附于所述溝槽的下部側(cè)壁和底部表面的屏蔽介電層；在所述溝槽的下部形成屏蔽電極； 沿上部溝槽側(cè)壁和所述屏蔽電極上方形成介電層； 在所述屏蔽電極上方的溝槽中形成柵極電極；以及 形成用于連接所述柵極電極和所述屏蔽電極的互聯(lián)層。
22. 根據(jù)權(quán)利要求21所述的方法，其中，形成所述屏蔽電極和所 述柵極電極，以使所述屏蔽電4及和所述4冊極電極延伸至所述溝 槽外部以及臺面區(qū)^^的上方，所述方法進(jìn)一步包4舌在所述柵極電極中形成多個接觸開口 ，以^更經(jīng)由所述接 觸開口暴露所述屏蔽電極的表面區(qū)域，其中，所述互聯(lián)層填充 所述接觸開口 ，從而〗吏所述屏蔽電極和所述柵極電極彼此電連接。
23. 根據(jù)權(quán)利要求22所述的方法，其中，所述臺面區(qū)域是用于覆 蓋所述FET的管芯的非活動區(qū)域。
24. 沖艮據(jù)權(quán)利要求21所述的方法，其中，所述介電層由硅的氧化 物形成。
25. 根據(jù)權(quán)利要求21所述的方法，其中，所述半導(dǎo)體區(qū)域包括位 于所述第一導(dǎo)電型的襯底上方的第一導(dǎo)電型的外延層，所述方 法進(jìn)一步包4舌在所述外延層中形成第二導(dǎo)電型的體區(qū)域；在鄰近所述溝槽的體區(qū)域中形成所述第 一導(dǎo)電型的源極區(qū)；以及在鄰近所述源才及區(qū)的體區(qū)i或中形成所述第二導(dǎo)電型的重 體區(qū)域。
26. 根據(jù)權(quán)利要求21所述的方法，還包括，在形成所述柵極電極 之前，在延伸至所述屏蔽電極上方的介電層的部分中形成一個 或多個開口，從而一旦在所述溝槽中形成所述柵才及電極，所述 才冊才及電一及就經(jīng)由所述一個或多個開口而與所述屏蔽電才及電4妾 觸。
27. —種在半導(dǎo)體管芯中形成場效應(yīng)晶體管(FET)的方法，所述 管芯包4舌活動區(qū)和非活動區(qū)，所述方法包4舌以下步艱《在所述管芯的活動區(qū)中形成多個溝槽，所述多個溝槽延 伸進(jìn)入半導(dǎo)體區(qū)域；在所述管芯的非活動區(qū)中形成第一多晶硅層，用于填充 每個溝槽并延伸至臺面區(qū)域的上方；使所述第一多晶硅層凹陷進(jìn)入每個溝槽，以便在每個溝 槽的底部形成屏蔽電極，每個溝槽中的屏蔽電極保持與所述第 一多晶硅層的延伸進(jìn)入所述臺面區(qū)域的部分的連續(xù)性；由硅的氧化物形成介電層，以使所述介電層位于(i)每 個溝槽的暴露的上部側(cè)壁，(ii)每個屏蔽電才及的上表面，以 及(iii )所述第 一多晶硅層的位于所述臺面區(qū)域中的表面區(qū)域；在所述臺面區(qū)域中形成第二多晶硅層，用于填充每個溝 槽并延伸至所述介電層上方；使所述第二多晶硅層凹陷進(jìn)入每個溝槽，以便在每個溝 槽的上部中形成柵極電極，每個溝槽中的柵極電極保持與所述 第二多晶硅層的延伸進(jìn)入所述臺面區(qū)域的部分的連續(xù)性；在延伸進(jìn)入所述臺面區(qū)域的第二多晶硅層和介電層的部 分中形成一個或多個4妾觸開口 ，以^更經(jīng)由所述4妄觸開口暴露所述第一多晶石圭層的表面區(qū)域；以及形成棚4及互耳關(guān)層，用于填充所述一個或多個4妻觸開口 ， 從而使所述第一多晶石圭層和所述第二多晶石圭層電4妄觸在一起。
28. 根據(jù)權(quán)利要求27所述的方法，進(jìn)一步包括在形成所述第一多晶硅層之前，形成屏蔽介電層，所述 屏蔽介電層^立于每個溝槽的側(cè)壁和底部并延伸至所述臺面區(qū) i或上方；以及在使所述第一多晶硅層凹陷進(jìn)入每個溝槽之后，使所述 屏蔽介電層凹陷至每個溝槽中，以^f更暴露每個溝槽的上部側(cè) 壁。
29. 根據(jù)權(quán)利要求27所述的方法，其中，所述半導(dǎo)體區(qū)域包括第 一導(dǎo)電型的外延層，所述外延層位于所述第 一導(dǎo)電型的襯底上 方，所述方法進(jìn)一步包括在所述外延層中形成第二導(dǎo)電型的體區(qū)域；在鄰近每個溝槽的體區(qū)域中形成所述第 一 導(dǎo)電型的源 區(qū)；以及在鄰近所述源4及區(qū)的體區(qū)域中形成所述第二導(dǎo)電型的重 體區(qū)域。
30. —種形成場效應(yīng)晶體管(FET)的方法，包括形成多個溝槽，所述溝槽延伸進(jìn)入半導(dǎo)體區(qū)域； 在每個溝槽的底部形成屏蔽電極；在所述屏蔽電極上方的每個溝槽上部形成柵極電極；以及形成斥冊才及互耳關(guān)層，用于爿奪所述屏蔽電才及和所述4冊才及電招_ 電連4妾。
全文摘要
一種場效應(yīng)晶體管(FET)包括延伸進(jìn)入半導(dǎo)體區(qū)域的多個溝槽。每個溝槽包括柵極電極和屏蔽電極，其間含有極間電介質(zhì)，其中，屏蔽電極和柵極電極電連接在一起。
文檔編號H01L29/76GK101473443SQ200780023013
公開日2009年7月1日 申請日期2007年5月21日 優(yōu)先權(quán)日2006年6月19日
發(fā)明者保爾·托魯普, 克里斯多佛·博古斯洛·科庫, 內(nèi)森·克拉夫特 申請人:飛兆半導(dǎo)體公司