專利名稱：制造微電子元件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造微電子元件的方法。
技術(shù)背景在半導(dǎo)體技術(shù)中，在應(yīng)用上，半導(dǎo)體基板可以與另一基板連接，例如， 背面感光圖像元件或微電子機(jī)械系統(tǒng)的制造方法。具有第二連接的基板可以 使半導(dǎo)體基板的工藝變得更容易，但是也會產(chǎn)生額外的困難。例如，當(dāng)使用 第二連接的基板時，由于連接質(zhì)量(例如氣泡和剝落等問題)的關(guān)系，研磨 工藝通常無法達(dá)到預(yù)期的表面平坦度。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種制造微電子元件的方法。本發(fā)明一實施例提供一種制造微電子元件的方法，包括形成頂部金屬 層于第一基板上，其中該頂部金屬層包括多個內(nèi)連線特征以及第一虛設(shè)特 征；形成第一介電層于該頂部金屬層上方；通過光致抗蝕劑曝光形成圖案并 蝕刻在目標(biāo)區(qū)域內(nèi)的第一介電層，其中該目標(biāo)區(qū)域大體上垂直地對準(zhǔn)該頂部 金屬層的所述多個內(nèi)連線特征與該第一虛設(shè)特征；對該經(jīng)蝕刻的第一介電層 進(jìn)行化學(xué)機(jī)械研磨工藝；以及在進(jìn)行該化學(xué)機(jī)械研磨工藝之后，將該第一基 板與第二基板結(jié)合。如上所述的制造微電子元件的方法，其中該第一虛設(shè)特征置于開口區(qū)域 上，其中該開口區(qū)域選自由元件區(qū)域、注記線區(qū)域、框架區(qū)域、及其組合所 組成的群組。如上所述的制造微電子元件的方法，還包括形成位于該第一基板內(nèi)的第 二虛設(shè)特征。如上所述的制造微電子元件的方法，其中形成該第二虛設(shè)特征的步驟包 括形成一個結(jié)構(gòu)，其中該結(jié)構(gòu)選自由虛設(shè)柵極、虛設(shè)金屬特征、虛設(shè)隔離區(qū)、虛設(shè)元件、及其組合所組成的群組。如上所述的制造微電子元件的方法，還包括在該第一基板內(nèi)形成多個 金屬氧化硅晶體管；以及形成具有一結(jié)構(gòu)的該第二基板，其中該結(jié)構(gòu)選自由 機(jī)械支撐結(jié)構(gòu)、微電子機(jī)械系統(tǒng)元件、生物傳感器、及其組合所組成的群組。如上所述的制造微電子元件的方法，還包括在具有多個開口的該第一 介電層上方形成圖案化光致抗蝕劑層以蝕刻暴露位于該目標(biāo)區(qū)域內(nèi)的該第 一介電層。如上所述的制造微電子元件的方法，還包括在該第一介電層上方形成 第二介電層，其中該第二介電層異于該第一介電層；以及對該第二介電層預(yù) 先進(jìn)行化學(xué)機(jī)械研磨工藝，因此移除該目標(biāo)區(qū)域內(nèi)的該第二介電層并且暴露 該目標(biāo)區(qū)域內(nèi)的該第一介電層。本發(fā)明另一實施例提供一種制造微電子元件的方法，包括形成第一圖 案化層于第一基板上，其中該第一圖案化層具有多個特征；形成第一材料層 于該第一圖案化層上；通過自我對準(zhǔn)反向蝕刻法以蝕刻目標(biāo)區(qū)域內(nèi)的該第一 材料層，其中該目標(biāo)區(qū)域大體上垂直地對準(zhǔn)該第一圖案化層的所述多個特 征；在經(jīng)蝕刻的該第一材料層上進(jìn)行化學(xué)機(jī)械研磨工藝；以及在進(jìn)行該化學(xué) 機(jī)械研磨工藝之后，將該第一基板與第二基板連接。如上所述的制造微電子元件的方法，還包括形成掩模于該第一材料層 上方以在蝕刻該第一材料層之前暴露該目標(biāo)區(qū)域內(nèi)的該第一材料層。如上所述的制造微電子元件的方法，其中形成該掩模的方法包括形成 圖案化光致抗蝕劑層于該第一材料層上，該圖案化光致抗蝕劑層具有多個開 口，其中所述開口暴露該目標(biāo)區(qū)域內(nèi)的該第一材料層。如上所述的制造微電子元件的方法，其中形成該掩模的方法包括順著 該第一材料層的輪廓而在上方形成第二材料層，其中該第二材料層異于該第 一材料層；以及對該第二材料層預(yù)先進(jìn)行化學(xué)機(jī)械研磨工藝，因此移除位于 該目標(biāo)區(qū)域內(nèi)的該第二材料層并暴露位于該目標(biāo)區(qū)域內(nèi)的該第一材料層。如上所述的制造微電子元件的方法，其中形成該第二材料層的方法包括 通過等離子體增強(qiáng)型化學(xué)氣相沉積法而形成氮化硅層或氮氧化硅等介電材 料。如上所述的制造微電子元件的方法，其中該第一材料層包括通過高密度等離子體化學(xué)氣相沉積法形成的氧化硅。如上所述的制造微電子元件的方法，其中所述多個特征包括頂部金屬特征。如上所述的制造微電子元件的方法，還包括在進(jìn)行該化學(xué)機(jī)械研磨工 藝后且于該連接步驟之前形成保護(hù)層于該第一基板上，其中該保護(hù)層的材料 選自由氮化硅、氧化硅、氮氧化硅及其組合所組成的群組。因此，本發(fā)明提出的制造微電子元件的方法可提升化學(xué)機(jī)械研磨工藝性 能、整個基板表面平坦度以及晶片連接質(zhì)量。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉 出優(yōu)選實施例，并配合所附附圖，作詳細(xì)說明如下圖1為一個實施例的用于形成集成電路的方法的流程圖。圖2至圖8為通過圖1的方法而在各種工藝階段制作的集成電路的剖面圖。圖9為另一實施例的用于形成集成電路的方法的流程圖。 圖10至圖17為通過圖9的方法而在各種工藝階段制作的集成電路的剖 面圖。圖18為一個實施例中根據(jù)本說明書所構(gòu)成的集成電路的剖面圖。圖19為一個實施例中根據(jù)本說明書所構(gòu)成的具有各種虛設(shè)特征的集成電路的上視圖。并且，上述附圖中的各附圖標(biāo)記說明如下100方法102步驟104步驟106步驟108步驟110步驟112步驟114步驟200集成電路205晶片210基板220a大尺寸的隔離特征220b小尺寸的隔離特征220c大尺寸致密特征220d大尺寸致密特征220e大尺寸致密特征230介電層240光致抗蝕劑層260第二基板300方法302步驟304步驟306步驟308步驟310步驟312步驟314步驟316步驟400集成電路410第一晶片420第二介電層430輔助層440館一曰 鄰—日曰斤700集成電路710第一芯片712第一基板714圖像元件716隔離特征718彩色濾光片719微鏡頭720多層內(nèi)連線結(jié)構(gòu)722接觸洞724第一層金屬線726介層窗728金屬線730頂部金屬線732虛設(shè)金屬特征734頂部虛設(shè)金屬特征740虛設(shè)導(dǎo)電特征750第二芯片具體實施方式
圖1為一個實施例的用于形成集成電路的方法的流程圖。圖2至圖8為 通過圖1的方法而在各種工藝階段制作的集成電路的剖面圖。請參考圖1至 圖8，方法100與集成電路200如下所述。請注意，在方法100前后可以增 加額外的步驟。且在其它實施例中， 一些下述的步驟可以被取代或省略。首先，在步驟102中提供第一晶片200。第一晶片200包含第一基板210。 此基板210包含硅。另外，此基板210也可以包含鍺等半導(dǎo)體元素。此基板 210也可以包含碳化硅、砷化鎵、砷化銦以及磷化銦等半導(dǎo)體化合物。此基 板210也可以包含硅鍺、硅鍺碳化物、鍺砷磷化物以及鍺銦磷化物。此基板210也可以包含磊晶層。例如，此基板也可以具有覆蓋一塊半導(dǎo)體的磊晶層。 而且此基板210可以包含SOI結(jié)構(gòu)。例如，此基板可以包含深埋氧化層，其 中此深埋氧化層通過所謂的以摻雜的氧而分離的工藝所形成。此基板210可 以包含各種p型摻雜區(qū)以及/或n型摻雜區(qū)，其中上述摻雜區(qū)例如通過離子布 植及/或擴(kuò)散工藝所注入。此些在基板210的摻雜區(qū)域可以提供各種功能元件 或特征，例如金氧硅晶體管、圖像傳感器、以及其組合。此基板210可以包 含用于分隔形成在210上的各種元件而放置的隔離特征。此基板210可以進(jìn) 一步至少部分地包含多個圖案化介電層以及圖案化導(dǎo)體層，其中上述圖案化 的介電層與導(dǎo)體層結(jié)合形成用于連接各種p型與n型摻雜區(qū)域的內(nèi)連線以及 其它功能特征。例如，此基板210可以包含部分的多層內(nèi)連線結(jié)構(gòu)以及置于 多層內(nèi)連線結(jié)構(gòu)的層間介電層。在一個實施例中，基板210可以另外包含各種虛設(shè)特征，其中所述虛設(shè) 特征用于提升化學(xué)機(jī)械研磨工藝性能、整個基板表面平坦度以及晶片連接質(zhì) 量。此些各種虛設(shè)特征可以包含虛設(shè)柵極、虛設(shè)隔離特征、虛設(shè)金屬線、虛 設(shè)金屬栓塞及/或虛設(shè)元件(例如，虛設(shè)晶體管)。這些虛設(shè)特征可以置于基 板210內(nèi)的各種開口區(qū)域。例如，虛設(shè)特征可以置于元件區(qū)域(IC晶粒)， 以統(tǒng)一圖案密度。虛設(shè)特征可以另外或額外地置于注記線區(qū)域及/或框架區(qū) 域，且可以和測試圖案、監(jiān)測圖案、在線測量圖案及/或晶片等級信賴性測試 圖案結(jié)合，以達(dá)到圖案密度均一化。虛設(shè)金屬圖案可以置于各種金屬層且具 有適當(dāng)尺寸，以根據(jù)其它工藝與性能考慮(包含機(jī)械應(yīng)力與電性耦合)。這 些虛設(shè)特征與相關(guān)的IC特征同時形成。例如，虛設(shè)金屬特征可以形成具有 功能性內(nèi)連線特征。在步驟102中，頂部導(dǎo)電層形成于基板210上且圖案化層具有多個頂部 導(dǎo)電特征220。例如，這些頂部導(dǎo)電特征包含大尺寸的隔離特征220a、小尺 寸的隔離特征220b、大尺寸致密特征220c、 220d與220e。這些頂部導(dǎo)電特 征220可以包含鋁、鋁/硅/銅合金、鈦、碳化鈦、鎢、或使用于傳統(tǒng)金屬工 藝或銅鑲嵌工藝的技術(shù)節(jié)點(diǎn)的組合。頂部導(dǎo)電層的厚度例如介于約1000埃 至15000埃之間。在一個實施例中，頂部導(dǎo)電層的厚度約8000埃。頂部導(dǎo) 電層可以通過濺鍍法、化學(xué)氣相沉積法、或其組合所沉積?？梢允褂冒?刻與蝕刻等其它工藝以將導(dǎo)電材料圖案化而形成多個頂部導(dǎo)電特征220。頂部導(dǎo)電特征可以另外或額外地包含其它置于基板210上且被圖案化的材料。 在一個實施例中，在頂部導(dǎo)電特征形成時， 一個或多個虛設(shè)導(dǎo)電特征形成于基板210上。此虛設(shè)導(dǎo)電特征可以放置于基板210內(nèi)的各個開口區(qū)域， 以維持圖案密度均一性。例如，此虛設(shè)導(dǎo)電特征可以放置于元件區(qū)域。此虛 設(shè)導(dǎo)電特征也可以放置于注記線區(qū)域及/或框架區(qū)域，而且可以進(jìn)一步包括測 試圖案、監(jiān)測圖案、在線測量圖案及/或晶片等級信賴性測試圖案。此虛設(shè)導(dǎo) 電特征被加于形成有頂部導(dǎo)電圖案。因此，所形成的頂部虛設(shè)導(dǎo)電特征可以 提升化學(xué)機(jī)械研磨工藝性能、基板表面平坦性、及晶片接合質(zhì)量(當(dāng)晶片205 與其它晶片接合時)。請參考圖1與圖3，在方法100的步驟104中，形成介電層230并覆蓋 圖案化的頂部導(dǎo)電特征與頂部虛設(shè)導(dǎo)電特征。所形成的介電層具有輪廓，且 該輪廓至少部分順應(yīng)該圖案化的頂部導(dǎo)電層的輪廓，而導(dǎo)致崎嶇不平的表 面。例如，介電層230可以包含位于該圖案化的頂部導(dǎo)電層的開口內(nèi)的凹陷 區(qū)域，并且形成覆蓋上述頂部導(dǎo)電特征及/或上述虛設(shè)導(dǎo)電特征的凸起區(qū)域。在一個實施例中，介電層230包含氧化硅。在另外一個實施例中，介電 層230可以包含氮化硅、氮氧化硅、低介電常數(shù)材料、其組合物、或具有氧 化硅的組合物。介電層230的厚度可以介于5000埃至30000埃之間，以完 全地填滿上述圖案化的頂部導(dǎo)電層的開口，并且覆蓋上述圖案化的頂部導(dǎo)電 特征。在一個實施例中，此介電層的厚度大約16000埃。形成上述介電層230的方法可以使用化學(xué)氣相沉積法或旋轉(zhuǎn)涂布法。在 一個實施例中，使用高密度等離子體化學(xué)氣相沉積法而形成氧化硅介電層。參考圖1與圖4，在方法100的步驟106中，在介電層230上涂布光致 抗蝕劑層240并圖案化該光致抗蝕劑層240，以使該圖案化的光致抗蝕劑層 240的開口大體上暴露目標(biāo)區(qū)域內(nèi)的介電層230，其中此目標(biāo)區(qū)域?qū)?zhǔn)多個 導(dǎo)電特征。在其它實施例中形成具有開口的圖案化的光致抗蝕劑層240，其 中此開口暴露位于目標(biāo)區(qū)域內(nèi)的介電層230,其中此目標(biāo)區(qū)域大體上對準(zhǔn)多 個頂部導(dǎo)電特征與頂部虛設(shè)導(dǎo)電特征。在一個實施例中，可以使用旋轉(zhuǎn)涂布 法而將光致抗蝕劑層涂布于介電層230上，并且通過包含使用輻射束的光刻 工藝而進(jìn)行圖案化。上述輻射束可以是光子束。例如用于半導(dǎo)體晶片上的光 致抗蝕劑層可以通過具有預(yù)定圖案的掩模而在UV光下曝光。曝光工藝可以使用步進(jìn)機(jī)并通過逐步與反復(fù)法或使用掃描機(jī)并利用逐步與掃描法。用于形 成圖案化光致抗蝕劑層的光刻工藝可以包括光致抗蝕劑涂布、軟烤、掩模對 準(zhǔn)、曝光圖案、曝光后烘烤、顯影、以及硬烤。上述光刻工藝可以通過其它 方法完成或重復(fù)，例如是無掩模式光刻工藝、電子光束曝光工藝、離子束曝 光工藝以及分子刻印法。請參考圖1與圖5，在方法100的步驟108中，蝕刻在圖案化光致抗蝕 劑層240的開口內(nèi)露出的介電層230，以至于在目標(biāo)區(qū)域內(nèi)的介電層大致上 凹蝕至與凹陷區(qū)域內(nèi)的介電層切齊。例如，由于8000埃厚的頂部導(dǎo)電層與 16000埃厚的介電層的緣故，蝕刻工藝大致上將目標(biāo)區(qū)域內(nèi)的介電層減少了 約7000 9000埃的厚度。蝕刻工藝包括濕蝕刻及/或干蝕刻。濕蝕刻可以是 等向性蝕刻法。例如，可以使用BHF溶液以蝕刻由二氧化硅組成的介電層 230。另外，干蝕刻工藝可以在氣相中進(jìn)行，并借助化學(xué)蝕刻效應(yīng)、物理離 子研磨(milling)、以及/或其組合。在各種實施例中，等離子體干蝕刻法可 以使用部分離子化氣體，包括氟、氯、氧、氫及/或CF3自由基。可以對圖 案化光致抗蝕劑圖案240進(jìn)行蝕刻工藝或者灰化工藝。因為介電層230通過 通過光致抗蝕劑圖案而選擇性地蝕刻，其中此光致抗蝕劑圖案與下方頂部導(dǎo) 電特征(220a、 220c、 220d與220e )以及虛設(shè)導(dǎo)電特征的圖案相反，所以 介電層230的輪廓大致上被減少，因而提出下述的研磨工藝。此基板表面因 此得以改善而晶片接合時具有更好的黏著性與效果。對于介電層230來說， 可以進(jìn)一步形成一層由相同材料所組成的額外的介電層(圖未顯示)于介電 層230上。在一個實施例中，可以通過一種與形成介電層230相似的方法而 將額外的氧化硅層涂布于介電層230之上。參考圖1與圖6，在方法100的步驟110中，對介電層230進(jìn)行例如化 學(xué)機(jī)械研磨法的研磨工藝，以研磨且進(jìn)一步減少其厚度。例如，由于8000 埃厚的頂部導(dǎo)電層與16000埃厚的介電層的緣故，化學(xué)機(jī)械研磨工藝可以大 致上進(jìn)一步降低至目標(biāo)區(qū)域內(nèi)的介電層230約6000至2500埃的厚度。在一個實施例中，化學(xué)機(jī)械研磨工藝需通過將基板置于載具上且該基板 晶片表面朝下而進(jìn)行。接著，將此載具壓在一個移動的平板上，其中該平板 含有研磨襯墊。此載具本身處于轉(zhuǎn)動狀態(tài)。將含有顆粒的等離子體滴在平臺 上，而離心力將等離子體布滿整個襯墊。機(jī)械效應(yīng)以及化學(xué)反應(yīng)的組合使得材料從基板的表面移除。其它例如回蝕刻等工藝可以另外或一起使用而達(dá)到 研磨及移除效果。參考圖1與圖7，在方法100的步驟112中，可以選擇在介電層230上 形成保護(hù)層250 。此補(bǔ)償層250也包括介電材料且其厚度可以介于IOOO至 5000埃之間。例如，此保護(hù)層具有2000埃的厚度。在一個實施例中，使用 氮化硅并采用化學(xué)氣相沉積等方法而形成保護(hù)層250。在另一個實施例中， 使用等離子體加強(qiáng)型化學(xué)氣相沉積法而形成此保護(hù)氮化硅層?？梢詫Υ吮Ｗo(hù) 層250進(jìn)行第二化學(xué)機(jī)械研磨工藝而進(jìn)一步研磨以提升晶片250的平坦度。參考圖1與圖8，在方法100的步驟114中，通過分子力并使用第一晶 片的前表面(經(jīng)研磨的一側(cè))而將第二基板260連接至第一晶片205。例如， 使第一晶片與第二晶片接觸。使兩晶片通過范德華力而局部地相吸并連接在 一起。晶片接合的質(zhì)量取決于兩個表面局部接觸的緊密程度，因此取決于晶 片的平坦度。因為第一晶片包含各種元件、圖案化特征以及多層內(nèi)連線特征， 尤其是頂部金屬特征，所以導(dǎo)致凹凸表面，局部地降低兩晶片間的完整接觸， 并導(dǎo)致氣泡及/或剝落等問題。本發(fā)明的方法有效地提升晶片平坦度且增進(jìn)晶 片接合質(zhì)量。在一個實施例中，第二晶片260可能是一個載體晶片，用以支撐并保護(hù) 第一晶片。例如，假如第一晶片包含背面感光的圖像元件，則載體晶片被連 接至第一晶片的前表面。接著，在載體晶片的支撐下，第一晶片205被從背 后削減厚度。彩色濾光片、微鏡頭以及其它圖像特征可以形成在第一晶片205 的背面。在其它實施例中，第二晶片260設(shè)計成用以形成微電子機(jī)械系統(tǒng)元件。 例如，第二晶片設(shè)計成形成多個微小鏡片，其中這些微小鏡片應(yīng)用在顯示器 光學(xué)開關(guān)以及無掩模式曝光工藝。第二晶片連接至第一晶片的前表面。在晶 片接合工藝之后，接著刨除第二晶片的自由表面。其它后續(xù)的工藝可以包括 在第二晶片的自由表面沉積鋁，并且蝕刻第二晶片以形成多個微小鏡片。第 一晶片可以包括各種MOS晶體管以及形成用于驅(qū)動并控制多個微小鏡片的 集成電路。在另一個實施例中，第二晶片可以包含多個生物傳感器。第一晶 片包括MOS晶體管以及用于控制測量與收集數(shù)據(jù)的驅(qū)動電路。在上述方法100的另一個實施例中，第一晶片可以使用下述的自我對準(zhǔn)反向蝕刻法而制造。圖9是用于形成集成電路的方法300的一個實施例。圖 10至圖17為一個實施例的使用方法300而制造且位于各種制造階段的集成 電路400的剖面圖。利用圖10至圖17而說明方法300以及集成電路400。參考圖9與圖10，方法300由步驟302開始，并在步驟302中提供具有 第一基板210的第一晶片410?；?10包含硅或其它半導(dǎo)體材料，大體上 相似于圖2所示的集成電路100的基板210。相似地，基板210可以包括磊 晶層、SOI層、各種隔離特征、及/或各種p型摻雜區(qū)域、及/或n型摻雜區(qū) 域。位于基板210的上述摻雜區(qū)域可以提供各種功能性元件或特征，例如金 氧化硅晶體管、圖像傳感器及其組合?；?10可以進(jìn)一步包括多個圖案化 介電層與圖案化導(dǎo)電層，而多個圖案化介電層與圖案化導(dǎo)電層結(jié)合成內(nèi)連線 以連接各種p型、n型摻雜區(qū)域與其它功能性特征。在一個實施例中，基板 210可以包括多層內(nèi)連線結(jié)構(gòu)以及置于多層內(nèi)連線結(jié)構(gòu)的層間介電層。在一個實施例中，基板210可以額外包括各種虛設(shè)特征以提升化學(xué)機(jī)械 研磨性能、整個基板表面平坦度、與晶片接合質(zhì)量。各種虛設(shè)特征可以是虛 設(shè)柵極、虛設(shè)隔離特征、虛設(shè)金屬線、虛設(shè)金屬插塞、及/或例如虛設(shè)晶體管 等虛設(shè)元件。相似地，各種虛設(shè)特征可以置于基板210內(nèi)的各種開口中。例 如，虛設(shè)特征置于元件區(qū)域、及/或注記線區(qū)域、框架區(qū)域，且也可以合并各 種測試、測量與監(jiān)視圖案以求取圖案密度的均一性。虛設(shè)金屬圖案也可以設(shè) 置于各種金屬層內(nèi)，且具有適當(dāng)大小，以根據(jù)其它工藝與性能考慮(包括機(jī) 械應(yīng)力與電性耦合)。各種虛設(shè)特征與相關(guān)IC特征同時形成。例如，虛設(shè)金 屬特征可以形成具有功能性內(nèi)連線特征。在步驟302中，在基板210上形成頂部導(dǎo)電層，并圖案化成具有多個頂 部導(dǎo)電特征。在一個實施例中，頂部導(dǎo)電特征包括大尺寸隔離特征220a、小 尺寸隔離特征220b、與大尺寸隔離特征220c、 220e、 220d。例如，頂部導(dǎo) 電特征220可以包含鋁、鋁/硅/銅合金、鈦、氮化鈦、鎢、或其組合。頂部 導(dǎo)電層可以通過濺鍍法、化學(xué)氣相沉積法或/及組合而沉積。在基板210上， 頂部導(dǎo)電特征220也可以包括其它經(jīng)圖案化的適當(dāng)材料。在一個實施例中，各種頂部虛設(shè)導(dǎo)電特征與頂部導(dǎo)電特征一起形成于基 板210上。此虛設(shè)導(dǎo)電特征可以置于基板210的各種開口內(nèi)以使圖案密度均 一化，包括元件區(qū)域、及/或注記線區(qū)域、框架區(qū)域，且也可以合并各種測試、測量與監(jiān)視圖案。參考9圖與圖11，方法300進(jìn)行至步驟304，其中第一介電層230形成 于圖案化頂部導(dǎo)電特征220上方。在一個實施例中，第一介電層230包括氧 化硅。另外，第一介電層230也可以包括氮化硅、氮氧化硅、低介電常數(shù)材 料、其組合等其它適當(dāng)材料。形成第一介電層230的方法包括化學(xué)氣相沉積 法或旋轉(zhuǎn)涂布法。在一個實施例中，以高密度等離子體加強(qiáng)型化學(xué)氣相沉積 法形成氧化硅介電層。此低介電材料例如是氟硅玻璃(FSG)、摻雜碳的氧化 硅、聚烯銨(Polyimide)、類鉆石碳(例如美商應(yīng)材所開發(fā)的Black Diamond)、 Xerogel、 Aerogel 、非晶碳化氟、帕利靈(Parylene ) 、 二苯并環(huán)丁烯 (Bis-Benzocyclobutene; BCB)、 SILK (Dow Chemical所開發(fā))、及其它 材料。第一介電層230的厚度約介于10000與30000埃之間。在另一個實施 例中，第一介電層230的厚度約為16000埃。第一介電層230具有大致上與 圖案化頂部導(dǎo)電層的輪廓共形的輪廓，而導(dǎo)致凹凸表面。參考圖9與圖12，方法300進(jìn)行至步驟306，在第一介電層230上形成 第二介電層420，其中第二介電層420不同于第一介電層230。例如，假如 第一介電層230使用氧化硅，則第二介電層420可以使用氮化硅。第二介電 層420的厚度約介于500與5000埃之間。在一個實施例中，由于8000埃厚 的頂部導(dǎo)電層與16000埃厚的介電層的緣故，因此第二介電層420的厚度約 為1000埃。第二介電層420大致上與第一介電層230共形，且具有位于頂 部導(dǎo)電特征220上方的凸起區(qū)域與位于圖案化導(dǎo)電層內(nèi)的開口中的凹陷區(qū) 域。參考圖10與圖13，方法300進(jìn)行至步驟308，對第二介電層420施加 化學(xué)機(jī)械研磨法等研磨工藝，以研磨并減少第一介電層230的厚度。由于第 二介電層420與第一介電層230共形且具有凸起區(qū)域與凹陷區(qū)域的緣故，因 此化學(xué)機(jī)械研磨工藝可以選擇性地移除位于凸起區(qū)域內(nèi)的第二介電層。進(jìn)行 化學(xué)機(jī)械研磨工藝以完全地移除位于凸起區(qū)域內(nèi)的第二介電層，暴露出下方 的第一介電層?？梢詢H部分地移除位于凸起區(qū)域內(nèi)的第二介電層，以覆蓋下 方位于傾斜區(qū)域內(nèi)的第一介電層。在一個實施例中，由于第二介電層厚約 1000埃的緣故，因此化學(xué)機(jī)械研磨工藝總共減少第一、二介電層約2000至 3000埃的厚度。適當(dāng)?shù)卣{(diào)整機(jī)械效應(yīng)與化學(xué)反應(yīng)可以通過通過調(diào)整等離子體形式、研磨壓力、研磨墊硬度與研磨速度等化學(xué)機(jī)械研磨工藝參數(shù)而提升凸 起區(qū)域與凹陷區(qū)域之間的選擇性移除效應(yīng)。在化學(xué)機(jī)械研磨工藝之后，形成 第二介電層的自我對準(zhǔn)圖案，以及暴露目標(biāo)區(qū)域內(nèi)的第一介電層的開口，其中所述開口大致上位于頂部導(dǎo)電特征220上方。在其它實施例中，此頂部導(dǎo) 電特征220具有虛設(shè)導(dǎo)電特征。參考圖9與圖14，方法300進(jìn)行至步驟310,蝕刻在第二介電層420的 開口內(nèi)露出的第一介電層230，以致于在凸起區(qū)域內(nèi)的第一介電層大致上凹 蝕至與凹陷區(qū)域內(nèi)的第一介電層切齊。在一個實施例中，蝕刻工藝減少第一 介電層約7000至9000埃的厚度。此蝕刻工藝可以是濕蝕刻及/或干蝕刻， 且在第一介電層與第二介電層之間具有適當(dāng)?shù)奈g刻選擇比。在一個實施例 中，可以使用緩沖氫氟酸腐蝕劑而蝕刻由二氧化硅所組成的第一介電層230。 在完成蝕刻工藝之后可以部分地消耗第二介電層420，并可以在之后使用其 它蝕刻工藝而移除。例如，可以通過熱磷酸溶液而選擇性地移除由氮化硅所 構(gòu)成的第二介電層。另外，可以在步驟312中以后續(xù)的化學(xué)機(jī)械研磨工藝而 移除第二介電層。以第二介電層的自我對準(zhǔn)圖案為掩模，選擇性地蝕刻第一介電層230， 因而大致上蝕刻第一介電層230的凸起表面。使得基板表面在接合時具有更 好的黏性與效果。參考圖9與圖15，方法300進(jìn)行至步驟312，對第一介電層230施予化 學(xué)機(jī)械研磨法進(jìn)行第二研磨工藝，以研磨并進(jìn)一步減少其厚度。假如在步驟 310中未被移除的話，第二介電層也可以在此步驟中移除。在一個實施例中， 第二研磨工藝可以減少至第一介電層約6000至2500埃的厚度。第二研磨工 藝大致上相似于方法100的步驟110中的化學(xué)機(jī)械研磨工藝。參考圖9與圖16，方法300進(jìn)行至步驟314，在第一介電層230上形成 保護(hù)層430。保護(hù)層430也可以包含介電材料。在一個實施例中，通過化學(xué) 氣相沉積法等適當(dāng)方法而將氮化硅形成為保護(hù)層430。在另一個實施例中， 以等離子體加強(qiáng)型化學(xué)氣相沉積法而形成氮化硅保護(hù)層。另外，可以對保護(hù) 層430使用第三化學(xué)機(jī)械研磨工藝而進(jìn)一步提升晶片410的平坦性。參考圖9與圖17，方法300進(jìn)行至步驟316。大致上相似于方法100的 步驟114中的晶片接合方式，使用第一晶片經(jīng)研磨的一側(cè)而將第二晶片440與第一晶片410接合。此方法提升了晶片平坦度與晶片接合質(zhì)量。第二晶片 440大致上與方法100的步驟114中所使用的第二晶片260相似。例如，第 二晶片440可以是載體晶片，用于在晶片接合之后支撐或保護(hù)第一晶片。在 另一個實施例中，第二晶片440可以用于形成微電子機(jī)械系統(tǒng)元件或多個生 物傳感器。圖18為一個實施例中根據(jù)圖1所示的方法100或圖9所示的方法300 所形成的集成電路700的剖面圖。集成電路700包括第一芯片710，而第一 芯片710具有第一基板712與多個形成于第一基板712內(nèi)的圖像元件。第一 芯片710還包含各種形成于第一基板內(nèi)的隔離特征716，以隔離各種圖像元 件714與形成于第一基板712內(nèi)的其它元件。第一芯片710還包含各種置于 第一基板712背面的彩色濾光片718與微鏡頭719，分別用于構(gòu)成多個圖像 元件714。第一芯片也包含形成于第一基板712的前側(cè)上的多層內(nèi)連線結(jié)構(gòu) 720，用于連接多個圖像元件、電源、與信號，且由形成于多層內(nèi)連線結(jié)構(gòu) 720間的層間介電材料736所隔離。多層內(nèi)連線結(jié)構(gòu)720還包含適當(dāng)配置且 連接的接觸洞722、第一層金屬線724、介層窗726、金屬線728與頂部金屬 線730。多層內(nèi)連線結(jié)構(gòu)720還包含各種虛設(shè)特征，而這些虛設(shè)特征包含置 于其內(nèi)的虛設(shè)金屬特征732與頂部虛設(shè)金屬特征734，因而將金屬密度均一 化并提升化學(xué)機(jī)械研磨的研磨效果。第一芯片710包含形成于頂部金屬線730 與頂部虛設(shè)金屬特征734內(nèi)以及上方的介電層738，且具有使用方法100或 方法300所形成的平坦表面。第一芯片還可以包含用于保護(hù)層及/或其它功能 的輔助層740。集成電路700包括與第一芯片710的前表面連接的第二芯片 750，以支撐并保護(hù)第一芯片。集成電路700的大小、材料與構(gòu)成可以在不 脫離本發(fā)明的精神的范圍內(nèi)進(jìn)行種種改動。集成電路700僅是由本發(fā)明的方 法所形成的為電子元件的 一例。圖19為一個實施例中根據(jù)本說明書所構(gòu)成的具有各種虛設(shè)特征的集成 電路700的基板710的上視圖。集成電路700包含各種元件區(qū)域720 (例如 IC晶粒)，其中元件區(qū)域720形成有多個頂部導(dǎo)電特征(圖未顯示)；集成電 路700還包含注記線或框架區(qū)域730。各種虛設(shè)導(dǎo)電特征740可以置于基板 710內(nèi)的各種開口區(qū)域中，以使圖案密度均一化。例如，虛設(shè)導(dǎo)電特征740 可以置于元件區(qū)域720內(nèi)。虛設(shè)導(dǎo)電特征740可以另外或一同置于注記線及/或框架區(qū)域內(nèi)，且可以和測試圖案、監(jiān)視圖案、在線測量圖案及/或晶片等級信賴性測試圖案結(jié)合。虛設(shè)導(dǎo)電特征740可以和頂部導(dǎo)電特征一起形成。 因此，當(dāng)集成電路700 (例如，晶片)與另一晶片接合時，所形成的頂部虛 設(shè)導(dǎo)電特征740可以提升化學(xué)機(jī)械研磨工藝性能、基板表面平坦度與晶片接 合質(zhì)量。因此，本發(fā)明的一個實施例提供一種制造微電子元件的方法。此方法包 括形成頂部金屬層于第一基板上，其中該頂部金屬層包括多個內(nèi)連線特征 以及第一虛設(shè)特征；形成第一介電層于該頂部金屬層上方；蝕刻在目標(biāo)區(qū)域內(nèi)的該第一介電層，其中該目標(biāo)區(qū)域大體上垂直地對準(zhǔn)該頂部金屬層的所述多個內(nèi)連線特征與該第一虛設(shè)特征；對該經(jīng)蝕刻的第一介電層進(jìn)行化學(xué)機(jī)械研磨工藝；以及在進(jìn)行該化學(xué)機(jī)械研磨工藝之后，將該第一基板與第二基板妙a 5口 n o在本發(fā)明的實施例中，該第一虛設(shè)特征置于開口區(qū)域上，其中該開口區(qū) 域選自由元件區(qū)域、注記線區(qū)域、框架區(qū)域、及其組合所組成的群組。此方 法還包括形成位于該第一基板內(nèi)的第二虛設(shè)特征。其中形成該第二虛設(shè)特征 的步驟包括形成一個結(jié)構(gòu)，其中該結(jié)構(gòu)選自由虛設(shè)柵極、虛設(shè)金屬特征、虛 設(shè)隔離區(qū)、虛設(shè)元件、及其組合所組成的群組。此方法還包括在該第一基 板內(nèi)形成多個金屬氧化硅晶體管；以及形成具有一結(jié)構(gòu)的該第二基板，其中 該結(jié)構(gòu)選自由機(jī)械支撐結(jié)構(gòu)、微電子機(jī)械系統(tǒng)元件、生物傳感器、及其組合 所組成的群組。此方法還包括在具有多個開口的該第一介電層上方形成圖 案化光致抗蝕劑層以在蝕刻該目標(biāo)區(qū)域內(nèi)的該第一介電層之前暴露位于該 目標(biāo)區(qū)域內(nèi)的該第一介電層。此方法還包括在該第一介電層上方形成第二 介電層，其中該第二介電層異于該第一介電層；以及對該第二介電層預(yù)先進(jìn) 行化學(xué)機(jī)械研磨工藝，因此移除該目標(biāo)區(qū)域內(nèi)的該第二介電層并且暴露該目 標(biāo)區(qū)域內(nèi)的該第一介電層。本發(fā)明的另一個實施例提供一種制造微電子元件的方法，包括形成第 一圖案化層于第一基板上，其中該第一圖案化層具有多個特征；形成第一材 料層于該第一圖案化層上；蝕刻目標(biāo)區(qū)域內(nèi)的該第一材料層，其中該目標(biāo)區(qū) 域大體上垂直地對準(zhǔn)該第一圖案化層的所述多個特征；在經(jīng)蝕刻的該第一材 料層上進(jìn)行化學(xué)機(jī)械研磨工藝；以及在進(jìn)行該化學(xué)機(jī)械研磨工藝之后，將該第一基板與第二基板連接。此方法還包括形成掩模于該第一材料層上方以在蝕刻該第一材料層之 前暴露該目標(biāo)區(qū)域內(nèi)的該第一材料層。其中形成該掩模的方法包括形成圖 案化光致抗蝕劑層于該第一材料層上，該圖案化光致抗蝕劑層具有多個開 口，其中所述開口暴露該目標(biāo)區(qū)域內(nèi)的該第一材料層。另外，形成該掩模的方法包括順著該第一材料層的輪廓而在上方形成 第二材料層，其中該第二材料層異于該第一材料層；以及對該第二材料層預(yù) 先進(jìn)行化學(xué)機(jī)械研磨工藝，因此移除位于該目標(biāo)區(qū)域內(nèi)的該第二材料層并暴 露位于該目標(biāo)區(qū)域內(nèi)的該第一材料層。其中形成該第二材料層的方法包括通 過等離子體增強(qiáng)型化學(xué)氣相沉積法而形成氮化硅層。其中該第二材料層的厚 度為1000埃。其中預(yù)先進(jìn)行該化學(xué)機(jī)械研磨工藝包括降低該第二材料層與 第一材料層2000~3000埃的厚度。在此方法中，該第一材料層包括通過高密度等離子體化學(xué)氣相沉積法形 成的氧化硅。其中所述多個特征包括頂部金屬特征。此方法還包括在進(jìn)行 該化學(xué)機(jī)械研磨工藝后且于該連接步驟之前形成保護(hù)層于該第一基板上。其 中該輔助層包括材料，該材料選自由氮化硅、氧化硅、氮氧化硅及其組合所 組成的群組。此方法還包括對該保護(hù)層進(jìn)行額外的化學(xué)機(jī)械研磨工藝。此 方法，還包括在蝕刻該第材料層之后并于進(jìn)行該化學(xué)機(jī)械研磨工藝之前形 成保護(hù)層于該第一基板上。此說明書也提供一個由上述實施例的方法所制造的微電子元件。此元件 包括具有多個集成電路特征的第一基板；置于該第一基板上的多個頂部金屬 特征與虛設(shè)金屬特征；置于該第一基板上且用于隔離多個頂部金屬特征與虛 設(shè)金屬特征的介電層；以及與該第一基板結(jié)合的第二基板。選擇性地蝕刻并 研磨此介電層，因而提供大致上平坦的表面。在此微電子元件中，多個集成電路特征可以是圖像傳感器、金屬氧化物 半導(dǎo)體晶體管、或其組合。此第二基板可以包括一個結(jié)構(gòu)，而此結(jié)構(gòu)可以是 微電子機(jī)械系統(tǒng)元件、元件內(nèi)連線結(jié)構(gòu)、支撐結(jié)構(gòu)、生物傳感器、或其組合。 此虛設(shè)金屬特征可以放置于一區(qū)域，而此區(qū)域可以是元件區(qū)域、注記線區(qū)域、 框架區(qū)域、或其組合。此元件還可以包括一個置于該第一基板上的額外虛設(shè) 特征，而此額外虛設(shè)特征可以是虛設(shè)柵極、虛設(shè)金屬特征、虛設(shè)隔離區(qū)、虛設(shè)元件、或其組合。此介電層可以包括一層借用化學(xué)機(jī)械研磨工藝而研磨的 氧化硅層與一層置于該氧化硅層上的氮化硅層。雖然本發(fā)明已以多個優(yōu)選實施例公開如上，但是其并非用以限定本發(fā) 明，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的改動與 潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種制造微電子元件的方法，包括形成頂部金屬層于第一基板上，其中該頂部金屬層包括多個內(nèi)連線特征以及第一虛設(shè)特征；形成第一介電層于該頂部金屬層上方；蝕刻在目標(biāo)區(qū)域內(nèi)的該第一介電層，其中該目標(biāo)區(qū)域大體上垂直地對準(zhǔn)該頂部金屬層的所述多個內(nèi)連線特征與該第一虛設(shè)特征；對該經(jīng)蝕刻的第一介電層進(jìn)行化學(xué)機(jī)械研磨工藝；以及在進(jìn)行該化學(xué)機(jī)械研磨工藝之后，將該第一基板與第二基板結(jié)合。
2. 如權(quán)利要求1所述的制造微電子元件的方法，其中該第一虛設(shè)特征置 于開口區(qū)域上，其中該開口區(qū)域選自由元件區(qū)域、注記線區(qū)域、框架區(qū)域、 及其組合所組成的群組。
3. 如權(quán)利要求1所述的制造微電子元件的方法，還包括形成位于該第一 基板內(nèi)的第二虛設(shè)特征。
4. 如權(quán)利要求3所述的制造微電子元件的方法，其中形成該第二虛設(shè)特 征的步驟包括形成一個結(jié)構(gòu)，其中該結(jié)構(gòu)選自由虛設(shè)柵極、虛設(shè)金屬特征、 虛設(shè)隔離區(qū)、虛設(shè)元件、及其組合所組成的群組。
5. 如權(quán)利要求1所述的制造微電子元件的方法，還包括 在該第一基板內(nèi)形成多個金屬氧化硅晶體管；以及形成具有一結(jié)構(gòu)的該第二基板，其中該結(jié)構(gòu)選自由機(jī)械支撐結(jié)構(gòu)、微電 子機(jī)械系統(tǒng)元件、生物傳感器、及其組合所組成的群組。
6. 如權(quán)利要求1所述的制造微電子元件的方法，還包括 在具有多個開口的該第一介電層上方形成圖案化光致抗蝕劑層以蝕刻暴露位于該目標(biāo)區(qū)域內(nèi)的該第一介電層。
7. 如權(quán)利要求1所述的制造微電子元件的方法，還包括 在該第一介電層上方形成第二介電層，其中該第二介電層異于該第一介電層；以及對該第二介電層預(yù)先進(jìn)行化學(xué)機(jī)械研磨工藝，因此移除該目標(biāo)區(qū)域內(nèi)的 該第二介電層并且暴露該目標(biāo)區(qū)域內(nèi)的該第一介電層。
8. —種制造微電子元件的方法，包括形成第一圖案化層于第一基板上，其中該第一圖案化層具有多個特征； 形成第一材料層于該第一圖案化層上；蝕刻目標(biāo)區(qū)域內(nèi)的該第一材料層，其中該目標(biāo)區(qū)域大體上垂直地對準(zhǔn)該 第一圖案化層的所述多個特征；在經(jīng)蝕刻的該第一材料層上進(jìn)行化學(xué)機(jī)械研磨工藝；以及 在進(jìn)行該化學(xué)機(jī)械研磨工藝之后，將該第一基板與第二基板連接。
9. 如權(quán)利要求8所述的制造微電子元件的方法，還包括 形成掩模于該第一材料層上方以在蝕刻該第一材料層之前暴露該目標(biāo)區(qū)域內(nèi)的該第一材料層。
10. 如權(quán)利要求9所述的制造微電子元件的方法，其中形成該掩模的方 法包括形成圖案化光致抗蝕劑層于該第一材料層上，該圖案化光致抗蝕劑層具 有多個開口，其中所述開口暴露該目標(biāo)區(qū)域內(nèi)的該第一材料層。
11. 如權(quán)利要求9所述的制造微電子元件的方法，其中形成該掩模的方 法包括順著該第一材料層的輪廓而在上方形成第二材料層，其中該第二材料層 異于該第一材料層；以及對該第二材料層預(yù)先進(jìn)行化學(xué)機(jī)械研磨工藝，因此移除位于該目標(biāo)區(qū)域 內(nèi)的該第二材料層并暴露位于該目標(biāo)區(qū)域內(nèi)的該第一材料層。
12. 如權(quán)利要求11所述的制造微電子元件的方法，其中形成該第二材料 層的方法包括通過等離子體增強(qiáng)型化學(xué)氣相沉積法而形成氮化硅層或氮氧 化硅等介電材料。
13. 如權(quán)利要求8所述的制造微電子元件的方法，其中該第一材料層包 括通過高密度等離子體化學(xué)氣相沉積法形成的氧化硅。
14. 如權(quán)利要求8所述的制造微電子元件的方法，其中所述多個特征包 括頂部金屬特征。
15. 如權(quán)利要求8所述的制造微電子元件的方法，還包括 在進(jìn)行該化學(xué)機(jī)械研磨工藝后且于該連接步驟之前形成保護(hù)層于該第一基板上，其中該保護(hù)層的材料選自由氮化硅、氧化硅、氮氧化硅及其組合所組成的群組。
全文摘要
本發(fā)明涉及一種制造微電子元件的方法，包括形成頂部金屬層于第一基板上，其中該頂部金屬層包括多個內(nèi)連線特征以及第一虛設(shè)特征；形成第一介電層于該頂部金屬層上方；蝕刻在目標(biāo)區(qū)域內(nèi)的該第一介電層，其中該目標(biāo)區(qū)域大體上垂直地對準(zhǔn)該頂部金屬層的所述多個內(nèi)連線特征與該第一虛設(shè)特征；對該經(jīng)蝕刻的第一介電層進(jìn)行化學(xué)機(jī)械研磨工藝；以及在進(jìn)行該化學(xué)機(jī)械研磨工藝之后，將該第一基板與第二基板結(jié)合。本發(fā)明提出的制造微電子元件的方法可提升化學(xué)機(jī)械研磨工藝性能、整個基板表面平坦度以及晶片連接質(zhì)量。
文檔編號H01L21/50GK101246811SQ20071019950
公開日2008年8月20日 申請日期2007年12月10日 優(yōu)先權(quán)日2007年2月12日
發(fā)明者劉銘棋, 吳華書, 張發(fā)源, 張浚威, 梁凱智, 沈育民, 白景中, 蕭國裕, 蔡嘉雄, 謝元智, 賀慶雄, 賴宗沐 申請人:臺灣積體電路制造股份有限公司