專(zhuān)利名稱(chēng)：可掩模編程的邏輯宏的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可掩模編程(mask-programmable)的邏輯宏，特別用于形成實(shí)現(xiàn)任意期望的布爾函數(shù)的邏輯電路。
背景技術(shù)：
現(xiàn)在的數(shù)字電子電路的設(shè)計(jì)的特點(diǎn)在于電路復(fù)雜性不斷地增加、連續(xù)驅(qū)動(dòng)趨向小型化，及電路用戶(hù)和制造商緊迫的時(shí)間和成本壓力。為了能夠快速地反映由數(shù)字電路構(gòu)成的變化需求，已經(jīng)開(kāi)發(fā)出了所謂的FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)，其表示能夠由用戶(hù)自己編程的邏輯電路。FPGA具有能各自執(zhí)行邏輯功能的可編程邏輯宏的陣列布置。具有邏輯功能的復(fù)雜的邏輯芯片通過(guò)編程連接或邏輯宏之間的互連而得以實(shí)現(xiàn)。
單獨(dú)的邏輯宏或邏輯單元本質(zhì)上是基于查找表設(shè)置，用以實(shí)現(xiàn)布爾函數(shù)。這樣具有N個(gè)輸入的查找表應(yīng)該能夠?qū)崿F(xiàn)22N個(gè)布爾函數(shù)。在三個(gè)輸入信號(hào)的情況下，也就是例如256個(gè)可能的布爾函數(shù)。借助于可以“在現(xiàn)場(chǎng)”的可編程能力，F(xiàn)PGA算法的靈活性可能需要復(fù)雜的區(qū)域密集的連接系統(tǒng)、配置存儲(chǔ)器元件及大范圍的布線。作為結(jié)果FPGA部件具有比較慢的處理時(shí)間并且開(kāi)發(fā)和生產(chǎn)也很貴。
所謂的特定用途集成電路(ASIC)代表其邏輯功能比較容易的適應(yīng)性和高處理速度之間的妥協(xié)?？赡鼙惶峒暗腁SIC位于特定的門(mén)陣列中，包括可以在生產(chǎn)過(guò)程中通過(guò)互連與其他部件結(jié)合的數(shù)字基本元件的規(guī)則排列。
高度組織化的ASIC是一些被部分制造并且預(yù)定義的電子電路，他們?cè)谥圃爝^(guò)程期間例如通過(guò)特殊調(diào)整的掩模步驟而被轉(zhuǎn)換為特定用途邏輯電路。生產(chǎn)過(guò)程通常包含過(guò)程工藝上設(shè)置開(kāi)關(guān)來(lái)限定ASIC中的信號(hào)通道，例如通過(guò)通孔或被涂覆的金屬連接。
文獻(xiàn)US6,285,218B1說(shuō)明了例如生產(chǎn)通過(guò)標(biāo)準(zhǔn)化的掩模形成邏輯單元的可編程邏輯單元陣列的方法。這個(gè)案例的缺點(diǎn)主要在于在用于形成這種類(lèi)型的獨(dú)立的邏輯單元的生產(chǎn)中，需要對(duì)所需要的標(biāo)準(zhǔn)部件使用多個(gè)不同的掩模。此外，由US6,285,218B1中的邏輯部件僅能實(shí)現(xiàn)有限數(shù)量的布爾函數(shù)。
然而，可靈活地使用的邏輯宏應(yīng)當(dāng)能夠?qū)崿F(xiàn)預(yù)定數(shù)量的輸入信號(hào)的全部可能的布爾函數(shù)，也就是說(shuō)假定N輸入信號(hào)應(yīng)該有22N個(gè)布爾函數(shù)。DE3148410C2公開(kāi)了具有3個(gè)輸入的可編程邏輯單元，串連的晶體管基本上例如其以可編程方法連接被安置在電源和輸出之間。在所有情況下，輸入信號(hào)傳送給晶體管的控制端。由于可以以可編程的方式用其他晶體管來(lái)跨接晶體管的可控制通路，因而能夠獲得期望的布爾函數(shù)。根據(jù)DE3148410C2的邏輯電路同樣具有僅能實(shí)現(xiàn)有限的布爾函數(shù)的缺點(diǎn)。而且，“在現(xiàn)場(chǎng)”的可編程性在電路系統(tǒng)上需要高額的花費(fèi)，這體現(xiàn)在包括多個(gè)處理步驟的復(fù)雜的生產(chǎn)方法上。因此，現(xiàn)有技術(shù)中沒(méi)有包括任何可以靈活地由生產(chǎn)過(guò)程中指定的少數(shù)編程步驟來(lái)進(jìn)行調(diào)整的邏輯宏。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的是提供一種可掩模編程的邏輯宏，用來(lái)對(duì)給定的預(yù)定數(shù)量的輸入信號(hào)實(shí)現(xiàn)盡可能多的布爾函數(shù)，并且同時(shí)在生產(chǎn)過(guò)程中能夠以少數(shù)編程步驟簡(jiǎn)單地加以調(diào)整。
該目的通過(guò)具有專(zhuān)利權(quán)利要求1的特征的可掩模編程的邏輯宏完成。此外，具有專(zhuān)利權(quán)利要求13的方法步驟的用于編程邏輯宏的方法完成了所述目的。
因此，規(guī)定了一種可掩模編程的邏輯宏，其具有至少三個(gè)輸入端和一個(gè)輸出端，具有第一組晶體管的至少三個(gè)晶體管-形成在半導(dǎo)體襯底上-每個(gè)晶體管具有可控制的通路和控制端。在這種情況下，通過(guò)金屬化第一金屬化區(qū)域，使可控制的通路在電源端和輸出端之間相互串連。此外，根據(jù)本發(fā)明晶體管以下面的方式排列在半導(dǎo)體襯底上至少一個(gè)可控制通路可以通過(guò)金屬化第一金屬化區(qū)域而被跨接，并且通過(guò)金屬化第二金屬化區(qū)域，使對(duì)應(yīng)的輸入端連接至對(duì)應(yīng)的控制端成為可能。
根據(jù)本發(fā)明，原理上任意布爾函數(shù)可以由可掩模編程的邏輯宏表示。這樣，晶體管被安置使得三個(gè)可控制通路可以相互串連在提供的電源端和輸出端之間，這樣相應(yīng)的金屬化區(qū)域相互連接各自的源極和漏極端。作為替換，獨(dú)立的可控制通路可以通過(guò)簡(jiǎn)單的金屬化跨接。因此，例如通過(guò)簡(jiǎn)單的掩模編程，可以定義相應(yīng)的晶體管電路的互連，也就是說(shuō)金屬化區(qū)域的限定部分被金屬化。然后輸入信號(hào)可以通過(guò)金屬化第二金屬化區(qū)域被連接至各自的柵極端或晶體管的控制端。因此，根據(jù)本發(fā)明，邏輯宏的邏輯函數(shù)可以通過(guò)一個(gè)編程掩模和所述宏的生產(chǎn)方法中的一個(gè)金屬化步驟定義。
優(yōu)選地，提供至少另一組晶體管，其與第一電源端和輸出端之間的第一組的晶體管并聯(lián)。
這使得并聯(lián)的晶體管電路增多，任何情況下輸入信號(hào)被傳送給控制端并且第一金屬化區(qū)域的金屬化的選擇定義了晶體管的可控制通路是否跨接或以與其他可控制通路串連的方式實(shí)現(xiàn)。原理上，利用多組晶體管來(lái)擴(kuò)充根據(jù)本發(fā)明的邏輯宏將會(huì)產(chǎn)生更大的表示空間用于布爾函數(shù)的實(shí)現(xiàn)。也就是說(shuō)，根據(jù)本發(fā)明，提供越多的晶體管，就能夠以可掩模編程的方式定義越多的不同的布爾函數(shù)。
特別優(yōu)選地，晶體管中的至少一個(gè)第一互補(bǔ)組也連接在第二電源端和輸出端之間。
在根據(jù)本發(fā)明的邏輯宏的優(yōu)選實(shí)施例中，每個(gè)具有三個(gè)晶體管的四個(gè)第一組和每個(gè)具有三個(gè)互補(bǔ)的晶體管的四個(gè)第二組被提供用于實(shí)現(xiàn)布爾函數(shù)，存在于輸入端的三個(gè)信號(hào)控制各自的布爾函數(shù)并且函數(shù)結(jié)果以輸出信號(hào)被輸出。該優(yōu)選實(shí)施例因此可以用可編程方式代表三個(gè)輸入信號(hào)的全部256個(gè)布爾函數(shù)。然后期望的被編程的布爾函數(shù)的選擇規(guī)定了將在生產(chǎn)過(guò)程中被金屬化的第一和第二金屬化區(qū)域。
優(yōu)選地，相應(yīng)的晶體管在其半導(dǎo)體襯底上在平面視圖中基本上具有矩形的摻雜晶體管區(qū)域，其上形成有條帶型源極區(qū)域、柵極區(qū)域及漏極區(qū)域。源極、柵極和漏極區(qū)域基本地垂直于形成在半導(dǎo)體襯底上的輸出端條帶。而且通過(guò)對(duì)第一金屬化區(qū)域的金屬化使鄰近的晶體管的源極和/或漏極區(qū)域能夠相互連接。這種有利的幾何布置允許特別小和簡(jiǎn)單的金屬化區(qū)域?qū)嵤├⒁虼水a(chǎn)生簡(jiǎn)單的編程掩模生產(chǎn)。
在有利的方式中，晶體管組的源極、柵極和漏極區(qū)域在任何情況下基本以直線布置并且可以通過(guò)金屬化第一和/或第二金屬化區(qū)域而相互連接。因此，例如，晶體管的可控制通路可能通過(guò)將各自的源極或漏極區(qū)域用作鄰近的將被跨接的晶體管的其他源極或漏極區(qū)域之間的連接網(wǎng)而以簡(jiǎn)單的方式跨接。
在一個(gè)優(yōu)選實(shí)施例中，相互平行的輸入端條帶基本上垂直于柵極區(qū)域，然后通過(guò)金屬化第二金屬化區(qū)域使柵極端與輸入端條帶相連。
在有利的方式中，輸入端條帶和/或輸出端條帶和/或源極、柵極和漏極區(qū)域具有至少部分金屬材料或含有金屬的材料。柵極區(qū)域優(yōu)選地具有多晶硅。晶體管優(yōu)選地形成為MOSFET晶體管。此外，晶體管可以以矩陣式形式安置在晶體管矩陣中。
此外，本發(fā)明提供了編程邏輯宏的方法，特別是根據(jù)本發(fā)明編程邏輯宏的方法，具有如下步驟a)提供具有形成在半導(dǎo)體襯底上的至少三個(gè)晶體管的預(yù)制邏輯宏，該晶體管每個(gè)具有源極、柵極和漏極區(qū)域，以如下方式安置，位于柵極區(qū)域下面的對(duì)應(yīng)的可控制通路可以通過(guò)金屬化第一金屬化區(qū)域跨接源極或漏極區(qū)域，或者通過(guò)金屬化第一金屬化區(qū)域使第一晶體管的至少一個(gè)源極區(qū)域和第二晶體管的漏極區(qū)域相互連接，并且具有至少一個(gè)電源端條帶和輸出端條帶；b)通過(guò)編程掩模以如下方式在半導(dǎo)體襯底上金屬化第一金屬化區(qū)域，對(duì)應(yīng)的第一可控制通路或者串連于第二可控制通路或者跨接對(duì)應(yīng)的源極或漏極區(qū)域并且至少一個(gè)源極區(qū)域被連接至電源端條帶并且至少一個(gè)漏極區(qū)域被連接至輸出端條帶；c)在晶體管的柵極區(qū)域金屬化第二金屬化區(qū)域；并且d)在第二金屬化區(qū)域上形成至少三個(gè)輸入端條帶。
各個(gè)打算根據(jù)輸入信號(hào)執(zhí)行的布爾函數(shù)的編程或定義可以根據(jù)本發(fā)明通過(guò)定義將被金屬化的金屬化區(qū)域而被編程。因此，根據(jù)本發(fā)明，其特別簡(jiǎn)化了連接在一起的邏輯宏或共同成型以形成可以以應(yīng)用特定方式進(jìn)行調(diào)整的整個(gè)邏輯芯片。通過(guò)保持根據(jù)本發(fā)明的預(yù)制的邏輯宏，產(chǎn)品的費(fèi)用以及特別是曝光掩模的成本相對(duì)現(xiàn)有技術(shù)有了顯著地降低。根據(jù)本發(fā)明，僅需要在邏輯宏中提供實(shí)施期望的布爾函數(shù)的標(biāo)準(zhǔn)編程掩模。
特別優(yōu)選地，電源端條帶、輸出端條帶和第一金屬化的金屬化區(qū)域形成在預(yù)制邏輯宏的同一個(gè)加工層中。這種方式另外避免了邏輯宏生產(chǎn)方法中的處理步驟，因?yàn)殡娫炊藯l帶和輸出端條帶通常必須保持。根據(jù)本發(fā)明，這樣可以有利地結(jié)合在一個(gè)編程掩模里。晶體管優(yōu)選地用CMOS工藝生產(chǎn)。


本發(fā)明的其它的優(yōu)點(diǎn)改進(jìn)和開(kāi)發(fā)為從屬權(quán)利要求的主題并且以參考附圖描述的示例性實(shí)施例為依據(jù)。
附圖中圖1示出了根據(jù)本發(fā)明的邏輯宏的基本形式；圖2示出了邏輯宏的優(yōu)選實(shí)施例的電路圖；圖3示出了根據(jù)本發(fā)明的邏輯宏的優(yōu)選布置；圖4示出了編程為NAND門(mén)的邏輯宏的電路圖；圖5示出了作為邏輯宏的NAND門(mén)的編程電路；圖6示出了編程為NAND門(mén)的邏輯宏的編程布置；圖7示出了編程為NXOR門(mén)的邏輯宏的電路圖；圖8示出了編程為NXOR門(mén)的邏輯宏的布置；在附圖中，除非有另外的規(guī)定，相同的或功能上相同的部件具有同樣的參考符號(hào)。
具體實(shí)施例方式
圖1示出了根據(jù)本發(fā)明的可掩模編程的邏輯宏1的基本電路。這個(gè)例子中提供第一、第二和第三PMOS晶體管2、3、4每個(gè)具有源極、柵極和漏極端子S、G、D。第一PMOS晶體管2的源極端子S與具有電源電壓電位VDD的電源端子5連接，并且第三PMOS晶體管4的漏極端子D與輸出端子7通過(guò)“開(kāi)關(guān)”6連接。可控制的通路或晶體管2、3和4各自的源-漏通路可以在電源端子5和輸出端子7之間串聯(lián)連接。這種情況下，開(kāi)關(guān)8、9分別如圖所示位于第一晶體管2的漏極端子D和第二晶體管3的源極端子S之間，還位于第二晶體管3的漏極端子D和第三晶體管4的源極端子S之間，開(kāi)關(guān)既可以連接不同晶體管2、3、4的源極和漏極端子S、D，還可以通過(guò)橋接線10、11、12跨接相應(yīng)的可控制通路或晶體管2、3、4的源-漏通路。
開(kāi)關(guān)位置可以根據(jù)本發(fā)明以可掩模編程的方式通過(guò)對(duì)金屬化區(qū)域進(jìn)行金屬化而來(lái)定義。這里圖示的邏輯宏1被實(shí)現(xiàn)在半導(dǎo)體襯底上，這里沒(méi)有示出該襯底。這里及下文的開(kāi)關(guān)，例如6、8、9，應(yīng)該以這樣的方式理解，開(kāi)關(guān)位置之一在生產(chǎn)方法中通過(guò)在相應(yīng)的半導(dǎo)體襯底上形成金屬化的金屬化區(qū)域而加以限定。
此外，提供了分別接入輸入信號(hào)a、b、c的輸入端子13、14、15和分別接入互補(bǔ)的輸入信號(hào)a_n、b_n、c_n的互補(bǔ)輸入端子16、17、18。晶體管2、3、4各自的柵極端子G可以在任何情況下通過(guò)開(kāi)關(guān)19、20、21與輸入端子13、14、15或互補(bǔ)的輸入端子16、17、18連接。在這種情況下，開(kāi)關(guān)特性可以再一次地理解為通過(guò)在半導(dǎo)體襯底上金屬化兩個(gè)金屬化區(qū)域而在各自的柵極端子G和輸入端子13、14、15或互補(bǔ)的輸入端子16、17、18之間的連接。
對(duì)應(yīng)的互補(bǔ)輸入信號(hào)a_n、b_n、c_n可以通過(guò)反向電路22從輸入信號(hào)a、b、c中獲得，反向電路例如在圖1B中示出。通過(guò)連接的選擇或者通過(guò)對(duì)開(kāi)關(guān)6、8、9、19、20、21的開(kāi)關(guān)設(shè)置限定了邏輯宏的邏輯函數(shù)或布爾函數(shù)。
如果一組例如圖1A中所示的三個(gè)晶體管被編程或被配置為圖1C所示，則產(chǎn)生輸入信號(hào)a、b、c的邏輯AND。在圖1C的這個(gè)示例中，第一互補(bǔ)或反向輸入信號(hào)a_n被提供給第一晶體管2的柵極端子或控制端子，反向第二輸入信號(hào)b_n被提供給第二晶體管3的柵極端子，以及反向第三輸入信號(hào)c_n被提供給第四晶體管的柵極端子。晶體管的可控制通路串聯(lián)連接在電源端子和輸出端子之間。如已經(jīng)指出的關(guān)于圖1A的開(kāi)關(guān)，通過(guò)根據(jù)本發(fā)明提供的金屬化區(qū)域的金屬化將相應(yīng)的連接實(shí)現(xiàn)在半導(dǎo)體襯底上。
具有三個(gè)輸入或用于處理三個(gè)輸入信號(hào)a、b、c的可掩模編程的邏輯宏1具有八個(gè)不同(23)的邏輯輸入狀態(tài)。為了為全部這些可能的輸入狀態(tài)實(shí)現(xiàn)信號(hào)通路，可能需要在一個(gè)邏輯宏中提供這種類(lèi)型的八個(gè)不同的編程或配置邏輯宏1。然而申請(qǐng)人研究顯示，只需要三組晶體管就可以實(shí)現(xiàn)全部的布爾函數(shù)。數(shù)學(xué)上，執(zhí)行最小化是可能的，借此輸入信號(hào)的邏輯電平的排列不再必須考慮乘以相應(yīng)的晶體管組。需要最多晶體管組來(lái)實(shí)現(xiàn)的布爾函數(shù)為與運(yùn)算(AND)及非等效(也稱(chēng)作異或)EXOR。EXOR函數(shù)可以例如實(shí)現(xiàn)為三個(gè)輸入信號(hào)，具有四個(gè)根據(jù)a.b_n.c_n+a_n.b.c_n+a_n.b_n.c+a.b.c規(guī)格的晶體管組。更具體的示例性實(shí)施例將在下面詳細(xì)地說(shuō)明。
圖2示出了根據(jù)本發(fā)明的邏輯宏100的示例性實(shí)施例的電路圖。
為了用邏輯宏100實(shí)現(xiàn)三個(gè)輸入信號(hào)或變量a、b、c的全部可能的256個(gè)布爾函數(shù)，四組晶體管1、24、25、26并聯(lián)在電源端子5(在所有情況下都提供第一電源電壓電位VDD)和通向輸出端子7的輸出線31之間。
晶體管組1、24、25、26在所有情況下都規(guī)定為如圖1A中說(shuō)明的形式。第一、第二、第三和第四組1、24、25、26都由PMOS晶體管構(gòu)成。此外另外的四組27、28、29、30互補(bǔ)的NMOS晶體管并聯(lián)在輸出線31和第二電源端子32之間，第二電源端子32在所有情況下都提供第二電源電壓電位VSS。
例如，第一電源電壓電位VDD用作第一邏輯電平，高(1)，而第二電源電壓電位VSS用作第二邏輯電平，低(0)。
第二、第三和第四組晶體管24、25、26的編號(hào)對(duì)應(yīng)第一組1的編號(hào)，第二、第三和第四組的第一晶體管被分別編號(hào)為102、202、302。相應(yīng)的開(kāi)關(guān)或金屬化區(qū)域也類(lèi)似地由108、208、308等標(biāo)識(shí)。
第一、第二、第三及第四互補(bǔ)的晶體管組27、28、29、30實(shí)質(zhì)上類(lèi)似第一組1構(gòu)造。在這種情況下，第一、第二、和第三晶體管702、703、704的源-漏通路可以串連在第二電源端子33和輸出線31或通過(guò)開(kāi)關(guān)706、708、709的輸出端子7之間。晶體管702、703、704的可控制通路可以根據(jù)開(kāi)關(guān)706、708、709的配置或位置而被橋接。通過(guò)開(kāi)關(guān)719、720、721，輸入信號(hào)a、b、c或相應(yīng)的反向輸入信號(hào)a_n、b_n、c_n可以耦接至晶體管702、703、704的柵極端子。在所有情況下都類(lèi)似地選取第一、第二和第三互補(bǔ)組27、28、29的第一、第二和第三晶體管402、403、404、502、503、504、602、603、604的命名。開(kāi)關(guān)或可金屬化的金屬化區(qū)域406、408、409、419、420、421、506、508、509、519、520、521、606、608、609、619、620、621也類(lèi)似取名。
相應(yīng)的反向輸入信號(hào)a_n、b_n、c_n可以由如圖2B示出的反向器電路生成。為此，邏輯宏100此外還具有分別在其輸入的上游連接有開(kāi)關(guān)36、37、38的第一、第二和第三反向器33、34、35。這樣在給定了相應(yīng)的開(kāi)關(guān)位置情況下，互補(bǔ)或反向輸入信號(hào)a_n、b_n、c_n可以在相應(yīng)的反向器33、34、35的輸出上被分接。在另一個(gè)開(kāi)關(guān)位置，該位置可以在所有情況下通過(guò)對(duì)金屬化區(qū)域進(jìn)行金屬化而再一次生產(chǎn)，第二邏輯電平在所有情況下作為送入第一電源電壓電位VDD的結(jié)果或第一邏輯電平而在反向器33、34、35的輸出端被輸出。
通過(guò)限定開(kāi)關(guān)位置，三個(gè)輸入變量的任意邏輯函數(shù)能夠由根據(jù)本發(fā)明的邏輯宏100實(shí)現(xiàn)。
圖3以示例性布置示出了未編程邏輯宏100。PMOS晶體管2、3、4形成在半導(dǎo)體襯底39上，所述晶體管的第一組1-相當(dāng)于圖2中的第一組1-將作為例子在下面說(shuō)明。每個(gè)晶體管2、3、4都具有由多晶硅形成的柵極區(qū)域40、41、42。
此外在所有情況下提供源極區(qū)域43、44、45和漏極區(qū)域46、47、48。大體上，指定的漏極或源極區(qū)域取決于針對(duì)電源電壓電位的對(duì)應(yīng)區(qū)域的互連。晶體管2、3、4、102、103、104、202、203、204、302、303、304及相應(yīng)的互補(bǔ)的PMOS晶體管402、403、404、502、503、504、602、603、604、702、703、704同樣以矩陣式安置。
第一電源端條帶49由金屬形成，第二電源端條帶50和輸出端條帶51在任何時(shí)候都相互平行，輸出端條帶形成輸出線31。
晶體管2、3、4的組1的柵極區(qū)域40、41、42被安置在一條直線上，源極區(qū)域43、44、45被安置在一條直線上，以及漏極區(qū)域46、47、48被基本安置在一條直線上。
電源端條帶49、50、輸出端條帶51和條帶型漏極和源極區(qū)域43、44、45、46、47、48優(yōu)選的用一個(gè)處理步驟在一層的金屬M(fèi)1中形成。
第一金屬化區(qū)域X1被提供于晶體管2、3、4的第一組1的源極區(qū)域43、44、45之間，以及同樣在電源端條帶49和鄰接的源極和漏極區(qū)域43、46之間。第一金屬化區(qū)域還被提供在輸出端條帶51和鄰接的源極-漏極區(qū)域45、48之間。
可以通過(guò)金屬化單獨(dú)的金屬化區(qū)域以簡(jiǎn)單的方式產(chǎn)生電聯(lián)接，例如源極區(qū)域43和電源條帶49之間的以及同樣漏極區(qū)域46和漏極區(qū)域47之間的和漏極區(qū)域47和漏極區(qū)域48之間的還有漏極區(qū)域48和輸出條帶51之間的金屬化區(qū)域。這樣晶體管2的可控制通路可在電源端條帶49和輸出端條帶51之間被連接。
此外，平行于電源端條帶49、50和輸出端條帶51，由第一金屬M(fèi)1構(gòu)成的連接網(wǎng)52也被提供在金屬化區(qū)域X1之間。
為了與控制端或柵極區(qū)域40、41、42通信，提供第二金屬化區(qū)域X2，其可以被實(shí)現(xiàn)為垂直的通孔，例如在其上面，平行于輸出條帶51和電源端條帶49、50，輸入端條帶53、54被實(shí)現(xiàn)在第二金屬層M2中。通過(guò)金屬化第二金屬化區(qū)域X2有可能定義相應(yīng)的柵極區(qū)域40預(yù)定耦接至的端條帶53、54中的一個(gè)。這里，作為示例，輸入信號(hào)a被傳給第一輸入端條帶53并且互補(bǔ)的輸入信號(hào)a_n被傳給第二輸入端條帶54。
這樣相應(yīng)的第一金屬化區(qū)域X1對(duì)應(yīng)圖2中示出的開(kāi)關(guān)6、8、9、106、108、109、206、208、209、306、308、309、406、408、409、506、508、509、606、608、609、706、708、709。第二金屬化區(qū)域相應(yīng)地對(duì)應(yīng)開(kāi)關(guān)19、20、21、119、120、121、219、220、221、319、320、321、419、420、421、519、520、521、619、620、621、719、720、721。
根據(jù)本發(fā)明，每個(gè)可能的開(kāi)關(guān)位置，如圖2中示出的，可以通過(guò)簡(jiǎn)單的掩模編程獲得，也就是說(shuō)對(duì)金屬化區(qū)域X1、X2的限定區(qū)域進(jìn)行金屬化。因此，根據(jù)本發(fā)明實(shí)現(xiàn)的對(duì)應(yīng)的邏輯宏可以通過(guò)限定單個(gè)曝光掩模被配置或編程，后者依次對(duì)金屬化區(qū)域的金屬化進(jìn)行了定義。這里示出的邏輯宏100能夠?qū)崿F(xiàn)三個(gè)輸入變量的全部256個(gè)可能的布爾函數(shù)。
根據(jù)本發(fā)明的邏輯宏因此大大地簡(jiǎn)化了邏輯電路的設(shè)計(jì)復(fù)雜度，所述電路以應(yīng)用特定的方式被調(diào)整并且根據(jù)本發(fā)明的邏輯宏而被構(gòu)造。僅需要使邏輯宏100根據(jù)本發(fā)明預(yù)置并為期望的特定布爾函數(shù)創(chuàng)建編程掩模。
圖4示出了根據(jù)本發(fā)明編程為NAND門(mén)的邏輯宏200的示例性實(shí)施例。
相應(yīng)的NAND函數(shù)的實(shí)現(xiàn)僅要求晶體管的第一組1和互補(bǔ)的晶體管的第一、第二和第三組。通過(guò)對(duì)開(kāi)關(guān)6、8、9、19、20、21、406、408、409、421、506、508、509、520、606、608、609及619編程來(lái)完整限定互連。未使用剩余的開(kāi)關(guān)，或在版圖中沒(méi)有對(duì)相應(yīng)的金屬化區(qū)域進(jìn)行金屬化。
在圖5中示出了根據(jù)該NAND門(mén)200而被編程的邏輯門(mén)，作為一個(gè)版圖。為了這個(gè)目的，對(duì)于初始未編程的邏輯宏的金屬化區(qū)域(對(duì)應(yīng)于開(kāi)關(guān))進(jìn)行金屬化，例如在圖3中被標(biāo)記為100。在圖5中，現(xiàn)在通過(guò)圖4中的相應(yīng)的開(kāi)關(guān)的參考符號(hào)標(biāo)記對(duì)應(yīng)于開(kāi)關(guān)且被利用或被金屬化的金屬化位置。
此外，金屬化位置55、56、57、58被金屬化，以便將第一晶體管2的源極區(qū)域43連接至電源端條帶49并且將晶體管402、502、602各自的源極區(qū)域連接至第二電源端條帶50。
實(shí)現(xiàn)在第一金屬層M1的金屬化區(qū)域的金屬化選擇導(dǎo)致晶體管2、3、4、404、503、602如圖6中所示的電路互連。晶體管102、103、104、202、203、204、302、303、304、402、403、502、504、603、604、702、703、704未被使用。
作為示例，由于開(kāi)關(guān)位置或金屬化區(qū)域408、409的金屬化，PMOS晶體管403的可控制通路被晶體管403的源極區(qū)域跨接。
輸入信號(hào)a、b、c、a_n、b_n、c_n通過(guò)平行的輸入端條帶53、59、60、61、62、63借助于相應(yīng)的第二金屬化區(qū)域19、20、21、421、520和619而耦接至相應(yīng)的柵極區(qū)域。
因此期望的布爾函數(shù)可以?xún)H在一個(gè)掩模步驟或一個(gè)生產(chǎn)過(guò)程步驟中通過(guò)使用這里使用的用于金屬化金屬化區(qū)域6、8、9、19、55、56、57、58、406、408、409、421、506、508、509、520、606、608、609、619的掩模而定義。
這樣實(shí)現(xiàn)的電路在圖6中以最簡(jiǎn)化的形式示出。第一、第二和第三PMOS晶體管2、3、4的可控制通路串行連接在電源端5和輸出端7之間、輸入信號(hào)a被供給PMOS晶體管的控制端，輸入信號(hào)b被供給第二PMOS晶體管3的控制端并且輸入信號(hào)c被供給第三晶體管4的控制端。
互補(bǔ)晶體管的第一組27的第三NMOS晶體管404被連接在第二電源端32和輸出端7之間，輸入信號(hào)a被供給第三互補(bǔ)NMOS晶體管404的控制端。
互補(bǔ)晶體管的第二組28的第二NMOS晶體管503通過(guò)其可控制通路被連接在輸出端7和第二電源端32之間，輸入信號(hào)B被供給到控制端。
互補(bǔ)的晶體管的第三組29的第一NMOS晶體管602的可控制通路被連接在輸出端7和第二電源端32之間，輸入信號(hào)c被供給控制端。
根據(jù)本發(fā)明編程的互連200產(chǎn)生了三個(gè)輸入信號(hào)a、b、c的布爾NAND函數(shù)。如果，作為示例，出現(xiàn)輸入信號(hào)a＝0、b＝0、c＝0的組合，則輸出信號(hào)z＝1被輸出。對(duì)于輸入信號(hào)電平的所有其他組合，輸出信號(hào)為z＝0。
圖7示出了根據(jù)本發(fā)明的邏輯宏的另一編程示例。
根據(jù)圖7在原理電路300中實(shí)現(xiàn)了NXOR門(mén)。所有的晶體管組都被用于實(shí)現(xiàn)NXOR函數(shù)。在圖7中標(biāo)注出了要通過(guò)金屬化而被相應(yīng)設(shè)置或編程的開(kāi)關(guān)。在圖8中對(duì)于在版圖300′中被相應(yīng)金屬化的金屬化區(qū)域給出了同樣的參考符號(hào)。除了掩模編程的開(kāi)關(guān)位置之外，還提供了用于將電源端條帶49、50連接至相應(yīng)的晶體管的金屬化區(qū)域55、56。
這里示出的版圖300的變體包括固定實(shí)現(xiàn)第二金屬化區(qū)域64，以便與第四晶體管組26和第四互補(bǔ)晶體管組30中相應(yīng)的柵極區(qū)域連接。可編程邏輯宏還可以具有反向器布置，用于生成如圖7B中所示的反向輸入信號(hào)a_n、b_n、c_n。圖7B和8示出了編程為NXOR門(mén)的邏輯宏。輸入信號(hào)組合abc＝001、010、100和111時(shí)輸出信號(hào)z＝0，并且輸入組合abc＝000、110、101、011在輸出端引出邏輯1。
盡管本發(fā)明已經(jīng)基于特定示例性實(shí)施例進(jìn)行了說(shuō)明，但是并不限于此，而是在不背離本發(fā)明的基本原理的情況下進(jìn)行任意期望方式的修改。
特別地，如圖3、5和8所示，根據(jù)本發(fā)明的可掩模編程的邏輯宏的版圖不需要具有幾何和拓?fù)湫问健?br> 盡管示例性實(shí)施例實(shí)現(xiàn)了具有三個(gè)輸入的布爾函數(shù)，本發(fā)明可以根據(jù)需要而被擴(kuò)展到例如四個(gè)輸入信號(hào)，通過(guò)提供具有按照本發(fā)明布置的多于三個(gè)晶體管的晶體管組。為了以任意期望的布爾函數(shù)處理四個(gè)輸入信號(hào)，例如需要實(shí)現(xiàn)包括四個(gè)晶體管組的晶體管矩陣，其中每個(gè)晶體管組具有四個(gè)晶體管，及同樣數(shù)量的互補(bǔ)的晶體管。這樣需要32個(gè)晶體管，用來(lái)實(shí)現(xiàn)取決于四輸入信號(hào)的布爾函數(shù)。
為了實(shí)現(xiàn)具有多于三個(gè)輸入變量的布爾函數(shù)，還可以在3個(gè)輸入端多路復(fù)用多個(gè)根據(jù)本發(fā)明編程的邏輯宏或函數(shù)發(fā)生器。然后可以用并行連接的邏輯宏的輸入信號(hào)a、b、c，控制在兩個(gè)邏輯宏的輸出信號(hào)間轉(zhuǎn)換的多路復(fù)用器的第四輸入信號(hào)。
如果特別選定的布爾函數(shù)不需要必須被實(shí)現(xiàn)，根據(jù)本發(fā)明的邏輯宏的相應(yīng)版圖可以進(jìn)一步被簡(jiǎn)化。如果，作為示例，XOR函數(shù)可以被省略，可能，如圖8中示出的，將晶體管組26和30在任何情況下固定連接至輸入信號(hào)a、b、c和各自的非反向輸入信號(hào)a_n、b_n、c_n。
還有可能通過(guò)有利的互連節(jié)省一些晶體管。例如，在圖7和8中，可能在晶體管402的漏極端D和晶體管503的源極端S之間及同樣在晶體管602的漏極端和晶體管703的源極端之間產(chǎn)生水平連接。這樣晶體管502和702就可以被節(jié)省了。在更多晶體管的情況下，類(lèi)似的簡(jiǎn)化電路也是可能的。
參考符號(hào)列表1 邏輯宏2、3、4 晶體管5 電源端6 開(kāi)關(guān)7 輸出端8、9開(kāi)關(guān)10、11、12 橋接線13、14、15、輸入端
16、17、1819、20、21 開(kāi)關(guān)/金屬化區(qū)域22 反向器23 與門(mén)24、25、26 晶體管組27、28、29、3031 輸出線32 電源端33、34、35 反向器36、37、38 開(kāi)關(guān)/金屬化區(qū)域39 半導(dǎo)體襯底40、41、42 柵極區(qū)域43、44、45 源極區(qū)域46、47、48 漏極區(qū)域49、50 電源端條帶51 輸出端條帶52 連接網(wǎng)53、54 輸入端條帶55、56、57、58 金屬化區(qū)域59、60、61 輸入端條帶62、63100邏輯宏102、103、104 PMOS晶體管106、108、109、開(kāi)關(guān)/金屬化區(qū)域119、120、121202、203、204 PMOS晶體管206、208、209219、220、221 開(kāi)關(guān)/金屬化區(qū)域302、303、304 PMOS晶體管306、308、309 開(kāi)關(guān)/金屬化區(qū)域
319、320、321402、403、404 NMOS晶體管406、408、409、開(kāi)關(guān)/金屬化區(qū)域419、420、421502、503、504 NMOS晶體管506、508、509、開(kāi)關(guān)/金屬化區(qū)域519、520、521602、603、604 NMOS晶體管606、608、609、開(kāi)關(guān)/金屬化區(qū)域619、620、621702、703、704 NMOS晶體管706、708、709、開(kāi)關(guān)/金屬化區(qū)域719、720、721a、b、c輸入信號(hào)a_n、b_n、c_n 互補(bǔ)輸入信號(hào)VDD、VSS 電源電壓電位Z 輸出信號(hào)M1、M2 金屬X1、X2 金屬化區(qū)域
權(quán)利要求
1.可掩模編程的邏輯宏(1)a)具有至少三個(gè)輸入端(13-18)和一個(gè)輸出端(7)；b)具有第一組(1)晶體管的至少三個(gè)晶體管(2、3、4)-形成在半導(dǎo)體襯底(39)上-每一個(gè)晶體管都具有可控制的通路(S-D)和控制端(G)；c)可以通過(guò)金屬化第一金屬化區(qū)域(6、8、9)，使可控制的通路(S-D)在電源端(5)和輸出端(7)之間相互串連連接；d)晶體管(2、3、4)以至少一個(gè)可控制通路可以通過(guò)金屬化(S-D)第一金屬化區(qū)域(6、8、9)跨接的方式被安置在半導(dǎo)體襯底(39)上；并且e)可以通過(guò)金屬化第二金屬化區(qū)域(19、20、21)，使對(duì)應(yīng)的輸入端(13-18)連接至對(duì)應(yīng)的控制端(G)。
2.如權(quán)利要求1的邏輯宏(1、100)，其特征在于，提供至少另一組(24、25、26)晶體管(102、103、104、202、203、204、302、303、304)，所述另一組晶體管與第一組(1)的晶體管(2、3、4)并聯(lián)在第一電源端(5)和輸出端(7)之間。
3.如權(quán)利要求2的邏輯宏(1、100)，其特征在于，晶體管(402、403、404、502、503、504、602、603、604、702、703、704)中的至少一個(gè)第一互補(bǔ)組(27、28、29、30)連接在第二電源端(32)和輸出端(7)之間。
4.如上述權(quán)利要求中至少一個(gè)所述的邏輯宏(1、100)，其特征在于，每個(gè)具有三個(gè)晶體管(2、3、4、102、103、104、202、203、204、302、303、304)的四個(gè)第一組(1、24、25、26)和每個(gè)具有三個(gè)互補(bǔ)的晶體管(402、403、404、502、503、504、602、603、604、702、703、704)的四個(gè)第二組(27、28、29、30)被提供用于實(shí)現(xiàn)布爾函數(shù)，存在于輸入端(13-18)的三個(gè)信號(hào)(a、b、c)控制各自的布爾函數(shù)并且函數(shù)結(jié)果以輸出信號(hào)(z)被輸出。
5.如權(quán)利要求4的邏輯宏(1、100)，其特征在于，通過(guò)第一和/或第二金屬化區(qū)域(X1、X2)的金屬化來(lái)限定各自的布爾函數(shù)。
6.如上述權(quán)利要求中至少一個(gè)所述的邏輯宏(1、100)，其特征在于，相應(yīng)的晶體管(2)在其半導(dǎo)體襯底(39)上在平面視圖中基本上具有一個(gè)矩形的摻雜晶體管區(qū)域(2)，其上形成有條帶型源極區(qū)域(43)、柵極區(qū)域(40)及漏極區(qū)域(46)，該源極、柵極和漏極區(qū)域(43、40、46)基本垂直于形成在半導(dǎo)體襯底(39)上的輸出端條帶(51)，并且可以通過(guò)對(duì)第一金屬化區(qū)域(X1)的金屬化使鄰近的晶體管(2、3)的源極和/或漏極區(qū)域(43、44)相互連接。
7.如權(quán)利要求6的邏輯宏(1、100)，其特征在于，晶體管組(1)的源極、柵極和漏極區(qū)域(43、44、45；40、41、42；46、47、48)在各種情況下基本以直線布置并且可以通過(guò)金屬化第一和域第二金屬化區(qū)域(X1、X2)相互連接。
8.根據(jù)權(quán)利要求6或7的邏輯宏(1、100)，其特征在于，相互平行的輸入端條帶(53、54)被提供為基本上垂直于柵極區(qū)域(40、41、42)，通過(guò)金屬化第二金屬化區(qū)域(X2)使柵極區(qū)域(40、41、42)與輸入端條帶(53、54)相連。
9.如權(quán)利要求8的邏輯宏(1、100)，其特征在于，輸入端條帶和/或輸出端條帶(51、53、54)和/或源極、柵極和漏極區(qū)域(43、40、46)具有至少部分金屬材料或含有金屬的材料。
10.如權(quán)利要求6-9中之一的邏輯宏(1、100)，其特征在于，柵極區(qū)域(40、41、42)具有多晶硅。
11.如上述權(quán)利要求中至少一個(gè)的邏輯宏(1、100)，其特征在于，晶體管形成為MOSFET晶體管。
12.如上述權(quán)利要求中至少一個(gè)的邏輯宏(1、100)，其特征在于，晶體管以矩陣式形式安置在晶體管矩陣中。
13.用于編程特別是如權(quán)利要求1-12之一所述的邏輯宏(1、100)的方法，具有如下步驟a)提供具有形成在半導(dǎo)體襯底(39)上的至少三個(gè)晶體管(2、3、4)的預(yù)制邏輯宏(1、100)，這些晶體管(2、3、4)每一個(gè)都具有源極、柵極和漏極區(qū)域(43、40、46)，以如下方式安置，位于柵極區(qū)域(40)下面的對(duì)應(yīng)的可控制通路可以通過(guò)金屬化第一金屬化區(qū)域(506、509)跨接源極或漏極區(qū)域，或者通過(guò)金屬化第一金屬化區(qū)域使第一晶體管(2)的至少一個(gè)源極區(qū)域和第二晶體管的漏極區(qū)域相互連接，并且具有至少一個(gè)電源端條帶(49、50)和輸出端條帶(51)；b)通過(guò)一個(gè)編程掩模以如下方式在半導(dǎo)體襯底(39)上金屬化第一金屬化區(qū)域(X1)對(duì)應(yīng)的第一可控制通路或者串連連接于第二可控制通路，或者跨接對(duì)應(yīng)的源極或漏極區(qū)域，并且至少一個(gè)源極區(qū)域(43)被連接至電源端條帶(50、49)并且至少一個(gè)漏極區(qū)域被連接至輸出端條帶(51)；c)在晶體管(2、3、4)的柵極區(qū)域金屬化第二金屬化區(qū)域(X2)；并且d)在第二金屬化區(qū)域(X2)上形成至少三個(gè)輸入端條帶(53、54、59、60)。
14.如權(quán)利要求13的方法，其特征在于，電源端條帶(49、50)、輸出端條帶(51)和第一金屬化的金屬化區(qū)域(X1)形成在預(yù)制邏輯宏(1、100)的同一個(gè)加工層中。
15.如權(quán)利要求13或14的方法，其特征在于晶體管用CMOS工藝生產(chǎn)。
全文摘要
可掩模編程的邏輯宏(1)具有至少三個(gè)輸入端(13－18)和一個(gè)輸出端(7)，具有第一組(1)晶體管的至少三個(gè)晶體管(2、3、4)－形成在半導(dǎo)體襯底(39)上－每個(gè)晶體管具有可控制的通路(S－D)和控制端(G)，通過(guò)金屬化第一金屬化區(qū)域(6、8、9)，使可控制的通路(S－D)在電源端(5)和輸出端(7)之間相互串連連接成為可能；這些晶體管(2、3、4)以至少一個(gè)可控制通路(S－D)可以通過(guò)金屬化第一金屬化區(qū)域(6、8、9)跨接的方式被安置在半導(dǎo)體襯底(39)上，并且通過(guò)金屬化第二金屬化區(qū)域(19、20、21)，使對(duì)應(yīng)的輸入端(13－18)連接至對(duì)應(yīng)的控制端(G)成為可能。
文檔編號(hào)H01L23/52GK1996601SQ20061012855
公開(kāi)日2007年7月11日 申請(qǐng)日期2006年5月19日 優(yōu)先權(quán)日2005年5月19日
發(fā)明者W·坎普, S·克佩, M·謝普勒 申請(qǐng)人:英飛凌科技股份公司