專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體器件。
背景技術：
下面的專利文獻1到3公開了具有電阻元件和電容元件的半導體器件。專利文獻1描述了一種半導體集成電路的輸入保護電路器件，其中輸入焊盤通過電阻器連接到電容器。專利文獻2也描述了一種半導體器件，其包括沿著一溝的表面形成的第一多晶硅層，以及淀積在所述第一多晶硅層上方的絕緣層上的第二多晶硅層，其中第二多晶硅層填充該溝并用作電阻器。專利文獻3也描述了一種半導體模擬集成電路，其中形成有電阻器和電容器。
日本特開2000-12778號公報[專利文獻2]日本特開平11-330375號公報[專利文獻3]日本特開平5-259416號公報在專利文獻1和3中，因為電阻器和電容器形成在分離的位置，所以難于使半導體器件小型化。在專利文獻2中，該溝的內(nèi)側(cè)是電阻器，其外側(cè)是電容器，并且電阻器與電容器被構造為集成在一起，因此不能將該結(jié)構應用于其中電阻器和電容器通過絕緣層相互隔離的電路結(jié)構。

發(fā)明內(nèi)容
本發(fā)明的目的是使包括電阻器和電容器的半導體器件的尺寸小型化。
根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，其包括半導體基板；所述半導體基板上的第一電阻元件；所述第一電阻元件上方的電容元件；以及所述第一電阻元件與所述電容元件之間的絕緣層。


圖1是根據(jù)本發(fā)明第一實施例的半導體器件的剖面圖。
圖2是圖1的半導體器件的平面圖。
圖3A到3F是示出制造圖1的半導體器件的方法的半導體器件的剖面圖。
圖4是根據(jù)本發(fā)明第二實施例的半導體器件的剖面圖。
圖5是示出制造圖4的半導體器件的方法的半導體器件的剖面圖。
圖6是示出半導體集成電路(半導體器件)的布局示例的圖。
圖7是示出根據(jù)本發(fā)明第三實施例的半導體集成電路(半導體器件)的布局示例的圖。
具體實施例方式
(第一實施例)隨著系統(tǒng)的小型化和便攜性的提高，需要以低的功耗運行的半導體集成電路。具體示例包括IC卡和ID芯片(RFID標簽)的應用，這些應用通常不允許具有作為電源的電池，在其中使用的半導體集成電路中，從要被照射的電磁波的能量中獲得電力以進行訪問，并且可以以低功耗實現(xiàn)寬廣的通信區(qū)域范圍。另一方面，針對該應用的電路，強烈要求低成本，由此需要減小半導體芯片的尺寸。
在IC卡和ID芯片的應用中，用于使電源穩(wěn)定的平滑電容器較大。在將平滑電容器與鐵電存儲器(FeRAM)混合在一起的處理中，具有大電容的鐵電電容器可以用作平滑電容器，因此其在減小芯片尺寸方面是有利的。另一方面，在該應用中，為了低功耗的目的，需要使用大的電阻器(具有高電阻的電阻器)來降低所消耗的電流，并且電路中使用的電阻器的面積變得相對較大，由此阻止了芯片尺寸減小。即，如果與通常的半導體集成電路類似將電阻器和電容器布置在半導體基板上的二維空間中的不同位置處，則這些電阻元件和電容元件所占用的面積較大，因此不能實現(xiàn)芯片尺寸的減小，并且難以使成本降低。在模擬電路中，考慮將諸如電阻器和電容器的無源元件進行三維設置，由此減小芯片尺寸。即使在這種半導體器件中，如果電阻器和電容器的位置在二維上相互移位，則在低功耗的模擬電路中無法期望減小芯片尺寸的效果。下面，將說明用于解決該問題的本發(fā)明的第一實施例。
圖1是根據(jù)本發(fā)明第一實施例的半導體器件的剖面圖。該半導體器件例如是IC(集成電路)卡或者RFID(射頻識別)標簽。
半導體基板100例如是硅基板。在該硅基板100中形成有N型阱101。在該N型阱101中形成有P型擴散層103。擴散層103構成了電阻器。在擴散層電阻器103的兩端處形成有P+型接觸區(qū)域102。在該擴散層電阻器103上方，隔著絕緣層104和105形成有下電極106。絕緣層104和105例如由二氧化硅制成。在下電極106上形成有介電材料107，此外，在該介電材料107上形成有上電極108。電容器120包括下電極106、介電材料107和上電極108。電容器120是鐵電電容器。下電極106例如由Pt(鉑)制成。鐵電材料107是PZT(鋯鈦酸鉛)。上電極108例如由IrO2(二氧化銥)制成。在上電極108上形成有絕緣層109。絕緣層109例如由二氧化硅制成。插接部(plug)110通過接觸孔連接到下電極106。插接部111通過接觸孔連接到上電極108。插接部112通過接觸孔連接到接觸區(qū)域102。插接部110到112例如由W(鎢)制成。插接部110和111是電容器120的端子。插接部112是電阻器103的端子。
電阻器103設置在半導體基板100上。絕緣層104和105設置在電阻器103與電容器120之間。插接部112經(jīng)由接觸孔連接到電阻器103?？梢詫㈦娮杵?03和電容器120布置在除插接部112以外的區(qū)域中的大面積上。此外，在電容器120下方?jīng)]有設置晶體管。通過這種方式，電容器120可以形成在半導體基板的平坦面上。
圖2是圖1的半導體器件的平面圖。半導體器件(半導體芯片)201例如包括焊盤202。電容器120被設置為疊置在電阻器103上方。在本實施例中，電阻器103和電容器120被層疊起來以三維地交疊。因為可以將電阻器103和電容器120布置為在半導體基板的深度方向上交疊，所以可以將半導體器件(半導體芯片)小型化。此處，將半導體基板的擴散層(通過其容易地實現(xiàn)了高電阻)用作電阻器103。與在DRAM存儲器單元中使用的晶體管和電容器的層疊結(jié)構相比，這種結(jié)構幾乎沒有制造問題，并且其在減小芯片尺寸方面(尤其是在需要大量電阻器和電容器的低功耗模擬電路中)具有顯著效果。尤其是在用于要求低功耗的便攜式應用的半導體集成電路中，因芯片尺寸減小可實現(xiàn)成本降低。
圖3A到3F是示出制造圖1的半導體器件的方法的半導體器件的剖面圖。以使用鐵電材料的情況為示例，將描述一種制造具有電阻器和電容器的三維結(jié)構的半導體器件的方法。
首先，如圖3A所示，執(zhí)行隔離出半導體基板的步驟。在該半導體基板(硅基板)上形成N型阱101。接下來，通過LOCOS(硅局部氧化)只對半導體基板的一部分表面進行選擇性地熱氧化，以形成二氧化硅104。由此，可以電隔離半導體基板上的多個元件。
接下來，如圖3B所示，將P型雜質(zhì)301離子注入到有源區(qū)域103，由此形成使用P型擴散層的電阻器103。
接下來，如圖3C所示，使用掩模將P型雜質(zhì)僅離子注入到區(qū)域102，由此形成P+型接觸區(qū)域102。
接下來，如圖3D所示，在半導體基板的表面上淀積層間絕緣層105，并且通過CMP(化學機械磨光)對該層間絕緣層105進行平面化。該層間絕緣層105例如由二氧化硅制成。
接下來，如圖3E所示，通過濺射在層間絕緣層105上淀積電容器的下電極106。該下電極例如由Pt制成。接下來，通過濺射在下電極106上淀積鐵電材料107。該鐵電材料107例如是PZT。接下來，通過濺射在鐵電材料107上淀積電容器的上電極108。該上電極108例如由IrO2制成。
接下來，通過光刻和刻蝕將上電極108構圖成預定形狀。然后，通過刻蝕將鐵電材料107構圖成預定形狀。隨后，通過光刻和刻蝕將下電極106構圖成預定形狀。下電極106、鐵電材料107和上電極108構成了鐵電電容器120。將該鐵電電容器120形成為交疊在擴散層電阻器103的上方。
接下來，如圖3F所示，在半導體基板的表面上淀積層間絕緣層109，并且通過CMP對該層間絕緣層109進行平面化。該層間絕緣層109例如由二氧化硅制成。然后通過刻蝕開出接觸孔，這些接觸孔通向下電極106、上電極108和電阻器接觸區(qū)域102。隨后，利用插接部110到112掩埋這些接觸孔，并對這些接觸孔進行平面化。插接部110到112例如由W制成。
然后，通過濺射在半導體基板的表面上淀積Al(鋁)。然后，將該Al刻蝕成預定圖案，由此形成金屬布線的第一層。隨后，通過典型的布線步驟，完成半導體集成電路(半導體器件)，該半導體集成電路具有擴散層電阻器103與鐵電電容器120相層疊的結(jié)構。
如上所述，根據(jù)本實施例，通過將電容器120布置成交疊在電阻器103的上方，可以使半導體器件的尺寸小型化，并且可以降低成本。此外，因為電阻器103可以由具有高電阻的電阻器制成，所以可以實現(xiàn)低功耗的半導體器件。此外，通過使用鐵電電容器作為電容器120，可以減小電容器120所占用的面積并且可以減小半導體器件的尺寸。
(第二實施例)圖4是根據(jù)本發(fā)明第二實施例的半導體器件的剖面圖。圖4的實施例與圖1的實施例的不同之處在于形成了電阻器401來代替電阻器103和接觸區(qū)域102。下面，將描述本實施例與第一實施例的不同之處。在其他方面，本實施例與第一實施例相同。
電阻器401由淀積在半導體基板上的絕緣層104上的多晶硅制成。將插接部112連接到電阻器401的兩端。與第一實施例類似，將該電容器120布置為交疊在電阻器401的上方。將絕緣層105布置在電阻器401與電容器120之間。
然后，將描述制造圖4的半導體器件的方法。首先，與第一實施例類似地執(zhí)行圖3A中所示的步驟。然后，如圖5所示，通過CVD(化學汽相淀積)在半導體基板的表面上淀積多晶硅401。通過光刻和刻蝕將多晶硅401構圖成預定形狀。該多晶硅401形成電阻器。隨后，執(zhí)行圖3D到3F中所示的步驟。然而，將插接部112連接到電阻器401的兩端。
在本實施例中，與第一實施例類似，通過將電容器120布置成交疊在電阻器401的上方，可以使半導體器件的尺寸小型化，并且可以降低成本。此外，因為電阻器401可以被制成具有高電阻的電阻器，所以可以實現(xiàn)低功耗的半導體器件。此外，通過使用鐵電電容器作為電容器120，可以減小電容器120所占用的面積，并且可以減小半導體器件的尺寸。
(第三實施例)圖6是示出半導體集成電路(半導體器件)的布局示例的圖。半導體集成電路600包括第一模擬電路601、第一電阻器602、電容器603、第二模擬電路604、第二電阻器605、存儲器606以及邏輯電路607。
在低功耗的模擬電路601和604中，主要在偏置電路中需要大電阻器以減少所消耗的電流。第一模擬電路601例如是帶隙基準電路(bandgap reference circuit(BGR))。第二模擬電路604例如是壓控振蕩器電路(VCO)。各模擬電路601和604都包括偏置電路。在該偏置電路中，使用大電阻器來產(chǎn)生偏置電壓或偏置電流。將第一電阻器602連接到第一模擬電路601中的偏置電路。將第二電阻器605連接到第二模擬電路604中的偏置電路。電阻器603是用于使半導體集成電路600的電源穩(wěn)定的平滑電容器。如果將電阻器602、605以及平滑電容器603二維地布置在分開的位置處，則布局效率較低并且半導體芯片600的尺寸變大。
圖7是示出根據(jù)本發(fā)明第三實施例的半導體集成電路(半導體器件)的布局示例的圖。半導體集成電路700包括第一模擬電路701、第一電阻器702、電容器703、第二模擬電路704、第二電阻器705、存儲器706以及邏輯電路707。存儲器706和邏輯電路707是數(shù)字電路。半導體集成電路700具有模擬電路701、704，以及混合在一起的數(shù)字電路706、707。
本實施例采用根據(jù)第一或第二實施例的半導體集成電路。將第一電阻器702和第二電阻器705布置在半導體基板上。將電容器703布置成交疊在第一電阻器702和第二電阻器705的上方。將絕緣層布置在電阻器702、705以及電容器703之間。
在低功耗的模擬電路701和704中，主要在偏置電路中需要大電阻器來減小所消耗的電流。第一模擬電路701例如是帶隙基準電路(BGR)。第二模擬電路704例如是壓控振蕩器電路(VCO)。各模擬電路701和704都包括偏置電路。在偏置電路中，使用大電阻器來產(chǎn)生偏置電壓或者偏置電流。將第一電阻器702連接到第一模擬電路701中的偏置電路。將第二電阻器705連接到第二模擬電路704中的偏置電路。電容器703是用于使半導體集成電路700的電源穩(wěn)定的平滑電容器。
因為將電阻器702、705以及平滑電容器703布置成相交疊，所以布局效率高，并且可以減小半導體芯片700的尺寸。在圖7的半導體集成電路700中，與圖6的半導體集成電路600相比，標號708表示的芯片區(qū)域的面積可以被削減，以減小芯片尺寸。
如上所述，在該實施例中，將用于模擬電路701和704的電阻器702和705鄰近地布置，并且被一起置于半導體集成電路700上的一部分中，由此獲得特定尺寸水平的二維開口空間。然后，將用作平滑電容器的鐵電電容器703層疊在這些電阻器702和705的上方，由此使得可以減小半導體芯片700的尺寸。
注意，上述實施例中的任意一個只示出了執(zhí)行本發(fā)明的實現(xiàn)示例，并且本發(fā)明的技術范圍不應當被理解為限制于這些實施例。即，本發(fā)明可以在不脫離該技術范圍、精神、或者其主要特征的情況下以各種形式來實施。
將電容元件布置成交疊在第一電阻元件的上方，使得半導體器件的尺寸可以小型化，并且可以降低成本。此外，因為電阻器可以被制造成具有高電阻的電阻器，所以可以實現(xiàn)低功耗的半導體器件。
相關申請的交叉引用本申請基于2005年8月30日提交的在先日本專利申請2005-249914號，并要求其優(yōu)先權，在此通過引用并入上述申請的全部內(nèi)容。
權利要求
1.一種半導體器件，包括半導體基板；所述半導體基板上的第一電阻元件；所述第一電阻元件上方的電容元件；以及所述第一電阻元件與所述電容元件之間的絕緣層。
2.根據(jù)權利要求1所述的半導體器件，進一步包括通過接觸孔連接到所述第一電阻元件的插接部，其中所述第一電阻元件和所述電容元件處于除所述插接部以外的區(qū)域中。
3.根據(jù)權利要求1所述的半導體器件，其中在所述電容元件的下方?jīng)]有晶體管。
4.根據(jù)權利要求1所述的半導體器件，其中所述第一電阻元件是使用所述半導體基板的擴散層的電阻元件。
5.根據(jù)權利要求1所述的半導體器件，其中所述第一電阻元件是使用淀積在所述半導體基板上的多晶硅的電阻元件。
6.根據(jù)權利要求1所述的半導體器件，其中所述電容元件是鐵電電容器。
7.根據(jù)權利要求1所述的半導體器件，還包括所述半導體基板上的第二電阻元件，其中所述電容元件在所述第一電阻元件和所述第二電阻元件的上方。
8.根據(jù)權利要求1所述的半導體器件，還包括連接到所述第一電阻元件的第一模擬電路。
9.根據(jù)權利要求8所述的半導體器件，還包括所述半導體基板上的第二電阻元件；以及連接到所述第二電阻元件的第二模擬電路，其中所述電容元件在所述第一電阻元件和所述第二電阻元件的上方。
10.根據(jù)權利要求8所述的半導體器件，還包括數(shù)字電路。
11.根據(jù)權利要求8所述的半導體器件，其中所述第一模擬電路包括偏置電路，該偏置電路通過使用所述第一電阻元件來生成偏置電壓或偏置電流。
12.根據(jù)權利要求8所述的半導體器件，還包括通過接觸孔連接到所述第一電阻元件的插接部，其中所述第一電阻元件和所述電容元件處于除所述插接部以外的區(qū)域中。
13.根據(jù)權利要求8所述的半導體器件，其中在所述電容元件的下方?jīng)]有晶體管。
14.根據(jù)權利要求8所述的半導體器件，其中所述第一電阻元件是使用所述半導體基板的擴散層的電阻元件。
15.根據(jù)權利要求8所述的半導體器件，其中所述第一電阻元件是使用淀積在所述半導體基板上的多晶硅的電阻元件。
16.根據(jù)權利要求8所述的半導體器件，其中所述電容元件是鐵電電容器。
17.根據(jù)權利要求1所述的半導體器件，其中所述電容元件、所述絕緣層和所述電阻元件被布置成相互直接接觸。
全文摘要
半導體器件。提供了一種半導體器件，其包括半導體基板、半導體基板上的第一電阻元件、所述第一電阻元件上方的電容元件、以及所述第一電阻元件與所述電容元件之間的絕緣層。
文檔編號H01L21/822GK1925156SQ20061006538
公開日2007年3月7日 申請日期2006年3月23日 優(yōu)先權日2005年8月30日
發(fā)明者倉田創(chuàng), 后藤邦彥 申請人:富士通株式會社