專利名稱：結(jié)型半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及結(jié)型半導(dǎo)體裝置的制造方法，尤其涉及靜電感應(yīng)晶體管等的結(jié)型半導(dǎo)體裝置的制造方法。
背景技術(shù)：
半導(dǎo)體碳化硅(SiC)與正被廣泛應(yīng)用于器件中的硅相比，由于帶隙能量(band gap energy)大等原因，所以適用于高電壓/大功率/高溫工作，正被期待應(yīng)用于功率器件等?，F(xiàn)在，正踴躍研究開發(fā)中的SiC功率器件的結(jié)構(gòu)主要被分類為MOS(金屬氧化物半導(dǎo)體)型器件和結(jié)型器件。本發(fā)明涉及提高靜電感應(yīng)晶體管(Static Induction TransistorSIT)和結(jié)型場效應(yīng)晶體管(Junction Field Effect TransistorJFET)等結(jié)型晶體管的性能的技術(shù)。
至今為止公開的使用了SiC的SIT、JFET有下述例子。
作為SIT的代表有例如、文獻(xiàn)(四戸孝等著“600V5A 4H-SiC SIT withLow RonS of 13m Ωcm2”SIデバイスシンポジウム講演論文集、Vol.17th，pp.41-45)和文獻(xiàn)((財(cái))新機(jī)能素子開発協(xié)會(huì)著“平成14年度新エネルギ一·産業(yè)技術(shù)総合開発機(jī)構(gòu)委託成果報(bào)告書、超低損失電力素子技術(shù)開発、素子化技術(shù)”)中公開的SIT。圖8中示出了文獻(xiàn)(四戸孝等著“600V5A 4H-SiC SIT with Low RonS of 13m Ωcm2”SIデバイスシンポジウム講演論文集、Vol.17th，pp.41-45)中公開的SIT的截面示意圖。該SIT 100由作為n型低電阻層的漏區(qū)101、作為n型高電阻層的漂移區(qū)102、n型低電阻區(qū)的源區(qū)103、形成為包圍這些源區(qū)的p型低電阻區(qū)的柵區(qū)104、漏極105、源極106、以及柵極107構(gòu)成。而且，形成了被柵區(qū)104夾持的溝道區(qū)108。該SIT 100是在漂移區(qū)102內(nèi)沒有溝道摻雜層、且表現(xiàn)出即使不向柵極107施加電壓時(shí)也成為導(dǎo)通狀態(tài)的常態(tài)導(dǎo)通特性的靜電感應(yīng)晶體管。該靜電感應(yīng)晶體管中，在制作柵區(qū)104時(shí)，進(jìn)行MeV(兆電子伏)級(jí)的高能離子注入。
作為JFET例如有文獻(xiàn)(J.H.Zhao et al.“6A，1kV 4H-SiCNormally-off Trenched-and-Implanted Vertical JFETs”MaterialsScience Forum Vols.457-460(2004)pp.1213-1216.)中公開的JFET。圖9示出了該文獻(xiàn)中公開的JFET的截面結(jié)構(gòu)圖。該JFET 110由作為n型低電阻層的漏區(qū)111、作為n型高電阻層的漂移區(qū)112、n型低電阻層的源區(qū)113、p型低電阻區(qū)和p型低電阻的柵區(qū)114、鈍化膜115、漏極116、源極117、柵極118、溝槽(trench)部119、以及源金屬層120構(gòu)成。該JFET的源區(qū)寬度d為1.45μm～1.95μm，非常狹窄。而且，溝道區(qū)的深度D也有2.1μm深。因此，在該JFET中，為了實(shí)現(xiàn)在不向柵極118施加電壓時(shí)為非導(dǎo)通狀態(tài)的常態(tài)截止特性，需要使源區(qū)寬度比1.95μm還窄，非常難以制作。而且，為了使柵區(qū)114為低電阻，需要高雜質(zhì)濃度。而且，在該JFET中，柵區(qū)114是通過在進(jìn)行2μm以上的深溝槽刻蝕而得到的底面和側(cè)面上實(shí)施多次離子注入而形成的。
圖10A、圖10B、圖10C是用于說明作為代表性的結(jié)型晶體管的靜電感應(yīng)晶體管(SIT)的動(dòng)作的圖。在圖10A、圖10B、圖10C中，標(biāo)號(hào)200表示漏極、標(biāo)號(hào)201表示漏區(qū)、標(biāo)號(hào)202表示漂移區(qū)、標(biāo)號(hào)203表示源區(qū)、標(biāo)號(hào)204表示柵區(qū)、標(biāo)號(hào)205表示源極、標(biāo)號(hào)206表示柵極、標(biāo)號(hào)207表示溝道摻雜層。在結(jié)型晶體管中，向襯底的兩面上設(shè)置的源極205和漏極200施加電壓，通過施加給包圍源區(qū)203而設(shè)置的柵極206的信號(hào)，控制在源/漏之間流過的主電流。示出了該靜電感應(yīng)晶體管中在高電阻層中設(shè)置有溝道摻雜層207以使溝道摻雜層207與柵區(qū)204連接的常態(tài)截止型的例子。
該SIT中，在向柵極206施加截止信號(hào)的狀態(tài)下，沒有主電流流過。常態(tài)截止型的SIT中，通過對柵極206施加0V或負(fù)電壓來保持截止?fàn)顟B(tài)。如圖10A所示，在截止?fàn)顟B(tài)下，漂移區(qū)202內(nèi)耗盡區(qū)dr寬廣、并且溝道摻雜層的電位處于高的狀態(tài)，所以來自源區(qū)203的電子(箭頭e)不能在漂移區(qū)202內(nèi)遷移。圖10B表示向柵極206施加了比截止?fàn)顟B(tài)下的電壓高的電壓的狀態(tài)。當(dāng)施加比截止?fàn)顟B(tài)下的電壓高的電壓作為柵電壓時(shí)，耗盡區(qū)dr變小，并且溝道摻雜層的電位變低，晶體管成為導(dǎo)通狀態(tài)，來自源極205的電子電流(箭頭e)流向漏極200。而且，在進(jìn)一步向柵極206施加正電壓時(shí)，柵/源之間形成的pn結(jié)成為正向偏置，如圖10C所示，引起從柵區(qū)204向漂移區(qū)202的空穴注入(箭頭h)。由于該空穴注入，發(fā)生從源區(qū)203起的電子注入，使漂移區(qū)的電傳導(dǎo)率變得更高，以將在n型漂移區(qū)中因空穴注入而發(fā)生的正電荷中和。由此，使導(dǎo)通電阻變得更低。
這樣，為了得到更低的導(dǎo)通電壓(電阻)，使向柵極施加正電壓而從源區(qū)注入到漂移區(qū)的電子增加是有效的。此時(shí)，在柵/源之間形成的pn結(jié)成為正向偏置，從柵極向源極流入空穴電流。為了使SIT高效率地工作，希望以更少的柵電流來控制更多的漏電流。因此，電流放大率(＝漏電流/柵電流)成為重要參數(shù)。
接著，對由高能離子注入所引起的損傷給復(fù)合態(tài)(recombinationstates)帶來的影響進(jìn)行考察。由于SiC中雜質(zhì)的擴(kuò)散系數(shù)小，所以在SiC中選擇性地形成深的導(dǎo)電區(qū)域時(shí)，不能采用通常在硅中所使用的熱擴(kuò)散法，而一般利用MeV級(jí)的高能離子注入?？v型的結(jié)型晶體管的柵區(qū)也一般通過高能離子注入來形成。這樣形成的離子注入層和其周圍殘留有在其后的活化熱處理中無法完全恢復(fù)的晶體缺陷。該晶體缺陷成為電子和空穴的復(fù)合態(tài)。因此，在向如圖10C所示的SIT的柵極206施加正偏壓、以使其動(dòng)作的情況下，從柵區(qū)204注入的空穴(箭頭h2)和從源區(qū)203注入的電子(箭頭e2)經(jīng)存在于柵區(qū)204附近的復(fù)合態(tài)(圖中以x標(biāo)記表示)進(jìn)行復(fù)合，由此降低了電流放大率。
下面，對常態(tài)截止特性進(jìn)行說明。在功率器件中，因發(fā)生某種異常而中斷了給柵極的控制信號(hào)的情況下，希望器件變?yōu)榻刂範(fàn)顟B(tài)。因此，在功率器件中，具有常態(tài)截止特性成為重要的條件。在上述的圖8的結(jié)構(gòu)中，為了獲得常態(tài)截止特性，必須使相鄰的柵區(qū)間距離和源區(qū)寬度極短。圖11A和圖11B是分別表示對源區(qū)寬度窄的現(xiàn)有的器件和源區(qū)寬度寬的器件進(jìn)行比較的圖。圖11A表示源區(qū)寬度窄的情況，圖11B表示源區(qū)寬度寬的情況。標(biāo)號(hào)200表示漏極、標(biāo)號(hào)201表示漏區(qū)、標(biāo)號(hào)202表示漂移區(qū)、標(biāo)號(hào)203表示源區(qū)、標(biāo)號(hào)204表示柵區(qū)、標(biāo)號(hào)205表示源極、標(biāo)號(hào)206表示柵極。
如圖11A所示的器件，如果使源區(qū)寬度變窄、柵區(qū)間距離變短，則制造變困難，同時(shí)如圖所示在器件整個(gè)面積中所占有的有效區(qū)域(圖中以標(biāo)號(hào)ER表示)減少，其結(jié)果，導(dǎo)通電壓(電阻)上升。
在圖8所示的SIT的情況下，通過MeV級(jí)的高能離子注入來形成柵區(qū)，所以在從柵極注入了少數(shù)載流子的情況下，經(jīng)由離子注入所引起的復(fù)合態(tài)的復(fù)合變多，不能提高在漏/源之間的高電阻層發(fā)生電導(dǎo)率調(diào)制的雙極模式工作時(shí)的特性。而且，由于是沒有引入溝道摻雜結(jié)構(gòu)的結(jié)構(gòu)，所以很難獲得常態(tài)截止特性。
在圖9所示的JFET的情況下，為了得到常態(tài)截止特性，必須制作寬1.5μm、深2μm左右的極其微細(xì)的溝槽結(jié)構(gòu)，而且還必須設(shè)置柵層直到其側(cè)壁，制造困難。而且，不得不降低器件中源區(qū)所占的比例，成為改善導(dǎo)通電壓(電阻)的障礙。
在向柵極施加正偏壓而使現(xiàn)有的結(jié)型晶體管工作的情況下，從柵區(qū)注入的空穴和從源區(qū)注入的電子經(jīng)由離子注入而產(chǎn)生的表面態(tài)(surfacestates)進(jìn)行復(fù)合，存在電流放大率降低的問題。
而且，在現(xiàn)有的結(jié)型晶體管中，為了得到常態(tài)截止特性，必須使相鄰的柵區(qū)間距離和源區(qū)寬度極短。如果使源區(qū)寬度變窄、使柵區(qū)間距離變短，則難于制造，并且在器件整個(gè)面積中占有的有效區(qū)域減少，其結(jié)果，存在導(dǎo)通電壓(電阻)上升的問題。
因此，希望建立一種器件結(jié)構(gòu)的結(jié)型半導(dǎo)體裝置的制造方法，能夠以容易的制造工序來實(shí)現(xiàn)汽車的電動(dòng)機(jī)控制用等所要求的具有常態(tài)截止特性的高性能的結(jié)型器件。

發(fā)明內(nèi)容
本發(fā)明提供一種結(jié)型半導(dǎo)體裝置的制造方法，包括在第一導(dǎo)電型的半導(dǎo)體襯底的一個(gè)面上形成第一高電阻層的工序；在第一高電阻層上形成溝道摻雜層的工序；在溝道摻雜層上形成第二高電阻層的工序；在第二高電阻層上形成作為源區(qū)的第一導(dǎo)電型的低電阻層的工序；進(jìn)行局部刻蝕直至低電阻層和第二高電阻層的中途深度的工序；在已刻蝕的部分的下部形成柵區(qū)的工序；在柵區(qū)和源區(qū)之間的區(qū)域的表面形成保護(hù)膜的工序；在低電阻層上接合源極、在柵區(qū)上接合柵極、以及在半導(dǎo)體襯底的另一面上接合漏極的工序；以及在源極和柵極的上方形成上層電極的工序。
根據(jù)本發(fā)明，與現(xiàn)有的結(jié)型晶體管的制造方法不同，在預(yù)先刻蝕至源區(qū)下面和溝道摻雜層上面之間的高度的面上，使用較低能量的離子注入來形成柵區(qū)。由此，能夠減少由在離子注入時(shí)發(fā)生的、在其后的活化熱處理中也不能恢復(fù)的晶體缺陷引起的復(fù)合態(tài)。在使用了本發(fā)明的制造方法的結(jié)型晶體管中，從柵區(qū)注入的少數(shù)載流子和從源區(qū)注入的多數(shù)載流子的復(fù)合得到抑制，可以提高電流放大率、能夠減小導(dǎo)通電壓(電阻)。
上述結(jié)型半導(dǎo)體裝置的制造方法，優(yōu)選使用離子注入法來進(jìn)行形成柵區(qū)的工序。
上述離子注入法的注入能量優(yōu)選在大于等于幾十KeV、小于等于1MeV。
用于上述結(jié)型半導(dǎo)體裝置中的半導(dǎo)體晶體優(yōu)選為碳化硅。


圖1是本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體裝置(以靜電感應(yīng)晶體管(SIT)為例)的局部截面圖。
圖2是本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體裝置(以靜電感應(yīng)晶體管(SIT)為例)的俯視圖。
圖3A是說明本實(shí)施例的結(jié)型半導(dǎo)體裝置的動(dòng)作的圖，是表示向柵極施加小于等于夾斷(pinch off)電壓的電壓時(shí)的狀態(tài)的圖。
圖3B是說明本實(shí)施例的結(jié)型半導(dǎo)體裝置的動(dòng)作的圖，是表示向柵極施加大于等于夾斷電壓的電壓時(shí)的狀態(tài)的圖。
圖3C是說明本實(shí)施例的結(jié)型半導(dǎo)體裝置的動(dòng)作的圖，是表示向柵極施加了更高電壓時(shí)的狀態(tài)的圖。
圖4A是表示現(xiàn)有工藝時(shí)的SIT的電流電壓特性的圖。
圖4B是表示本發(fā)明的工藝時(shí)的SIT的電流電壓特性的圖。
圖5是表示通過本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體裝置的制造方法來制造靜電感應(yīng)晶體管的工序的流程圖。
圖6A～6D是表示通過本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體裝置的制造方法來制造靜電感應(yīng)晶體管的各工序中的半導(dǎo)體襯底的截面圖。
圖7A～7C是表示通過本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體裝置的制造方法來制造靜電感應(yīng)晶體管的各工序中的半導(dǎo)體襯底的截面圖。
圖8是現(xiàn)有的SIT的截面示意圖。
圖9是現(xiàn)有的JFET的截面示意圖。
圖10A～10C是說明現(xiàn)有的典型的結(jié)型晶體管的動(dòng)作的圖。
圖11A、11B是表示對源區(qū)寬度窄的器件和源區(qū)寬度寬的器件進(jìn)行比較的圖。
具體實(shí)施例方式
下面，參照附圖對本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行詳細(xì)說明。
圖1和圖2分別是本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體裝置(以靜電感應(yīng)晶體管(SIT)為例)的局部的截面結(jié)構(gòu)圖和俯視結(jié)構(gòu)圖。圖2中示出了具有5個(gè)源極的靜電感應(yīng)晶體管的例子，圖1放大示出了圖2的A-A截面處的1個(gè)源極的結(jié)構(gòu)。靜電感應(yīng)晶體管10中設(shè)置有由形成于碳化硅(SiC)晶體的一個(gè)面上的n型(第一導(dǎo)電型)低電阻層(n+層)構(gòu)成的漏區(qū)11；由形成于SiC晶體的另一個(gè)面上的n型低電阻層(n+層)構(gòu)成的源區(qū)12；形成于源區(qū)12的周圍的p型(第二導(dǎo)電型)柵區(qū)13；源區(qū)12和漏區(qū)11之間的n型高電阻層(n-層)14；以及設(shè)置于n型高電阻層14內(nèi)、并與柵區(qū)13連接的p型溝道摻雜層15。而且，在靜電感應(yīng)晶體管10中，在柵區(qū)13和源區(qū)12之間的SiC晶體的表面上設(shè)有表面保護(hù)膜17。并且，在靜電感應(yīng)晶體管10中，還設(shè)有與漏區(qū)11接合的漏極18、與源區(qū)12接合的源極19、與柵區(qū)13接合的柵極20。而且，圖2中示出了設(shè)置于源極19和柵極20的上部的上層電極21。
圖3A、圖3B、圖3C是說明本實(shí)施例的靜電感應(yīng)晶體管的動(dòng)作的圖。圖3A中示出了該靜電感應(yīng)晶體管10中，在源極19和漏極18之間施加漏電壓VD，向柵極20施加小于等于夾斷電壓的電壓的狀態(tài)。此時(shí)，在漂移區(qū)14b內(nèi)的耗盡區(qū)dr寬廣，并且，溝道摻雜層15的電位高，所以來自源區(qū)12的電子(箭頭e)被耗盡層dr和溝道摻雜層15的障壁阻擋，不能流入漂移區(qū)14b。另一方面，如圖3B所示，在向柵極20施加大于等于夾斷電壓的電壓時(shí)，耗盡層dr變窄，并且，溝道摻雜層15的電位下降，電子(箭頭e2)流入源極19和漏極18之間，電流流過。并且，如圖3C所示，如果進(jìn)一步向柵極20施加電壓，則發(fā)生從柵區(qū)13向漂移區(qū)14b的空穴(箭頭h1)注入。由此，為了滿足電荷中和條件，發(fā)生從源區(qū)12起的電子(箭頭e1)注入，發(fā)生高電阻層的傳導(dǎo)率調(diào)制。由此，導(dǎo)通電阻也下降。
在由圖10A、圖10B、圖10C所示的現(xiàn)有的制造方法制作的結(jié)構(gòu)中，在施加了電壓的情況下，來自源區(qū)的電子和來自柵區(qū)的空穴復(fù)合，從而導(dǎo)致來自源區(qū)的、到達(dá)漏極的電子減少。因此，電流放大率下降。但是，根據(jù)本發(fā)明的后述的制造方法，預(yù)先對要形成柵區(qū)的部分進(jìn)行刻蝕，刻蝕從源區(qū)下面起到溝道摻雜層上面之間的深度，然后，通過較低能量的離子注入來形成柵區(qū)。通過使用該工藝，可以降低在離子注入時(shí)產(chǎn)生的、通過其后的熱處理也不能恢復(fù)的晶體缺陷，并能夠提高器件的電流放大率。并且，本發(fā)明中，通過設(shè)置溝道摻雜層，可以在確保常態(tài)截止特性的同時(shí)，拓寬相鄰的柵區(qū)間距離或源區(qū)寬度。因此，制造變得容易，能夠擴(kuò)大在器件整個(gè)面積中占有的有效區(qū)域，其結(jié)果，可以實(shí)現(xiàn)導(dǎo)通電壓(電阻)的抑制。
下面，使用圖1對依據(jù)本發(fā)明的實(shí)施例所制造的結(jié)型半導(dǎo)體裝置(以靜電感應(yīng)晶體管(SIT)為例)的結(jié)構(gòu)進(jìn)行說明。圖1中，作為實(shí)施例，示出了以阻斷電壓600V為目標(biāo)而設(shè)計(jì)的SIT。襯底使用了從(0001)面偏移了8度的低電阻的n型4H-SiC襯底，在本SIT中，該襯底成為漏區(qū)11。襯底上的n型高電阻層14是用于阻斷向源/漏間施加的高電壓的層，本實(shí)施例中設(shè)定為厚10μm、雜質(zhì)濃度1×1016cm-3，以阻斷大于等于600V的電壓。將高電阻層上的p型溝道摻雜層的厚度和雜質(zhì)濃度設(shè)定成即使在源/漏間施加了高電壓時(shí)、柵/源間電壓VGS＝0V的情況下晶體管也不導(dǎo)通。本實(shí)施例中設(shè)定為厚0.1μm～0.5μm、雜質(zhì)濃度2×1017～4×1019cm-3。在溝道摻雜層上夾著厚0.2μm～0.4μm、雜質(zhì)濃度1×1016cm-3的高電阻層，設(shè)置了厚0.2μm～0.4μm、雜質(zhì)濃度1～4×1019cm-3的低電阻的n型源區(qū)。并且，在源區(qū)的周圍設(shè)置了厚2μm、雜質(zhì)濃度1×1019cm-3左右的低電阻p型柵區(qū)。如圖2所示，源極是細(xì)長的島狀的形狀，在一個(gè)器件上具有多個(gè)源極。一個(gè)源極的尺寸為寬3～10μm、長100～1000μm左右。包括柵區(qū)和源區(qū)在內(nèi)的單位器件的周期為約10～30μm。
圖4中示出了本發(fā)明的實(shí)施例中的SIT的電流電壓特性和沒有使用本發(fā)明來制作的SIT的特性。并且，將兩者的特性值總結(jié)于表1中[表1]

在現(xiàn)有方法中，在源區(qū)的分離刻蝕前，利用大于等于2MeV的高能離子注入來形成柵區(qū)。除了源區(qū)分離刻蝕、柵區(qū)離子注入的順序和離子注入條件以外，使用相同的制作工序。圖4A示出了以現(xiàn)有的制造方法制作的SIT的電流電壓特性，圖4B示出了以本發(fā)明的制造方法制作的本發(fā)明的晶體管的電流電壓特性。橫軸表示漏電壓，縱軸表示漏電流密度。曲線C10、C11、C12、C13、C14、C15分別是柵電流為0、1.52、3.03、4.55、6.06、7.58(A/cm2)的電流電壓特性，曲線C20、C21、C22、C23、C24、C25分別表是柵電流為0、1.52、3.03、4.55、6.06、7.58(A/cm2)的電流電壓特性。根據(jù)這些電流電壓特性，如表1所示，使用現(xiàn)有的制造方法的情況下，電流放大率和導(dǎo)通電壓分別為13和1.2。另外，在使用本發(fā)明的制造方法的情況下，電流放大率和導(dǎo)通電壓分別為44和0.8。顯然，使用本發(fā)明的制作工藝大大地改善了電流放大率和導(dǎo)通電壓。并且，比較各種結(jié)構(gòu)的SIT，可以確認(rèn)平均大約3倍左右的電流放大率。
下面，對本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體(以SIT為例)的制造方法進(jìn)行說明。圖5是表示利用本發(fā)明的實(shí)施例的結(jié)型半導(dǎo)體裝置的制造方法來制造靜電感應(yīng)晶體管(SIT)的工序的流程圖。并且，圖6A～6D和圖7A～7C是在各工序下的截面結(jié)構(gòu)圖。結(jié)型半導(dǎo)體裝置的制造方法由以下工序構(gòu)成在第一導(dǎo)電型的半導(dǎo)體襯底上形成第一高電阻層的工序(步驟S11)；在第一高電阻層上形成溝道摻雜層的工序(步驟S12)；在溝道摻雜層上形成第二高電阻層的工序(步驟S13)；形成作為源區(qū)的第一導(dǎo)電型的低電阻層的工序(步驟S14)；進(jìn)行局部刻蝕直至低電阻層和第二高電阻層的中途深度的工序(步驟S15)；在刻蝕工序中刻蝕掉的部分的下部形成柵區(qū)的工序(步驟S16)；形成表面保護(hù)膜的工序(步驟S17)；形成源極、柵極、以及漏極的電極形成工序(步驟S18)；以及在源極和柵極側(cè)形成上層電極的工序(步驟S19)。
在形成第一高電阻層的工序(步驟S11)中，通過外延生長法在SiC高濃度n型襯底30上以10μm的厚度外延生長以濃度1×1016cm-3的氮作為雜質(zhì)進(jìn)行了摻雜的SiC層31。然后，在形成溝道摻雜層的工序(步驟S12)中，通過外延生長法，以鋁作為雜質(zhì)，按照1×1017～1×1019cm-3的濃度，生長0.1～0.5μm的SiC層32。在形成高電阻層的工序(步驟S13)中，在上述步驟之后，按照0.2～0.5μm的厚度外延生長以濃度1×1016cm-3的氮作為雜質(zhì)進(jìn)行了摻雜的SiC層33。然后，在形成低電阻層的工序(步驟S14)中，在SiC層33上，按照0.2～0.4μm的厚度外延生長以濃度1～5×1019cm-3的氮作為雜質(zhì)進(jìn)行了摻雜的SiC層34(圖6A)。溝道摻雜層(SiC)32和源層(SiC層)34也可通過離子注入來形成。
然后，進(jìn)行用于分離源區(qū)的刻蝕工序(步驟S15)(圖6B)?？涛g掩模使用CVD硅氧化膜，在光刻工序中形成抗蝕劑圖形之后，利用RIE等對CVD硅氧化膜進(jìn)行刻蝕，而且將CVD硅氧化膜作為掩模35來對SiC進(jìn)行刻蝕。在SiC刻蝕中可以利用使用了SF6等的RIE等?？涛g從源層34的下面起進(jìn)行至溝道摻雜層32的上面之間的高度。本實(shí)施例中的刻蝕深度為約0.3～0.6μm。由于刻蝕深度相對于源區(qū)寬度和柵區(qū)寬度而言較淺，所以容易實(shí)施。
在形成柵區(qū)的工序(步驟S16)中，通過選擇性離子注入形成p型柵區(qū)G。圖6C中，首先，形成離子注入掩模36，該離子注入掩模36用于保護(hù)不在表面形成柵區(qū)的區(qū)域。
作為掩模材料可以利用CVD(化學(xué)氣相沉積法)硅氧化膜或金屬。
光刻工序中，涂布抗蝕劑之后，除去要進(jìn)行離子注入的區(qū)域的抗蝕劑。該工序中，利用光致抗蝕劑形成掩模，該掩模以要形成柵區(qū)的區(qū)域?yàn)殚_口。這是通過利用反應(yīng)性離子刻蝕(RIE)等進(jìn)行刻蝕、除去要進(jìn)行離子注入的區(qū)域的掩模材料而形成的。這樣，在形成離子注入掩模之后，進(jìn)行用于形成柵區(qū)的離子注入(圖中箭頭A)。
例如，作為從表面進(jìn)行離子注入的離子種類可使用鋁。若設(shè)器件的耐壓為600V，則考慮了由溝道摻雜層實(shí)現(xiàn)的耐壓提高效果，從源區(qū)上面到柵區(qū)下面的必要距離約為2μm左右。為了不進(jìn)行源區(qū)的分離刻蝕、而形成約2μm深的柵區(qū)，需要以2MeV左右的高能量進(jìn)行離子注入。本實(shí)施例中，由于在源區(qū)的分離刻蝕中進(jìn)行了0.3～0.6μm的刻蝕，所以可以將離子注入能量降低至1MeV左右。注入量設(shè)計(jì)成使雜質(zhì)濃度為大約1×1018～1×1019cm-3。注入后，通過刻蝕除去離子注入掩模36(圖6D)。
離子注入后，以電的方式在半導(dǎo)體中對注入離子進(jìn)行活化，同時(shí)進(jìn)行用于消除由于離子注入而產(chǎn)生的晶體缺陷的活化熱處理。使用高頻熱處理爐等，在1700～1800℃左右的高溫下進(jìn)行約10分鐘左右的熱處理。使用氬氣作為氣氛氣體。
在形成保護(hù)膜38的工序(S17)中，如圖7A所示，首先，為了除去在離子注入和活化熱處理的工序中形成的表面層，進(jìn)行熱氧化后除去氧化膜的犧牲氧化。氧化條件為例如在干氧氣中、1100℃下、20小時(shí)等。氧化膜的除去中使用氟化氫。在犧牲氧化后，再次進(jìn)行熱氧化，形成氧化膜。其后，進(jìn)行用于減少SiC氧化膜界面的雜質(zhì)態(tài)(impurity level)的熱處理(POAPost Oxidation Anneal，氧化后退火)。POA在氫、氮氧化物(NO、N2O)或氬氣氛中，在800～1300℃左右的高溫下進(jìn)行。POA之后，形成CVD氧化膜或CVD氮化膜。
之后，在源區(qū)、柵區(qū)、漏區(qū)上分別形成電極SC、GC、DC(圖7B)。源極、漏極使用鎳或鈦，柵極使用鈦/鋁等。各電極通過蒸鍍或?yàn)R鍍等形成，圖形形成中可采用光刻工藝和干法刻蝕、濕法刻蝕、剝離(lift-off)法等。并且，形成電極后，進(jìn)行熱處理，以減小金屬和半導(dǎo)體的接觸電阻。條件為800～1000℃、10～30分鐘左右。
最后，進(jìn)行上層配線工序，把分離后的源極取出為一個(gè)電極(圖7C)。形成了CVD氧化膜等作為層間膜40之后，通過光刻工藝和刻蝕，除去源極部分的CVD氧化膜等，使源極露出之后，層疊上層電極OC。電極材料使用鋁。
這樣，可以制造圖1和圖2所示的具有常態(tài)截止特性的高性能SIT。并且，關(guān)于各層的厚度和離子注入能量等，本實(shí)施例所示的具體數(shù)值只不過是一個(gè)例子，可以在實(shí)現(xiàn)本發(fā)明的范圍內(nèi)適當(dāng)變更。
并且，本實(shí)施例中，也可以是將工藝說明中的P和N的極性反轉(zhuǎn)后的相反極性的類型。并且，本實(shí)施例中，對SiC的示例進(jìn)行了說明，但本發(fā)明也可適用于其它的半導(dǎo)體。
本發(fā)明可以用于高性能的結(jié)型半導(dǎo)體裝置及其制造。
權(quán)利要求
1.一種結(jié)型半導(dǎo)體裝置的制造方法，其特征在于，包括在第一導(dǎo)電型的半導(dǎo)體襯底(30)的一個(gè)面上形成第一高電阻層(31)的工序；在所述第一高電阻層(31)上形成溝道摻雜層(32)的工序；在所述溝道摻雜層(32)上形成第二高電阻層(33)的工序；在所述第二高電阻層(33)上形成作為源區(qū)的第一導(dǎo)電型的低電阻層(34)的工序；進(jìn)行局部刻蝕直到所述低電阻層(34)和所述第二高電阻層(33)的中途深度的工序；在所述刻蝕后的部分的下部形成柵區(qū)(G)的工序；在所述柵區(qū)(G)和所述源區(qū)之間的區(qū)域的表面形成保護(hù)膜(38)的工序；在所述低電阻層上接合源極(SG)、在所述柵區(qū)上接合柵極(GC)、以及在所述半導(dǎo)體襯底的另一面上接合漏極(DC)的工序；以及在源極(SC)和柵極(GC)的上方形成上層電極(OC)的工序。
2.根據(jù)權(quán)利要求1所述的結(jié)型半導(dǎo)體裝置的制造方法，其特征在于，使用離子注入法來進(jìn)行形成所述柵區(qū)的工序。
3.根據(jù)權(quán)利要求2所述的結(jié)型半導(dǎo)體裝置的制造方法，其特征在于，所述離子注入法中的注入能量大于等于幾十keV小于等于1MeV。
4.根據(jù)權(quán)利要求1所述的結(jié)型半導(dǎo)體裝置的制造方法，其特征在于，所述結(jié)型半導(dǎo)體裝置所使用的半導(dǎo)體晶體為碳化硅。
全文摘要
結(jié)型半導(dǎo)體裝置的制造方法。該結(jié)型半導(dǎo)體裝置的制造方法由以下工序構(gòu)成第一高電阻層形成工序；溝道摻雜層形成工序；第二高電阻層形成工序；形成作為源區(qū)的第一導(dǎo)電型的低電阻層(34)的工序；進(jìn)行局部刻蝕直至低電阻層(34)和第二高電阻層(33)的中途深度的工序；在刻蝕工序中刻蝕后的部分的下部形成柵區(qū)(G)的工序；以及在柵區(qū)(G)和源區(qū)之間的區(qū)域的表面形成保護(hù)膜(38)的工序。在預(yù)先刻蝕到了源區(qū)下面和溝道摻雜層的上面之間的高度的面上，使用較低能量的離子注入來形成柵區(qū)。
文檔編號(hào)H01L21/337GK1838390SQ20061006538
公開日2006年9月27日 申請日期2006年3月23日 優(yōu)先權(quán)日2005年3月23日
發(fā)明者野中賢一, 橋本英喜, 橫山誠一, 巖永健介, 齊藤吉三, 巖黑弘明, 清水正章, 福田祐介, 西川恒一, 前山雄介 申請人:本田技研工業(yè)株式會(huì)社, 新電元工業(yè)株式會(huì)社