專利名稱：半導(dǎo)體器件的測試裝置和用于制造測試裝置的基版的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件測試技術(shù)領(lǐng)域，特別涉及一種MOSFET(金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管)的WAT(晶片可接受度測試)的測試裝置和用于制造測試裝置的基版。
背景技術(shù)：
隨著半導(dǎo)體制造技術(shù)的飛速發(fā)展，半導(dǎo)體器件為了達到更快的運算速度、更大的數(shù)據(jù)存儲量以及更多的功能，半導(dǎo)體晶片朝向更高的元件密度、高集成度方向發(fā)展，柵極變得越來越細且長度變得較以往更短。因此形成柵極的圖案化精度更高，淺溝槽隔離(STI，shallow trench isolation)技術(shù)普遍用于柵極的隔離。局部互連常用于電連接局部區(qū)域中的元件，例如MOS晶體管等。通常MOSFET的制造工藝首先是在硅襯底上形成場氧化絕緣層，例如氧化硅膜和氮化硅膜，圖案化絕緣層并通過光刻和刻蝕工藝在絕緣層上形成開口，開口具有與界定出有源區(qū)的隔離區(qū)相對應(yīng)的形狀。申請?zhí)枮?00310102359.1的中國專利描述了具有多個有源區(qū)和隔離區(qū)的半導(dǎo)體襯底，通過利用氮化硅膜作為掩膜，刻蝕硅襯底以形成隔離溝槽，然后利用化學(xué)氣相淀積(CVD)等方法沉積如氧化硅膜的絕緣層，以將該絕緣層埋入或者嵌入隔離溝槽中。利用化學(xué)機械研磨方法(CMP)將沉積在氮化硅膜上的不必要的絕緣膜去除。在接下來的工藝步驟中，去除用作掩膜的氮化硅膜，并且進行必要的離子注入。之后，在有源區(qū)的表面上形成柵極氧化膜和多晶硅膜。利用光刻膠圖案通過各向異性刻蝕將柵極氧化膜和多晶硅膜圖案化，以形成被絕緣的柵電極。通過高精度的圖案化能夠形成具有極短柵極長度的柵電極。在離子被注入柵電極兩側(cè)的區(qū)中以形成擴展區(qū)之后，沉積如氧化硅膜的絕緣膜并進行各向異性刻蝕以形成側(cè)壁間隔層。通過利用柵電極和側(cè)壁間隔層作為掩膜，進行離子注入以形成高雜質(zhì)濃度的或深的源/漏極區(qū)，然后進行退火以激活注入的雜質(zhì)離子。
如果要降低柵電極和源/漏極區(qū)的電阻，則在硅襯底的表面上沉積例如鈷的能夠被硅化的金屬，并通過硅化反應(yīng)在硅表面上形成硅化物層。隨后，沉積級間絕緣層，通過各向異性刻蝕穿過級間絕緣層形成用于局部互連的凹槽和用于連接電極的通孔。局部互連凹槽具有固定的寬度。沉積例如鈦、氮化鈦和鎢的金屬層，以將該金屬層埋入通孔和局部互連凹槽中。通過CMP等方法將沉積在級間絕緣層表面上的不必要的金屬層去除。之后，形成必要的上層布線和一層或多層級間絕緣層。
硅襯底表面上的柵電極和局部互連具有較高的集成密度并需要很高的精度。高精度的光刻需要下置層的表面非常平坦。如果該表面不規(guī)則，則光刻的圖像轉(zhuǎn)移精度將要下降。如果要被刻蝕的柵電極和局部互連(包括通孔)的面積分布有變化，則刻蝕速度將隨著這種變化而改變。在STI處理中如果隔離區(qū)的面積分布不均勻，則在CMP過程中，埋入大寬度溝槽中的氧化硅的中心區(qū)域會比其它區(qū)域被研磨得快，造成氧化硅的中心區(qū)域凹陷。在大寬度溝槽之間的小寬度的有源區(qū)或者有源區(qū)密布的區(qū)域中，CMP不停止于氮化硅膜，有源區(qū)會被研磨造成侵蝕。如果襯底表面的平坦性由于這些現(xiàn)象而喪失，則對后面的對上層的光刻處理產(chǎn)生不利影響。如果通路導(dǎo)體和局部互連的分布有變化，則在導(dǎo)電層被埋入穿過級間絕緣層而形成的通路孔和局部互連凹槽之后進行的CMP中，會出現(xiàn)類似的現(xiàn)象。
為了保證表面平坦性，在形成柵電極的時候，最好形成偽柵電極，以使得柵電極的分布均勻。在布置通孔和局部互連凹槽的時候最好分布偽局部互連，這樣的偽結(jié)構(gòu)區(qū)通常通過自動計算來設(shè)計。但是，這樣的結(jié)構(gòu)在用于測試MOSFET電性能參數(shù)時會引起其它的問題，如圖1A和圖1B所示。圖1A為具有偽柵極結(jié)構(gòu)的MOSFET電路的基版圖，圖1B為利用圖1A所示基版制造的具有偽柵極的MOSFET器件結(jié)構(gòu)示意圖。圖1A中，140為隔離區(qū)，110為有源區(qū)，120為柵極，130為互連孔。圖1B中，100為半導(dǎo)體襯底，G為柵電極，S為源電極，D為漏電極，11、12、13、14為偽柵極，它們分布在有源區(qū)100上，140為場氧化隔離區(qū)。由圖1B可以看出，由于偽柵極11、12、13、14位于有源區(qū)上，其兩側(cè)分別具有源極和漏極，且與真正柵電極G的源極和漏極形成連接，從而形成了寄生MOSFET。在進行MOSFET的WAT測試時，在柵極和源極之間施加電壓Vgs測量源漏極之間的漏電流時，偽柵極11、12、13、14會因互連孔130而感應(yīng)部分柵源電壓，使寄生MOSFET導(dǎo)通產(chǎn)生感應(yīng)漏電流。即使當(dāng)Vgs為0V時，由于寄生MOSFET的存在，使得源漏極之間的漏電流產(chǎn)生畸變，從而造成測試誤差，如圖2所示。這樣的測試結(jié)果不能反應(yīng)MOSFET實際的閾值電壓和飽和漏電流等性能參數(shù)。
發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種MOSFET測試裝置和用于制造所述測試裝置的基版，其能夠克服現(xiàn)有測試裝置中因存在寄生MOSFET而使測試結(jié)果不真實的缺點，從而使得通過利用本發(fā)明的測試裝置進行MOSFET的WAT測試時能夠得到更接近實際性能的MOSFET電壓-電流性能參數(shù)。
為達到上述目的，本發(fā)明提供的一種半導(dǎo)體器件測試裝置，包括半導(dǎo)體襯底；在襯底上形成的有源區(qū)和隔離區(qū)；在有源區(qū)上形成的至少一個柵極；和在隔離區(qū)上形成的至少一個偽柵極。
所述偽柵極位于柵極的兩側(cè)。
在柵極所處的有源區(qū)中還具有源區(qū)和漏區(qū)。
所述源區(qū)和漏區(qū)與外部的測試端子之間形成有局部互連引線。
所述隔離區(qū)為STI隔離區(qū)，且位于有源區(qū)的兩側(cè)。
本發(fā)明提供的用于制造所述測試裝置的基版，包括基底；位于基底上的有源區(qū)和隔離區(qū)；在有源區(qū)和/或隔離區(qū)上形成的條形膜陣列；以及在有源區(qū)的至少一個條形膜兩側(cè)形成的互連孔。
所述條形膜陣列為柵極陣列。
所述柵極陣列包括至少一個柵極和至少一個偽柵極。
所述偽柵極位于柵極的兩側(cè)。
所述柵極位于有源區(qū)，所述偽柵極位于隔離區(qū)。
在柵極所處的有源區(qū)中還包括源區(qū)和漏區(qū)。
所述隔離區(qū)為位于有源區(qū)的兩側(cè)。
由于采用了上述技術(shù)方案，本發(fā)明具有以下優(yōu)點在MOS晶體管的制造工藝中為了保證表面平坦性，在有源區(qū)上形成柵電極的同時也形成偽柵電極以使得柵電極的分布均勻，出于對工藝條件一致性的考慮在形成偽柵極的同時形成位于偽柵極兩側(cè)的源極和漏極，在布置通孔和局部互連凹槽的同時也形成偽局部互連。利用這樣的試片進行MOS晶體管電性能測試時由于偽柵極位于有源區(qū)，且其源極和漏極與真正的MOS晶體管的源極和漏極通過局部互連而連通，因此由偽柵極形成的寄生MOS晶體管會產(chǎn)生寄生感應(yīng)漏電流，使測試結(jié)果失真，不能反應(yīng)實際MOS晶體管的電性能。本發(fā)明的MOSFET測試裝置中為了得到準(zhǔn)確的MOS晶體管的電性能參數(shù)，將偽柵極置于隔離區(qū)例如場氧化層上，使得偽柵極不能產(chǎn)生感應(yīng)漏電流，從而對實際的MOS晶體管的漏電流測試不會造成影響。同時本發(fā)明MOSFET測試裝置的版圖設(shè)計又能夠滿足MOS晶體管的制造工藝中形成偽柵電極使柵電極分布均勻的要求，保證了襯底表面的平坦性。
圖1A為現(xiàn)有技術(shù)中具有偽柵極的MOSFET電路的基版圖；圖1B為與圖1A基版圖對應(yīng)的MOSFET器件測試裝置示意圖；圖2為利用圖1B所示MOSFET測試裝置的測得柵源電壓-飽和漏電流特性曲線圖；圖3A為本發(fā)明較佳實施例的具有偽柵極的MOSFET測試基版圖；圖3B為與圖3A版圖對應(yīng)的MOSFET器件測試裝置示意圖；圖4A為本發(fā)明最佳實施例的具有偽柵極的MOSFET測試基版圖；圖4B為與圖4A版圖對應(yīng)的MOSFET器件測試裝置示意圖；圖5為本利用發(fā)明較佳實施例和最佳實施例測得的MOSFET柵源電壓-飽和漏電流特性曲線對照圖。
圖示的符號說明100半導(dǎo)體襯底 110有源區(qū)120柵極 130互連孔140隔離區(qū) 10基底11、12、13、14偽柵極S源電極G柵電極D漏電極具體實施方式
下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。
本發(fā)明的MOSFET測試裝置將偽柵極置于隔離區(qū)例如場氧化層上，使得偽柵極無法產(chǎn)生感應(yīng)漏電流，從而對實際的MOS晶體管的漏電流測試不會造成影響，得到實際的MOS晶體管的電性能參數(shù)，同時本發(fā)明MOSFET測試裝置的基版的設(shè)計又能夠滿足MOS晶體管的制造工藝中形成偽柵電極使柵電極分布均勻的要求，保證了襯底表面的平坦性。
對于WAT測試而言，在MOS晶體管測試基版中加入偽多晶硅柵極能夠避免光刻過程中的接近效應(yīng)和微加載效應(yīng)。而且具有偽多晶硅柵極的MOS晶體管基版會很接近地反應(yīng)實際的電路版圖設(shè)計。在具有偽柵極MOS晶體管測試裝置中，如圖1B所示，如前所述，在進行MOSFET電性能參數(shù)測試時，由于偽柵極11、12、13、14位于有源區(qū)上且其源極和漏極與柵極120的源極和漏極形成連接，偽柵極形成了寄生MOSFET。在柵電極G和源電極S之間施加電壓Vgs測量源漏極之間的漏電流時，偽柵極11、12、13、14會感應(yīng)部分柵源電壓，使寄生MOSFET導(dǎo)通產(chǎn)生寄生感應(yīng)漏電流。圖2為利用圖1B所示MOSFET測試裝置的柵源電壓-飽和漏電流特性曲線圖。如圖2所示，當(dāng)Vgs為0V時，由于偽柵極感應(yīng)電壓使得寄生MOSFET導(dǎo)通，而在源漏極之間產(chǎn)生不規(guī)則的感應(yīng)漏電流波動，從而造成測試誤差。
為了克服圖1A所示基版制造的如圖1B所示的半導(dǎo)體器件測試裝置在WAT測試時存在的問題，在本發(fā)明的一個較佳的實施例中，如圖3A所示，圖3A為本發(fā)明較佳實施例的制造具有偽柵極的MOSFET測試裝置的基版圖。在基版設(shè)計方面，在有源區(qū)110和隔離區(qū)140上形成的條形膜陣列對應(yīng)著柵極120和偽柵極11～14，將柵極120和偽柵極11～14置于有源區(qū)，僅在柵極120的兩側(cè)布置互連孔130。這樣，在制造MOS晶體管測試裝置時就可以形成如圖3B所示的測試裝置。圖3B為與圖3A版圖對應(yīng)的MOSFET器件測試裝置示意圖。如圖3B所示，雖然偽柵極還位于有源區(qū)，但與圖1B相比，去掉了其源極和漏極與柵極的源電極S和漏電極D之間的連接。雖然在有源區(qū)110上分別包含柵極120和偽柵極11～14，但偽柵極11～14的源極和漏極沒有與源電極S和漏電極D形成連接，因此偽柵極11～14不會形成寄生MOS晶體管，從而在測試MOS晶體管柵源電壓-漏電流特性時，不會因寄生MOS晶體管的存在對漏電流的變化產(chǎn)生影響。但是，由于偽柵極和偽柵極兩側(cè)的源區(qū)和漏區(qū)仍然位于有源區(qū)，在偽柵極的邊緣與源區(qū)和漏區(qū)側(cè)壁之間會形成包含可動電子的溝道，在源區(qū)和漏區(qū)之間產(chǎn)生極微弱的漏電流，尤其是在源區(qū)和漏區(qū)為反型濃摻雜區(qū)的情況下，當(dāng)在MOS晶體管的柵電極G和源電極S之間施加電壓Vgs時，偽柵極還是會感應(yīng)微弱的柵源電壓，并對上述極微弱的漏電流進行放大。這種放大作用對MOS晶體管電壓電流特性的測量造成一定程度的影響，在施加同樣?xùn)旁措妷旱那闆r下使得漏電流的測試結(jié)果稍大于實際MOS晶體管的漏電流。
出于進一步提高測試精度的考慮，在分析了造成漏電流的測試結(jié)果稍大于實際MOS晶體管的漏電流的主要原因是由于偽柵極位于有源區(qū)，因此在上述MOS晶體管測試裝置的基礎(chǔ)上對其進行優(yōu)化。圖4A為本發(fā)明最佳實施例的制造具有偽柵電極的MOSFET測試裝置的基版圖，在有源區(qū)110和隔離區(qū)140上形成的條形膜陣列對應(yīng)著柵極120和偽柵極11～14，將柵極120置于有源區(qū)110，偽柵極11～14置于隔離區(qū)140，且僅在柵極120的兩側(cè)布置互連孔130，這樣，在制造MOS晶體管測試裝置時就可以形成如圖4B所示的測試裝置。圖4B為與圖4A版圖對應(yīng)的MOSFET器件測試裝置的示意圖。如圖4B所示，將偽柵極11～14置于隔離區(qū)140上面，隔離區(qū)140為例如場氧化層的STI隔離區(qū)域。由于隔離區(qū)140的絕緣作用，使偽柵極11～14與位于有源區(qū)110上的柵極120完全隔離，因此在進行MOS晶體管的電壓-電流特性測試時，偽柵極不會對測試結(jié)果產(chǎn)生影響，MOS晶體管的源極和漏極之間的漏電流能夠準(zhǔn)確地測出。
圖5為本發(fā)明較佳實施例和最佳實施例的MOSFET柵源電壓-飽和漏電流特性曲線對照圖。圖5中，實線為利用圖3B所示的MOS晶體管測試裝置測得的柵源電壓-漏電流特性關(guān)系曲線圖。點線為利用圖4B所示的MOS晶體管測試裝置測得的柵源電壓-漏電流特性關(guān)系曲線圖。由圖5可以看出，在柵源電壓Vgs相同的情況下，例如當(dāng)Vgs＝0.1V時，實線對應(yīng)的電流值大于點線對應(yīng)的電流值。說明利用圖4B所示的MOS晶體管測試裝置測得的漏電流結(jié)果，由于完全排除了偽柵極的影響，使得與利用圖3B所示的MOS晶體管測試裝置測得的漏電流值相比更接近于實際MOS晶體管的漏電流參數(shù)。
以上公開的僅為本發(fā)明的具體實施方式
，但本發(fā)明并非局限于此。任何本領(lǐng)域技術(shù)人員根據(jù)以上的描述對本發(fā)明的變化和變形，都應(yīng)落在本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件測試裝置，包括半導(dǎo)體襯底；在襯底上形成的有源區(qū)和隔離區(qū)；在有源區(qū)上形成的至少一個柵極；和在隔離區(qū)上形成的至少一個偽柵極。
2.如權(quán)利要求1所述的半導(dǎo)體器件測試裝置，其特征在于所述偽柵極位于柵極的兩側(cè)。
3.如權(quán)利要求2所述的半導(dǎo)體器件測試裝置，其特征在于在柵極所處的有源區(qū)中還具有源區(qū)和漏區(qū)。
4.如權(quán)利要求3所述的半導(dǎo)體器件測試裝置，其特征在于所述源區(qū)和漏區(qū)與外部的測試端子之間形成有局部互連引線。
5.如權(quán)利要求1所述的半導(dǎo)體器件測試裝置，其特征在于所述隔離區(qū)為STI隔離區(qū)，且位于有源區(qū)的兩側(cè)。
6.一種用于制造半導(dǎo)體器件測試裝置的基版，包括基底；位于基底上的有源區(qū)和隔離區(qū)；在有源區(qū)和/或隔離區(qū)上形成的條形膜陣列；以及在有源區(qū)的至少一個條形膜兩側(cè)形成的互連孔。
7.如權(quán)利要求6所述的基版，其特征在于所述條形膜陣列為柵極陣列。8、如權(quán)利要求7所述的基版，其特征在于所述柵極陣列包括至少一個柵極和至少一個偽柵極。
9.如權(quán)利要求8所述的基版，其特征在于所述偽柵極位于柵極的兩側(cè)。
10.如權(quán)利要求9所述的基版，其特征在于所述柵極位于有源區(qū)，所述偽柵極位于隔離區(qū)。
11.如權(quán)利要求10所述的基版，其特征在于在柵極所處的有源區(qū)中還包括源區(qū)和漏區(qū)。
12.如權(quán)利要求6所述的半導(dǎo)體器件測試裝置，其特征在于所述隔離區(qū)為位于有源區(qū)的兩側(cè)。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件測試裝置，包括半導(dǎo)體襯底；在襯底上形成的有源區(qū)和隔離區(qū)；在有源區(qū)上形成的至少一個柵極；和在隔離區(qū)上形成的至少一個偽柵極。本發(fā)明的用于制造半導(dǎo)體器件測試裝置的基版包括基底；位于基底上的有源區(qū)和隔離區(qū)；在有源區(qū)和/或隔離區(qū)上形成的條形膜陣列；以及在有源區(qū)的至少一個條形膜兩側(cè)形成的互連孔。條形膜陣列為柵極陣列且包括至少一個柵極和/或至少一個偽柵極，柵極位于有源區(qū)，偽柵極位于隔離區(qū)。本發(fā)明將偽柵極置于隔離區(qū)，從而在測試過程中偽柵極不能產(chǎn)生感應(yīng)漏電流，因此對實際的MOS晶體管的漏電流測試不會造成影響。
文檔編號H01L27/02GK101022105SQ20061002391
公開日2007年8月22日 申請日期2006年2月16日 優(yōu)先權(quán)日2006年2月16日
發(fā)明者蘇鼎杰, 蕭金燕, 錢蔚宏, 張向莉 申請人:中芯國際集成電路制造(上海)有限公司