專利名稱：具有凹槽器件的存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本公開(kāi)發(fā)明一般涉及半導(dǎo)體存儲(chǔ)器，更具體地，涉及具有凹槽器件的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
隨著靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(SRAM)的位單元尺寸逐級(jí)減小，則位單元電流(Icell)性能退化。此外，位單元的靜態(tài)噪聲容限(SNM)變動(dòng)增加。Icell性能退化和SNM變動(dòng)中的增加共同限制了位單元的低供電壓(Vdd)操作。
已知某些SRAM器件能達(dá)到較高的位單元電流，但是，SRAM的β比率(即下拉器件比導(dǎo)通器件的強(qiáng)度比率)受到反面影響。結(jié)果，SRAM的β比率的負(fù)面作用使SNM退化，并使得位單元在低Vdd操作時(shí)不穩(wěn)定。進(jìn)一步地，位單元甚至可能在正常Vdd操作時(shí)不穩(wěn)定。另外，隨著尺寸逐級(jí)減小，由于摻雜濃度變動(dòng)和柵極長(zhǎng)度的變動(dòng)，晶體管閾值電壓(Vt)變動(dòng)增加。
因此，期望提供一種改進(jìn)的存儲(chǔ)器，用于克服上面討論的技術(shù)領(lǐng)域中的問(wèn)題。

發(fā)明內(nèi)容
根據(jù)一個(gè)實(shí)施例，一種存儲(chǔ)單元包括具有相關(guān)聯(lián)的不同大小的絕緣凹槽的器件。對(duì)應(yīng)晶體管的有效溝道寬度基本上等于溝道頂部表面寬度加上兩倍由絕緣凹槽形成的側(cè)壁寬度。在SRAM單元中，通過(guò)形成較大的凹槽，并因此在圍繞著鎖存晶體管的絕緣層中形成較大的側(cè)壁，同時(shí)限制用于導(dǎo)通晶體管的凹槽，鎖存晶體管比關(guān)聯(lián)的導(dǎo)通晶體管具有更大的有效溝道寬度。在存儲(chǔ)單元的制造過(guò)程中，一種掩膜用于在暴露鎖存晶體管的區(qū)域時(shí)遮蓋導(dǎo)通晶體管的區(qū)域。因此，鎖存晶體管周圍的絕緣層中的凹槽可在不影響導(dǎo)通晶體管周圍的對(duì)應(yīng)區(qū)域情況下形成。


本公開(kāi)的實(shí)施例通過(guò)示例進(jìn)行說(shuō)明，但不限制于附圖，其中相同的標(biāo)號(hào)表示類似的元件，其中圖1是根據(jù)本公開(kāi)的實(shí)施例的具有凹槽器件的存儲(chǔ)器的示意圖；圖2是圖1的存儲(chǔ)器的部分的規(guī)劃布圖；圖3是沿著線3-3的圖2的部分布圖的剖面圖；圖4是沿著線4-4的圖2的部分布圖的剖面圖；圖5至圖13分別是根據(jù)本公開(kāi)的實(shí)施例的在進(jìn)一步處理后的圖3和圖4所示的部分布圖的剖面圖。
技術(shù)人員可認(rèn)識(shí)到附圖中的元件通過(guò)簡(jiǎn)潔清楚的方式說(shuō)明，且不必要按規(guī)定比例畫出。例如，附圖中的某些元件的尺度相對(duì)于其他元件有所放大，是為了更好地幫助理解本公開(kāi)的實(shí)施例。
具體實(shí)施例方式
圖1是根據(jù)本公開(kāi)的一個(gè)實(shí)施例的具有凹槽器件的存儲(chǔ)器100的示意圖。在一個(gè)實(shí)施例中，存儲(chǔ)器100包括使用于存儲(chǔ)器應(yīng)用中的SRAM單元，SRAM單元包括四個(gè)晶體管以形成鎖存，和兩個(gè)晶體管用作導(dǎo)通器件。具體地，存儲(chǔ)器100包括字線102、位線104和互補(bǔ)位線106。存儲(chǔ)器100還包括位于存儲(chǔ)器100的正側(cè)部分上的NFET 108，PFET 110和NFET 112。導(dǎo)通晶體管108將位線104連接至存儲(chǔ)節(jié)點(diǎn)114。存儲(chǔ)器100進(jìn)一步包括位于存儲(chǔ)器100的互補(bǔ)側(cè)部分上的NFET116，PFET 118和NFET 120。導(dǎo)通晶體管116將互補(bǔ)位線106連接至互補(bǔ)存儲(chǔ)節(jié)點(diǎn)122。根據(jù)一個(gè)實(shí)施例，導(dǎo)通晶體管108和116具有柵極寬度W，而鎖存晶體管112和120具有分段柵極寬度W*，其中，W*＝WLS+WLR1+WLR2，如下文進(jìn)一步所述。
此外，負(fù)載晶體管110和118連接至電源VDD，一般由標(biāo)號(hào)124表示。另外，鎖存晶體管112和120連接至電源VSS，一般由標(biāo)號(hào)126表示。存儲(chǔ)節(jié)點(diǎn)114連接至晶體管118和120的柵電極?；パa(bǔ)存儲(chǔ)節(jié)點(diǎn)122連接至晶體管110和112的柵電極。此外，PFET器件110和118和NFET器件112和120形成鎖存，用于存儲(chǔ)數(shù)據(jù)于SRAM單元100中。NFET器件108和116作為導(dǎo)通器件工作，以從鎖存來(lái)回獲取數(shù)據(jù)。
圖2是圖1的存儲(chǔ)器100的部分101的規(guī)劃布圖。部分101包括與導(dǎo)通晶體管108、鎖存晶體管112、負(fù)載晶體管110和存儲(chǔ)節(jié)點(diǎn)114對(duì)應(yīng)的區(qū)，大致顯示于附圖的左側(cè)。此外，部分101包括與導(dǎo)通晶體管116、鎖存晶體管120、負(fù)載晶體管118和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)122對(duì)應(yīng)的區(qū)，大致顯示于附圖的右側(cè)。再次參照附圖的左側(cè)，部分101包括有源半導(dǎo)體區(qū)200和202。有源半導(dǎo)體材料區(qū)200在導(dǎo)通晶體管108和鎖存晶體管112之間共享。此外，在一個(gè)實(shí)施例中，有源半導(dǎo)體材料200的寬度在鎖存晶體管112的區(qū)域中比在導(dǎo)通晶體管108的區(qū)域中更大，如下文進(jìn)一步所述。另外，在一個(gè)實(shí)施例中，半導(dǎo)體材料區(qū)200進(jìn)行適當(dāng)摻雜以使得導(dǎo)通晶體管108和鎖存晶體管112作為NMOS器件。此外，在一個(gè)實(shí)施例中，有源半導(dǎo)體材料區(qū)202進(jìn)行適當(dāng)摻雜以使得晶體管110作為PMOS器件。
標(biāo)號(hào)203一般指存儲(chǔ)器100的凹槽區(qū)，凹槽區(qū)包括圍繞部分有源半導(dǎo)體材料200的區(qū)域。具體地，在凹槽區(qū)203形成期間，半導(dǎo)體材料200的側(cè)壁部分205暴露于凹槽區(qū)203中，下文將參考附圖進(jìn)一步討論。
在凹槽區(qū)203形成之后，柵極電介質(zhì)(未示出)分別形成于對(duì)應(yīng)的有源半導(dǎo)體區(qū)200和202的各個(gè)晶體管108、110和112的溝道區(qū)的上面。柵電極204也形成于導(dǎo)通晶體管器件108的柵極電介質(zhì)(未示出)的上面。關(guān)于鎖存晶體管112，柵極電介質(zhì)和柵電極覆蓋于該柵極電介質(zhì)和柵電極的區(qū)域中的側(cè)壁部分205的上面。柵電極204和206包含任何適用于特定存儲(chǔ)器應(yīng)用的電極材料。例如，電極材料可包含任何合適的導(dǎo)電層，如摻雜的多晶硅、摻雜的硅鍺(SiGe)、摻雜的碳化硅、硅化物、金屬碳化物等或它們的組合。
再次參照?qǐng)D2的右側(cè)，部分101包括有源半導(dǎo)體區(qū)208和210。有源半導(dǎo)體材料區(qū)208在存儲(chǔ)器100的互補(bǔ)存儲(chǔ)節(jié)點(diǎn)部分的導(dǎo)通晶體管116和鎖存晶體管120之間共享。此外，在一個(gè)實(shí)施例中，有源半導(dǎo)體材料208的寬度在鎖存晶體管120的區(qū)域中比在導(dǎo)通晶體管116的區(qū)域中更大，與這里關(guān)于半導(dǎo)體材料區(qū)200的討論類似。另外，在一個(gè)實(shí)施例中，半導(dǎo)體材料區(qū)208進(jìn)行適當(dāng)摻雜以使得導(dǎo)通晶體管116和鎖存晶體管120作為NMOS器件。此外，在一個(gè)實(shí)施例中，有源半導(dǎo)體材料區(qū)210進(jìn)行適當(dāng)摻雜以使得負(fù)載晶體管118作為PMOS器件。
標(biāo)號(hào)211一般指存儲(chǔ)器100的凹槽區(qū)，凹槽區(qū)包括圍繞部分有源半導(dǎo)體材料208的區(qū)域。具體地，在凹槽區(qū)211形成期間，半導(dǎo)體材料208的側(cè)壁部分213暴露于凹槽區(qū)211中，與凹槽區(qū)203中的半導(dǎo)體材料200的側(cè)壁部分205類似。
在凹槽區(qū)211形成之后，柵極電介質(zhì)(未示出)分別形成于對(duì)應(yīng)的有源半導(dǎo)體區(qū)208和210的各個(gè)晶體管116、118和120的溝道區(qū)的上面。柵電極212也形成于晶體管器件116的柵極電介質(zhì)(未示出)的上面。此外，柵電極214形成于晶體管器件118和120的上面。關(guān)于鎖存晶體管120，柵極電介質(zhì)和柵電極212覆蓋該柵極電介質(zhì)和柵電極212的區(qū)域中的側(cè)壁部分213的上面。柵電極212和214包含任何適用于特定存儲(chǔ)器應(yīng)用的電極材料，與電極204和206類似。
仍然參照?qǐng)D2，未被有源半導(dǎo)體材料或柵電極材料覆蓋的區(qū)域通常用標(biāo)號(hào)702和906表示，并且可包括例如任何適用于特定存儲(chǔ)器應(yīng)用的絕緣材料。進(jìn)一步地，半導(dǎo)體材料200、202、208和210可包括任何合適的半導(dǎo)體材料，例如包括但不限于硅、鍺、硅鍺或其他半導(dǎo)體材料，另外，是以體半導(dǎo)體、絕緣體上的半導(dǎo)體或其他形式。
圖3是在制造存儲(chǔ)器100的方法中的處理步驟期間沿著線3-3的圖2布圖的部分300的剖面圖。部分300包括具有給定寬度的掩膜堆304的半導(dǎo)體材料302，掩膜堆304已形成于半導(dǎo)體材料302的希望部分的上面。在一個(gè)實(shí)施例中，圖3的掩膜堆304被制作為具有WLS量級(jí)的寬度，對(duì)應(yīng)于鎖存晶體管112的半導(dǎo)體材料的一個(gè)片段的表面寬度。換句話說(shuō)，掩膜堆304的寬度WLS對(duì)應(yīng)于用于鎖存晶體管112的凹槽區(qū)203中的有源半導(dǎo)體材料200的第一表面寬度。另外，掩膜堆304包括任何合適的絕緣掩膜層或?qū)拥亩询B，已由公知的抗蝕圖案和刻蝕技術(shù)形成圖案。此外，在一個(gè)實(shí)施例中，掩膜堆包括氧化層306和覆蓋的氮化層308，其中氮化層308作為平面化刻蝕停止層，這里將進(jìn)一步討論。
圖4是在制造存儲(chǔ)器100的方法中的處理步驟期間沿著線4-4的圖2布圖的部分400的剖面圖。部分400也包括半導(dǎo)體材料302，其具有形成于其期望部分之上的具有第二寬度的掩膜堆304。在一個(gè)實(shí)施例中，圖4的掩膜堆304被制作為具有與WPS量級(jí)的寬度，對(duì)應(yīng)于導(dǎo)通晶體管108的半導(dǎo)體材料的一個(gè)片段的表面寬度。換句話說(shuō)，掩膜堆304的第二寬度WPS對(duì)應(yīng)于用于導(dǎo)通晶體管108的有源半導(dǎo)體材料200的表面寬度。
圖5至圖13分別是根據(jù)本公開(kāi)的實(shí)施例的在制造存儲(chǔ)器100的方法中進(jìn)一步處理后的圖3和圖4所示的部分布圖的剖面圖。在圖5和圖6中，半導(dǎo)體材料302的各個(gè)部分相對(duì)于絕緣掩膜層304被選擇性地移除。半導(dǎo)體材料302的選擇性移除形成溝槽區(qū)502。在一個(gè)實(shí)施例中，對(duì)于體半導(dǎo)體材料襯底，形成的溝槽區(qū)502深度為1500-3500埃的量級(jí)。在另一實(shí)施例中，對(duì)于絕緣襯底上的半導(dǎo)體，形成的溝槽區(qū)502深度為500-1500埃的量級(jí)。
在圖7和圖8中，圖5和圖6的各個(gè)溝槽區(qū)由絕緣材料702的覆蓋沉積物來(lái)填充而后進(jìn)行平面化。在一個(gè)實(shí)施例中，絕緣材料包括任何合適的氧化物。絕緣材料的其他示例包括半導(dǎo)材料，如多晶硅、硅、硅鍺、鍺、其他諸如氮化硅的絕緣膜等，或上述的組合。進(jìn)一步地，絕緣材料可具有與絕緣材料一起的其他層。此外，可使用領(lǐng)域中已知的任何合適的平面化技術(shù)來(lái)執(zhí)行平面化，例如化學(xué)機(jī)械拋光方法或其他合適的方法。在一個(gè)實(shí)施例中，掩膜304的氮化層308用作平面化停止層。
平面化之后，部分400被掩蓋(未示出)以對(duì)其進(jìn)行保護(hù)，而部分300未被掩蓋。在圖9中，使用對(duì)特定絕緣材料702適用的移除處理選擇性地移除部分絕緣材料702。在一個(gè)實(shí)施例中，移除處理包括干法刻蝕。具體地，使未掩蓋的部分300經(jīng)過(guò)移除處理來(lái)選擇性地移除絕緣材料702，其中對(duì)移除處理的控制使得能獲得期望數(shù)量的半導(dǎo)體材料302的暴露的側(cè)壁部分205。在選擇性移除絕緣材料之后保留的部分絕緣材料通常用標(biāo)號(hào)906表示，其中由移除絕緣材料702產(chǎn)生的凹槽通常用標(biāo)號(hào)908表示。在圖10中，示出保護(hù)性掩膜(在部分移除圖9的部分300中絕緣層702時(shí)使用)被移除，以及部分400保留下來(lái)，基本與圖8中所示相同。
在圖11和圖12中，使用任何合適的移除方法移除掩膜堆304。在一個(gè)實(shí)施例中，掩膜堆304的移除相對(duì)于半導(dǎo)體材料(302)和絕緣材料(702，906)通常是選擇性的。在一個(gè)示例中，掩膜堆304包括氮化物308。在移除氮化物308之前，如有必要可生長(zhǎng)出犧牲氧化物薄層。在剝?nèi)ヒr墊/犧牲消耗氧化物之后，生長(zhǎng)出柵極氧化物。
在圖13和圖14中，柵極電介質(zhì)1302形成于半導(dǎo)材料302的暴露部分的上面。在形成柵極電介質(zhì)之后，沉積、圖案化和刻蝕柵電極材料1304，以形成各個(gè)柵電極，對(duì)應(yīng)于圖2的各個(gè)柵電極206和204。
關(guān)于圖13的部分300，鎖存晶體管112的有效溝道寬度(W*)等于標(biāo)號(hào)1306、1308和1310表示的片段寬度的總和。換句話說(shuō)，鎖存晶體管112的有效溝道寬度可表示為公式W*＝WLS+WLR1+WLR2。在一個(gè)實(shí)施例中，WLR1基本與WLR2相等，其中鎖存晶體管112的有效溝道寬度然后可表示為公式W*＝WLS+2WLR1。此外，鎖存晶體管112的溝道通常用標(biāo)號(hào)1312表示。
參照?qǐng)D14的部分400，導(dǎo)通晶體管108的有效溝道寬度(W)通常由標(biāo)號(hào)1402表示的表面寬度來(lái)表示。換句話說(shuō)，導(dǎo)通晶體管108的有效溝道寬度可表示為公式W＝WPS。此外，導(dǎo)通晶體管108的溝道通常用標(biāo)號(hào)1404表示。
因此，對(duì)于SRAM單元，β比率(βratio)等于(WLatch/LLatch)/(WPass/LPass)。對(duì)于本實(shí)施例，β比率(βratio)等于(W*/LLatch)/(WPass/LPass)或((WLR1+WLS+WLR2/LLatch))/(WPass/LPass)。
在可選實(shí)施例中，在選擇性形成柵極電介質(zhì)層(多個(gè))之前，可包含附加的步驟，用于圖11所示的暴露的半導(dǎo)體材料302的拐角倒角。
如這里所述，表面寬度將被定義為基本與晶片的主表面平行的寬度(或多個(gè)寬度)。此外，凹槽寬度將被定義為基本不與晶片的主表面平行的寬度(或多個(gè)寬度)。例如，鎖存晶體管112具有分段的柵極寬度，分段的柵極寬度包括表面寬度和兩個(gè)側(cè)壁寬度的總和。
因此，利用包括這里討論的凹槽側(cè)壁部分的鎖存晶體管的分段溝道寬度W*，鎖存晶體管提供更高的SNM和具有較少的SNM變動(dòng)，因?yàn)閂t隨1/(WL的平方根)變化。此外，隨著鎖存晶體管的Vt的相應(yīng)變化，SNM的變化也增加。
SNM的仿真展現(xiàn)出鎖存晶體管上具有凹槽的位單元比無(wú)凹槽的相同的位單元做出了重要的改進(jìn)。此外，由于鎖存晶體管的凹槽得以改進(jìn)的SNM，導(dǎo)通晶體管的柵極寬度可被制造得更寬，以允許在仍然滿足低Vdd要求時(shí)，位單元驅(qū)動(dòng)電流(Icell)能獲得大約35％的改進(jìn)。
在一個(gè)實(shí)施例中，一種包含存儲(chǔ)單元的裝置包括具有第一絕緣凹進(jìn)量的第一器件。存儲(chǔ)單元進(jìn)一步包括連接到第一器件的第二器件，第二器件具有與第一絕緣凹進(jìn)量不同的第二絕緣凹進(jìn)量。在一個(gè)實(shí)施例中，存儲(chǔ)單元是靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)單元，第一器件是導(dǎo)通晶體管，第二器件是鎖存晶體管。導(dǎo)通晶體管具有第一有效溝道寬度，其與導(dǎo)通晶體管的溝道的頂部表面寬度基本相同。此外，鎖存晶體管具有第二有效溝道寬度，其大于鎖存晶體管的溝道的頂部表面寬度。
該裝置進(jìn)一步包括第一器件和第二器件下的襯底。導(dǎo)通晶體管和鎖存晶體管的溝道的頂部表面與襯底的主表面基本平行。具體地，第二有效溝道基本等于鎖存晶體管的溝道的頂部表面寬度加上鎖存晶體管的溝道的第一側(cè)壁表面寬度加上鎖存晶體管的溝道的第二側(cè)壁表面寬度。側(cè)壁表面的寬度在基本上不與襯底主表面平行的平面中測(cè)量。另外，在另一實(shí)施例中，第二有效溝道寬度基本等于鎖存晶體管的頂部表面寬度加上兩倍的第二絕緣凹進(jìn)量。在另一實(shí)施例中，第一絕緣凹進(jìn)量設(shè)為基本等于零。
根據(jù)另一實(shí)施例，一種存儲(chǔ)單元包括具有第一有效溝道寬度的第一晶體管，和連接到第一晶體管的第二晶體管。第二晶體管的器件面積基本與第一晶體管相同。此外，第二晶體管具有與第一有效溝道寬度基本不同的第二有效溝道寬度。在一個(gè)實(shí)施例中，第一有效溝道寬度基本等于導(dǎo)通晶體管的溝道的頂部表面寬度，并且第二有效溝道寬度大于鎖存晶體管的溝道的頂部表面寬度。第二有效溝道寬度基本等于溝道的頂部表面的溝道寬度加上兩倍的溝道的側(cè)表面的溝道寬度，溝道的頂部表面緊挨著鎖存晶體管的柵極基本上與第一平面平行，側(cè)表面緊挨著鎖存晶體管的柵極，并且基本與第一平面不平行。
仍然在另一實(shí)施例中，存儲(chǔ)單元是靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)單元，第一器件是導(dǎo)通晶體管，第二器件是鎖存晶體管。存儲(chǔ)單元可表示部分存儲(chǔ)器，其中存儲(chǔ)器包括字線和位線，第一晶體管具有連接至位線的第一電流處理電極，連接到第二晶體管電流處理電極的第二電流處理電極，以及連接到字線的控制電極。進(jìn)一步地，存儲(chǔ)單元可包括負(fù)載器件，該負(fù)載器件具有連接到第一功率軌的第一端子，和連接到第一晶體管第二電流處理電極和第二晶體管電流處理電極的第二端子。在另一實(shí)施例中，負(fù)載器件是PMOS FET，第一和第二晶體管是NMOS FET。此外，存儲(chǔ)單元可表示為部分集成電路。
該裝置進(jìn)一步包括SRAM，該SRAM包括多個(gè)SRAM單元。每個(gè)SRAM單元包括交叉連接的反向器對(duì)。每個(gè)交叉連接的反向器包括具有第二有效溝道寬度的鎖存晶體管和具有第一有效溝道寬度的導(dǎo)通晶體管。第一有效溝道寬度基本取決于導(dǎo)通晶體管的溝道的非分段表面。此外，第二有效溝道寬度取決于鎖存晶體管的溝道的分段表面。
在另一實(shí)施例中，一種制造具有位于第一和第二位置的第一和第二器件的存儲(chǔ)單元的方法，該方法包括形成存儲(chǔ)單元的第一器件，其具有與之關(guān)聯(lián)的第一絕緣凹進(jìn)量。此外，該方法包括形成存儲(chǔ)單元的第二器件，其具有與之關(guān)聯(lián)的第二絕緣凹進(jìn)量，第二絕緣凹進(jìn)量與第一絕緣凹進(jìn)量不同。
在一個(gè)實(shí)施例中，使用以下共享步驟形成第一和第二器件提供襯底、在襯底上形成絕緣掩膜層、移除除了第一和第二位置的其他位置的部分絕緣掩膜層、選擇性地對(duì)絕緣掩膜層移除部分襯底、在保留的部分絕緣掩膜層和襯底上淀積絕緣層和對(duì)保留的部分絕緣掩膜層向下平面化。移除部分襯底的步驟可包括對(duì)襯底執(zhí)行干法刻蝕和/或?qū)σr底執(zhí)行濕法可蝕。
形成第二器件的步驟進(jìn)一步包括對(duì)第二位置的而非第一位置的絕緣掩膜層選擇性地移除部分絕緣層。例如，形成第二器件的步驟可包括掩蓋第一位置和利用對(duì)硅和氮呈選擇性的刻蝕來(lái)刻蝕第二位置。
另外，可進(jìn)一步使用以下共享步驟形成第一和第二器件移除保留的部分絕緣掩模層、形成柵極電介質(zhì)層和形成柵電極層。該方法進(jìn)一步包括連接作為SRAM存儲(chǔ)單元的導(dǎo)通晶體管的第一器件和連接作為SRAM存儲(chǔ)單元的鎖存晶體管的第二器件。
根據(jù)另一實(shí)施例，制造存儲(chǔ)單元的方法包括設(shè)計(jì)存儲(chǔ)單元的導(dǎo)通晶體管，其具有基本取決于導(dǎo)通晶體管的溝道的頂部表面的有效溝道寬度。該方法進(jìn)一步包括設(shè)計(jì)存儲(chǔ)單元的鎖存晶體管，其具有基本取決于鎖存晶體管的溝道的頂部表面和鎖存晶體管的側(cè)壁表面的有效溝道寬度。進(jìn)一步地，該方法進(jìn)一步包括設(shè)計(jì)鎖存晶體管，其具有比導(dǎo)通晶體管的有效溝道寬度更大的有效溝道寬度，但具有與導(dǎo)通晶體管基本相似的頂部表面溝道寬度。
因此，在本實(shí)施例中，溝槽凹槽只應(yīng)用于鎖存(即下拉)器件，從而位單元的β比率得到大大地提高，以提供魯棒的SNM(靜態(tài)噪聲容限)和使得可以低Vdd操作。這些可通過(guò)在開(kāi)槽氧化物CMP然后利用對(duì)硅和氮呈選擇性的干法刻蝕(也可使用濕法刻蝕)來(lái)刻蝕場(chǎng)氧化層之后使用只開(kāi)放圍繞下拉器件的區(qū)域的掩膜來(lái)實(shí)現(xiàn)。如上文所述，只利用下拉器件的凹槽，SNM也足夠的魯棒以確保低Vdd操作。另外，本公開(kāi)的實(shí)施例允許對(duì)單元布局進(jìn)行修改，從而可使用更寬的導(dǎo)通柵極寬度來(lái)提高Icell，同時(shí)保持足夠的SNM進(jìn)行低Vdd操作。仿真顯示對(duì)Icell可實(shí)現(xiàn)大約百分之三十五(～35％)的提高，超過(guò)了65nm平面單元，同時(shí)仍然滿足低VddSNM要求。
本公開(kāi)的實(shí)施例可應(yīng)用于使用6T SRAM和4T SRAM的存儲(chǔ)產(chǎn)品，以及SOI或體。進(jìn)一步地，在一個(gè)實(shí)施例中，SRAM包括嵌入式的存儲(chǔ)器。
在前面的說(shuō)明中，本公開(kāi)參考各個(gè)實(shí)施例進(jìn)行了描述。但是本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解可進(jìn)行不背離權(quán)利要求中闡述的本實(shí)施例范圍的多種修改和變化。例如，應(yīng)用本公開(kāi)的實(shí)施例可使當(dāng)前和下一代微處理器和/或高級(jí)存儲(chǔ)器件受益。因此，說(shuō)明書和附圖應(yīng)當(dāng)認(rèn)為是說(shuō)明性的而不是限制性的，所有的修改都被認(rèn)為落入本實(shí)施例的范圍之內(nèi)。
已參考說(shuō)明實(shí)施例如上描述了收益、其他優(yōu)勢(shì)和問(wèn)題解決方案。但是，收益、優(yōu)勢(shì)和問(wèn)題解決方案，以及任何可導(dǎo)致產(chǎn)生或聲稱任何收益、優(yōu)勢(shì)和問(wèn)題解決方案的要素不被認(rèn)為是任何或所有權(quán)利要求的關(guān)鍵的、要求的或必須的特征或要素。這里使用的術(shù)語(yǔ)“包括”或它們的任何變化都認(rèn)為是涵蓋了非排它的包含，例如包括一系列要素的處理、方法、物品或裝置不只包括那些要素，而可能包括沒(méi)有列出的或?qū)τ谶@樣的處理、方法、物品或裝置固有存在的其他要素。
權(quán)利要求
1.一種包含存儲(chǔ)單元的裝置，所述存儲(chǔ)單元包括具有第一絕緣凹進(jìn)量的第一器件；以及連接到第一器件的第二器件，第二器件具有與第一絕緣凹進(jìn)量不同的第二絕緣凹進(jìn)量。
2.權(quán)利要求1的所述裝置，其中存儲(chǔ)單元是靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)單元，第一器件是導(dǎo)通晶體管，第二器件是鎖存晶體管。
3.如權(quán)利要求2的所述裝置，其中導(dǎo)通晶體管具有第一有效溝道寬度，該第一有效溝道寬度與導(dǎo)通晶體管的溝道的頂部表面寬度基本相同；以及鎖存晶體管具有第二有效溝道寬度，該第二有效溝道寬度大于鎖存晶體管的溝道的頂部表面寬度。
4.如權(quán)利要求3的所述裝置，進(jìn)一步包括第一和第二器件下的襯底，其中導(dǎo)通和鎖存晶體管的溝道的頂部表面與襯底的主表面基本平行。
5.如權(quán)利要求4的所述裝置，其中第二有效溝道寬度基本等于鎖存晶體管的溝道的頂部表面寬度加上鎖存晶體管的溝道的第一側(cè)壁表面寬度加上鎖存晶體管的溝道的第二側(cè)壁表面寬度。
6.如權(quán)利要求5的所述裝置，其中側(cè)壁表面的寬度在基本上不與襯底主表面平行的平面中測(cè)量。
7.如權(quán)利要求3的所述裝置，其中第二有效溝道寬度基本等于鎖存晶體管的頂部表面寬度加上兩倍的第二絕緣凹進(jìn)量。
8.如權(quán)利要求1的所述裝置，其中第一絕緣凹進(jìn)量被設(shè)計(jì)為基本等于零。
9.一種包含存儲(chǔ)單元的裝置，所述存儲(chǔ)單元包括具有第一有效溝道寬度的第一晶體管；以及連接到第一晶體管的第二晶體管，第二晶體管具有與第一晶體管基本相同的器件面積，第二晶體管具有與第一有效溝道寬度基本不同的第二有效溝道寬度。
10.如權(quán)利要求9的所述裝置，其中第一有效溝道寬度基本等于導(dǎo)通晶體管的溝道的頂部表面寬度；以及第二有效溝道寬度大于鎖存晶體管的溝道的頂部表面寬度。
11.如權(quán)利要求10的所述裝置，其中第二有效溝道寬度基本等于溝道的頂部表面的溝道寬度加上兩倍的溝道的側(cè)表面的溝道寬度，溝道的頂部表面緊挨著鎖存晶體管的柵極基本上與第一平面平行，側(cè)表面緊挨著鎖存晶體管的柵極，并且基本與第一平面不平行。
12.如權(quán)利要求9的所述裝置，其中存儲(chǔ)單元是靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)單元，第一器件是導(dǎo)通晶體管，第二器件是鎖存晶體管。
13.如權(quán)利要求9的所述裝置，進(jìn)一步包括存儲(chǔ)器，所述存儲(chǔ)器包括字線；以及位線，第一晶體管具有連接至位線的第一電流處理電極，連接到第二晶體管電流處理電極的第二電流處理電極，以及連接到字線的控制電極。
14.如權(quán)利要求13的所述裝置，其中存儲(chǔ)單元進(jìn)一步包括負(fù)載器件，該負(fù)載器件具有連接到第一功率軌的第一端子，以及連接到第一晶體管第二電流處理電極和第二晶體管電流處理電極的第二端子。
15.如權(quán)利要求14的所述裝置，其中負(fù)載器件是PMOS FET，第一和第二晶體管是NMOS FET。
16.如權(quán)利要求14的所述裝置，進(jìn)一步包括集成電路，所述集成電路包括存儲(chǔ)器。
17.如權(quán)利要求9的所述裝置，進(jìn)一步包括SRAM，所述SRAM包括多個(gè)SRAM單元，每個(gè)SRAM單元包括交叉連接的反向器對(duì)，每個(gè)交叉連接的反向器包括具有第二有效溝道寬度的鎖存晶體管；以及具有第一有效溝道寬度的導(dǎo)通晶體管。
18.如權(quán)利要求9的所述裝置，其中第一有效溝道寬度基本取決于導(dǎo)通晶體管的溝道的非分段表面；以及第二有效溝道寬度取決于鎖存晶體管的溝道的分段表面。
19.一種制造包括位于第一和第二位置的第一和第二器件的存儲(chǔ)單元的方法，所述方法包括形成存儲(chǔ)單元的第一器件，以具有與之關(guān)聯(lián)的第一絕緣凹進(jìn)量；以及形成存儲(chǔ)單元的第二器件，該第二器件具有與之關(guān)聯(lián)的第二絕緣凹進(jìn)量，第二絕緣凹進(jìn)量與第一絕緣凹進(jìn)量不同。
20.一種制造存儲(chǔ)單元的方法，包括設(shè)計(jì)存儲(chǔ)單元的導(dǎo)通晶體管，以具有基本取決于導(dǎo)通晶體管的溝道的頂部表面的有效溝道寬度；以及設(shè)計(jì)存儲(chǔ)單元的鎖存晶體管，以具有基本取決于鎖存晶體管的溝道的頂部表面和鎖存晶體管的側(cè)壁表面的有效溝道寬度。
全文摘要
一種存儲(chǔ)單元(100，101)，包括具有不同大小的關(guān)聯(lián)絕緣凹槽(908)的器件。對(duì)應(yīng)晶體管的有效溝道寬度基本上與溝道頂部表面寬度加上兩倍的由絕緣凹槽(908)形成的側(cè)壁寬度相同。在SRAM單元(100，101)中，通過(guò)形成較大的凹槽(908)，并因此在圍繞著鎖存晶體管(112)的絕緣層(906)中形成較大的側(cè)壁(1306，1310)，并且通過(guò)限制用于導(dǎo)通晶體管的這樣的凹槽，鎖存晶體管(112)具有比關(guān)聯(lián)的導(dǎo)通晶體管(108)更大的有效溝道寬度。在存儲(chǔ)單元(100，101)的制造過(guò)程中，一種掩膜用于在暴露鎖存晶體管112的區(qū)域時(shí)遮蓋導(dǎo)通晶體管(102)的區(qū)域。因此，鎖存晶體管(112)周圍的絕緣層中的凹槽可在不影響導(dǎo)通晶體管(108)周圍的對(duì)應(yīng)區(qū)域情況下形成。
文檔編號(hào)H01L21/8244GK1961414SQ200580017401
公開(kāi)日2007年5月9日 申請(qǐng)日期2005年4月26日 優(yōu)先權(quán)日2004年5月28日
發(fā)明者詹姆斯·D·伯內(nèi)特, 蘇雷什·文卡特森 申請(qǐng)人:飛思卡爾半導(dǎo)體公司