專利名稱：溝渠電容及存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種溝渠電容的制作方法，尤其涉及一種利用低階光掩模(low grade mask)制作溝渠電容與存儲單元的深溝渠的方法。
背景技術(shù)：
動態(tài)隨機(jī)存取存儲器(dynamic random access memory，以下簡稱為DRAM)是由許多存儲單元(memory cell)所構(gòu)成的集成電路，同時它也是目前最主要的易失性(volatile)存儲器之一。隨著各種電子產(chǎn)品朝小型化發(fā)展的趨勢，DRAM元件的設(shè)計也必須符合高集成度、高密度的要求，而溝渠電容DRAM元件結(jié)構(gòu)即為業(yè)界所廣泛采用的高密度DRAM架構(gòu)之一，其是在半導(dǎo)體基材中蝕刻出深溝渠并于其內(nèi)制成溝渠電容，并制作相對應(yīng)的金屬氧化物半導(dǎo)體(MOS)晶體管加以電連接，因而可有效縮小存儲單元的尺寸，妥善利用晶片空間。
請參閱圖1至圖3，圖1至圖3為現(xiàn)有制作溝渠電容的剖面示意圖，而圖2為圖1之中沿2-2’切線的剖面示意圖。請先參閱圖1與圖2，現(xiàn)有制作溝渠電容10的方法，是先在一表面設(shè)置有一硬掩模(hard mask)層104的硅襯底100上，形成一圖案化的光致抗蝕劑(未圖示)，用來定義出多個溝渠電容10的位置。接著進(jìn)行圖案轉(zhuǎn)移工藝，以于硬掩模層104中形成多個定義溝渠電容10的開口102，再利用這些硬掩模層104內(nèi)的開口102，于硅襯底100中蝕刻出多個深溝渠。然后依序于各溝渠內(nèi)形成擴(kuò)散區(qū)域106、電容介電層108、以及電容下電極110，完成溝渠電容10的制作，其中，擴(kuò)散區(qū)域106是用來作為溝渠電容10的埋入電極(buried plate)。
接下來，如圖3所示，利用蝕刻、沉積、化學(xué)機(jī)械拋光(CMP)、離子注入等工藝，依續(xù)于兩相鄰的溝渠電容10間形成淺溝隔離(swallow trenchisolation，STI)202及各柵極204、側(cè)壁子206及源極/漏極208，最后再視產(chǎn)品規(guī)格的需求，選擇性進(jìn)行一金屬硅化(salicide)工藝，并利用多個接觸插塞(contact plug)(未圖示)與其他元件及金屬內(nèi)連線相電連接。
然而，上述的現(xiàn)有技術(shù)是先利用具有陣列式的溝渠圖案的光掩模，以于光致抗蝕劑及硬掩模中定義出如圖1所示的溝渠陣列，進(jìn)而于硅襯底中蝕刻形成各深溝渠，然后又需要再利用一具有陣列式STI圖案的光掩模，以于兩相鄰的溝渠電容間形成淺溝隔離；換句話說，此兩光掩模不但必須具有高集成度要求的X方向及Y方向的對準(zhǔn)考量，故增加其在曝光、顯影及蝕刻等步驟失敗的可能性而影響良率，而且在進(jìn)行淺溝隔離的工藝時，擴(kuò)散區(qū)域與電容下電極也非常容易受到蝕刻、清洗、化學(xué)機(jī)械拋光等工藝的破壞與污染，而影響溝渠電容的電性表現(xiàn)。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的是提供一溝渠電容與存儲單元的制作方法。
根據(jù)本發(fā)明的所提供的方法，首先提供一襯底，并于該襯底內(nèi)先形成一柵狀的淺溝隔離以及由一硬掩模層覆蓋的有源區(qū)域。接著于該襯底上形成一圖案化的光致抗蝕劑，以定義出各溝渠結(jié)構(gòu)位置。在去除該光致抗蝕劑之后，利用該硬掩模層及該淺溝隔離作為一掩模，向下蝕刻出多個深溝渠，并于該些深溝渠中依序形成擴(kuò)散區(qū)域、電容介電層。之后填入多晶硅作為電容下電極，完成溝渠電容的制作。再去除該硬掩模層，于該些有源區(qū)域上形成多個晶體管及其兩側(cè)的側(cè)壁子。最后于該些位線上形成多個接觸插塞，完成DRAM的制作。
值得注意的是，由于本發(fā)明所提供的方法是以該硬掩模層及該些淺溝隔離作為掩模，所以本發(fā)明所需用以定義該光致抗蝕劑的光掩模，為一不需要考慮Y方向的光掩模。也就是說，僅需要再利用一初階光掩模，即可定義出本發(fā)明所需的圖案。
另外，隨著半導(dǎo)體元件的整合趨勢，許多芯片往往會同時兼具數(shù)個不同的種類設(shè)計。故根據(jù)本發(fā)明所提供的方法，更易于系統(tǒng)芯片上進(jìn)行曝光工藝，且更可減低在高密度排列的光掩模圖案進(jìn)行曝光工藝時，圖案轉(zhuǎn)移失敗的可能性。
為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，后文特舉優(yōu)選實(shí)施方式，并配合附圖，作詳細(xì)說明如下。然而如下的優(yōu)選實(shí)施方式與附圖僅供參考與說明用，并非用來對本發(fā)明加以限制。


圖1至圖3為現(xiàn)有制作溝渠電容的剖面示意圖；圖4至圖13是顯示本發(fā)明的制作溝渠電容的第一優(yōu)選實(shí)施例的示意圖；圖14至圖18為本發(fā)明的制作溝渠電容的第二優(yōu)選實(shí)施例的示意圖。
主要元件符號說明100 硅襯底 10 溝渠電容102 開口 104 硬掩模層106 擴(kuò)散區(qū)域 108 電容介電層110 電容下電極 204 柵極206 側(cè)壁子 208 源極/漏極202 淺溝隔離 300 硅襯底302 淺溝隔離 303 有源區(qū)域304 硬掩模層 400 光致抗蝕劑502 深溝渠電容 503 多晶硅層504 擴(kuò)散區(qū)域 506 電容介電層508 電容下電極 700 柵極氧化層512 柵極 802 輕摻雜源極/漏極803 側(cè)壁子 804 重?fù)诫s源極/漏極806 接觸插塞 808 層間介電層812、814 金屬硅化層522、523 深溝渠電容322 淺溝隔離 520 多晶硅層524 擴(kuò)散區(qū)域 526 電容介電層528 電容下電極 525、527 柵極822、824、826、828 金屬硅化層具體實(shí)施方式
請參閱圖4至圖13，圖4至圖13是顯示本發(fā)明的制作溝渠電容的第一優(yōu)選實(shí)施例的示意圖。請先參閱圖4及圖5，圖5是圖4中沿5-5’切線的剖面示意圖。首先提供一襯底300，例如一P型摻雜的半導(dǎo)體襯底(semiconductor substrate)、硅晶片(wafer)或硅覆絕緣(silicon on insulator，SOI)襯底，其上包含有一柵狀的淺溝隔離(shallow trench isolation，STI)302，以及多個被淺溝隔離302所定義并隔離的有源區(qū)域303。其中，每一個有源區(qū)域303表面均分別覆蓋有一由氮硅化合物等材料所構(gòu)成的硬掩模層304，而且各有源區(qū)域303是沿X方向與Y方向形成一緊密的陣列排列。此外，各有源區(qū)域303均為一長條型區(qū)域，且其較長邊是沿X方向設(shè)置。
請參閱圖6及圖7，圖7是圖6中沿7-7’切線的剖面示意圖。接著，利用光致抗蝕劑涂布、曝光、顯影、固化(curing)等工藝，于襯底300表面形成多個彼此平行的長條狀光致抗蝕劑400，分別覆蓋住部分的淺溝隔離302以及各硬掩模層304的部分區(qū)域，以于任兩相鄰的光致抗蝕劑400間的各有源區(qū)域303中分別定義出一深溝渠的位置。
值得注意的是，由于蝕刻選擇比不同，故在本優(yōu)選實(shí)施例中，含硅氧化合物組成的淺溝隔離302以及由氮硅化合物所構(gòu)成的硬掩模層304，均是用來作為后續(xù)的蝕刻工藝的蝕刻掩模。因此本發(fā)明的溝渠圖案可由一不需要具有高集成度要求的X方向及Y方向的對準(zhǔn)考量的光掩模所定義出來。換句話說，本發(fā)明僅需要利用一X方向?qū)?zhǔn)考量的初階光掩模(low grademask)，形成多條平行且長邊是沿Y方向設(shè)置的長條狀光致抗蝕劑400，并配合柵狀的淺溝隔離302以及呈陣列排列的各硬掩模層304，即可利用有源區(qū)域?qū)ι顪锨詫?zhǔn)(active to trench self-align)的方式來定義出本發(fā)明所需的各溝渠的位置。
隨后如圖7所示，利用光致抗蝕劑400及淺溝隔離302作為蝕刻掩模來進(jìn)行一蝕刻工藝，用以去除未被光致抗蝕劑400覆蓋的各硬掩模層304的部分。
在去除光致抗蝕劑400之后，請參閱圖8及圖9，圖9是圖8中沿9-9’切線的剖面示意圖。如圖8與圖9所示，接著利用淺溝隔離302及剩下的硬掩模層304作為蝕刻掩模來蝕刻襯底300，以于各有源區(qū)域303中分別形成一深溝渠502。
如圖10所示，隨后利用砷硅玻璃(arsenic silicate glass，ASG)擴(kuò)散技術(shù)、離子注入或斜角離子注入等摻雜工藝，于溝渠502的表面?zhèn)缺诩暗撞康囊r底300進(jìn)行高濃度的N+摻雜，形成一擴(kuò)散區(qū)域504。之后，再利用沉積、熱氧化等工藝，于各溝渠502的側(cè)壁及底部表面分別形成一電容介電層(capacitor dielectric layer)506，例如一氧化硅-氮化硅-氧化硅(ONO)介電層，但不限于此。然后于深溝渠502內(nèi)填滿一多晶硅層503，再利用回蝕刻或化學(xué)機(jī)械拋光(CMP)等工藝來去除部分的多晶硅層503，并使剩余的多晶硅層503略低于硬掩模層304及淺溝隔離302，以于各深溝渠502內(nèi)分別形成一電容下電極(capacitor bottom electrode)508，完成溝渠電容的制作。
接著本發(fā)明可再視產(chǎn)品設(shè)計、工藝規(guī)格與電性表現(xiàn)等的需求，進(jìn)行水平式或垂直型金屬氧化物半導(dǎo)體(MOS)晶體管的工藝，以形成相對應(yīng)的MOS晶體管及字線(word line)而與各溝渠電容加以電連接，進(jìn)而制備所需的DRAM甚至是單晶體管靜態(tài)隨機(jī)存取存儲器(1-Transistor Static RandomAccess Memory，1T-SRAM)的存儲單元(memory cell)。例如在去除硬掩模層304之后，再進(jìn)行標(biāo)準(zhǔn)的邏輯工藝，以熱氧化或沉積等方式于暴露出的襯底300表面及電容下電極508表面形成一柵極介電層700，如圖11所示。
請參閱圖12，于柵極介電層700上形成一多晶硅層(未顯示)，并以光刻暨蝕刻工藝(PEP)將此多晶硅層定義出柵極結(jié)構(gòu)512，然后利用柵極結(jié)構(gòu)512作為掩模，進(jìn)行一輕摻雜漏極802工藝。接下來進(jìn)行側(cè)壁子(spacer)803的制作，并利用柵極結(jié)構(gòu)512及側(cè)壁子803作為掩模，再進(jìn)行一重?fù)诫s源極/漏極804離子注入工藝。之后如圖13所示，利用一自對準(zhǔn)金屬硅化物阻擋層光掩模(salicide-blocked，SAB mask)或擴(kuò)散光掩模(implant mask)，進(jìn)行一自對準(zhǔn)金屬硅化物工藝(salicide)，以于柵極結(jié)構(gòu)512與源極/漏極804表面上形成金屬硅化物層812、814。且此自對準(zhǔn)金屬硅化物阻擋層光掩模或擴(kuò)散光掩模與圖6中用以對光致抗蝕劑400曝光的光掩?？蔀橄嗤难谀！Ｖ链?，完成單晶體管靜態(tài)隨機(jī)存取存儲器(1T-SRAM)的溝渠式電容存儲單元的工藝。最后再沉積一層間介電層(ILD)808，并形成位線插塞806，進(jìn)而將源極804與其它電路相電連接，而圖12和圖13所揭露的步驟為本領(lǐng)域技術(shù)人員所熟知，故在此并不多加贅述。
值得注意的是，如前所述，本發(fā)明所提供的方法，不僅適用于制作動態(tài)隨機(jī)存取存儲器的溝渠電容，亦用以制作單晶體管靜態(tài)隨機(jī)存取存儲器(1T-SRAM)的溝渠電容結(jié)構(gòu)。接下來，請參閱圖14至圖18，圖14至圖18為本發(fā)明的制作溝渠電容的第二優(yōu)選實(shí)施例的示意圖。本發(fā)明的第二實(shí)施例與圖4至圖13所示的第一實(shí)施例的主要不同之處是在于圖9及其后的溝渠電容的結(jié)構(gòu)，以使其可適用于雙晶體管雙電容存儲單元(2T-2C memorycell)的工藝中。
為方便說明，以下敘述僅針對圖9之后的工藝詳加說明，而其他元件工藝步驟皆相同于圖4至圖9所示的第一實(shí)施例，故不多加贅述。如圖14所示，在去除光致抗蝕劑400之后，利用淺溝隔離322及剩下的硬掩模層304作為蝕刻掩模來蝕刻襯底300，以于一對相鄰的有源區(qū)域303中分別形成一深溝渠522及523。請注意，在第二優(yōu)選實(shí)施例中，本發(fā)明是調(diào)整此蝕刻工藝的蝕刻參數(shù)，以同時蝕刻部分的淺溝隔離322及襯底300，使得蝕刻完深溝渠522、523時，淺溝隔離322亦被蝕刻至約略與襯底300表面相同高度的位置。
接下來請參閱圖15，利用砷硅玻璃(ASG)擴(kuò)散技術(shù)、離子注入或斜角離子注入等摻雜工藝，于深溝渠522、523的表面?zhèn)缺诩暗撞康囊r底300進(jìn)行高濃度的N+摻雜，形成一擴(kuò)散區(qū)域524。其后，再利用沉積、熱氧化等工藝，于硬掩模層304及深溝渠522的側(cè)壁及底部形成一電容介電層526，例如氧化硅-氮化硅-氧化硅(ONO)等的介電層。之后于深溝渠522內(nèi)填滿一多晶硅層520，再利用回蝕刻或化學(xué)機(jī)械拋光(CMP)等工藝來去除部分的多晶硅層520，并使剩余的多晶硅層520仍覆蓋住淺溝隔離322，以于深溝渠522、523內(nèi)形成一相連接的電容下電極528，而且沿Y方向上設(shè)置的各深溝渠的電容下電極均為一相連接的結(jié)構(gòu)。在去除硬掩模層304之后，接著再進(jìn)行標(biāo)準(zhǔn)的邏輯工藝，以熱氧化或沉積等方式于暴露出的襯底300表面及電容下電極528表面形成一柵極介電層700，如圖16所示。
請參閱圖17，于柵極氧化層700上形成一多晶硅層(未顯示)，并以光刻暨蝕刻工藝將此多晶硅層定義柵極結(jié)構(gòu)525及527。以柵極結(jié)構(gòu)525及527為掩模，進(jìn)行一輕摻雜漏極802工藝。接下來進(jìn)行側(cè)壁子803的制作，并利用柵極結(jié)構(gòu)525、527及側(cè)壁子803作為掩模，進(jìn)行一重?fù)诫s源極/漏極804離子注入工藝，且該離子注入工藝也施加于覆蓋住淺溝隔離322的相連接的電容下電極528表面。
隨后如圖18所示，進(jìn)行一自對準(zhǔn)金屬硅化物工藝(salicide)，以于柵極結(jié)構(gòu)525、527、源極/漏極804與淺溝隔離322上的部分電容下電極528表面，分別形成金屬硅化物層822、824、826、828。至此，完成雙晶體管雙電容存儲單元的工藝。最后再沉積一層間介電層(ILD)808，并形成位線插塞806，將源極804與其它電路相電連接，而圖17和圖18所揭露的步驟為本領(lǐng)域技術(shù)人員所熟知，故在此也不多加贅述。
相較于現(xiàn)有技術(shù)，本發(fā)明的深溝渠圖案僅需要利用一X方向?qū)?zhǔn)考量的初階光掩模，形成多條平行且長邊沿Y方向設(shè)置的長條狀光致抗蝕劑，并配合柵狀的淺溝隔離以及呈陣列排列的各硬掩模層，即可利用有源區(qū)域?qū)ι顪锨詫?zhǔn)(active to trench self-align)的方式來定義出本發(fā)明所需的各深溝渠的位置。不同于現(xiàn)有技術(shù)中需要一具有陣列式的溝渠圖案的光掩模中定義出溝渠陣列；然后又需要再利用另一具有陣列式STI圖案的光掩模，以形成淺溝隔離。本發(fā)明所提供的辦法可避免使用具有高集成度要求的X方向及Y方向的對準(zhǔn)考量的兩次光掩模，且可避免增加兩次光掩模在曝光及顯影的步驟失敗的可能性，進(jìn)而簡化工藝并提高工藝良率。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種制作溝渠電容的方法，包括以下步驟提供一襯底，該襯底上具有一柵狀淺溝隔離以及多個由該淺溝隔離隔離的有源區(qū)域，且該些有源區(qū)域表面分別覆蓋有一硬掩模層；于該襯底上形成多條平行的光致抗蝕劑，覆蓋該淺溝隔離及各該硬掩模層的部分區(qū)域，以于任兩相鄰的該些光致抗蝕劑間的各該有源區(qū)域中分別定義出一溝渠的位置；利用該些光致抗蝕劑及該些淺溝隔離作為掩模來蝕刻該些硬掩模層；去除該些光致抗蝕劑；利用該些淺溝隔離及該些硬掩模層作為掩模來蝕刻該襯底，以于各該有源區(qū)域中分別形成一溝渠；以及于該些溝渠內(nèi)分別形成擴(kuò)散區(qū)域、一介電層及一電容下電極。
2.如權(quán)利要求1所述的制作溝渠電容的方法，其中各該有源區(qū)域均是一長條型區(qū)域，且其較長邊沿一X方向設(shè)置。
3.如權(quán)利要求2所述的制作溝渠電容的方法，其中該些光致抗蝕劑是通過一僅需該X方向考量的長條狀初階光掩模所定義出來，且該些平行的光致抗蝕劑皆為一長邊沿一Y方向設(shè)置的長條狀光致抗蝕劑。
4.如權(quán)利要求3所述的制作溝渠電容的方法，其中該光掩模是一自對準(zhǔn)金屬硅化物阻擋光掩?；驍U(kuò)散光掩模。
5.如權(quán)利要求1所述的制作溝渠電容的方法，其中該硬掩模層包括一氮化硅層。
6.一種制作存儲單元的方法，包括以下步驟提供一襯底，該襯底上具有一柵狀淺溝隔離以及多個由該淺溝隔離隔離的有源區(qū)域，且各該有源區(qū)域表面分別覆蓋有一硬掩模層；于該襯底上形成多條平行的光致抗蝕劑，覆蓋住部分該些有源區(qū)域，用以于各該有源區(qū)域中分別定義出一溝渠的位置；進(jìn)行一蝕刻工藝，利用該些淺溝隔離及該硬掩模層作為掩模來蝕刻該襯底，以于各該有源區(qū)域的該襯底內(nèi)分別形成一溝渠，且該淺溝隔離同時被蝕刻至約略與襯底表面相同的高度；于該些深溝渠的側(cè)壁及底部的該襯底形成一擴(kuò)散區(qū)域；于該些溝渠的側(cè)壁及底部形成一電容介電層；于該些溝渠內(nèi)形成一電容下電極；以及于該襯底上形成多個晶體管，且該些晶體管分別與該些電容電連接。
7.如權(quán)利要求6所述的制作存儲單元的方法，其中該有源區(qū)域是呈長條型，并形成緊密的平行排列。
8.如權(quán)利要求6所述的制作存儲單元的方法，其中該硬掩模層包括一氮化硅層。
9.如權(quán)利要求6所述的制作存儲單元的方法，其中該圖案化的光致抗蝕劑是通過一僅有X方向考量的長條狀初階光掩模所定義出來。
10.如權(quán)利要求9所述的制作存儲單元的方法，其中該光掩模是一自對準(zhǔn)金屬硅化物阻擋層光掩?；驍U(kuò)散光掩模。
11.如權(quán)利要求6所述的制作存儲單元的方法，其中該掩模還包括該光致抗蝕劑。
12.如權(quán)利要求6所述的制作存儲單元的方法，其中該些存儲單元包括一對相鄰的該有源區(qū)域及一位于該相鄰的有源區(qū)域中的淺溝隔離。
13.如權(quán)利要求12所述的制作存儲單元的方法，其中于該些存儲單元的溝渠內(nèi)形成該電容下電極時，該電容下電極覆蓋住該些淺溝隔離，而形成一對相連的電容下電極。
14.如權(quán)利要求13所述的制作存儲單元的方法，還提供一重?fù)诫s漏極工藝，于形成該些晶體管的源極/漏極時，施加于該覆蓋住淺溝隔離的電容下電極的部分上表面。
全文摘要
一種制作溝渠電容及存儲單元的方法，提供一襯底，于該襯底內(nèi)形成一柵狀的淺溝隔離以及多個由硬掩模層覆蓋的有源區(qū)域。接著于該襯底上形成一光致抗蝕劑，利用一僅具X方向考量的初階光掩模，于該光致抗蝕劑上定義出本發(fā)明所需的圖案。利用該硬掩模層及該淺溝隔離作為一掩模，向下蝕刻出多個深溝渠，進(jìn)行后續(xù)工藝完成溝渠電容與存儲單元的制作。
文檔編號H01L21/82GK1937170SQ200510106940
公開日2007年3月28日 申請日期2005年9月22日 優(yōu)先權(quán)日2005年9月22日
發(fā)明者蘇怡男, 黃俊麒 申請人:聯(lián)華電子股份有限公司