專利名稱：分離柵極快閃存儲器單元及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種分離柵極快閃存儲器單元及其制作方法，尤其涉及一種具有圓弧形狀浮置柵極的分離柵極快閃存儲器單元及其制作方法。
背景技術(shù)：
快閃存儲器依柵極結(jié)構(gòu)的不同大致可區(qū)分為堆疊柵極(stacked gate)快閃存儲器以及分離柵極(split gate)快閃存儲器兩種類型。堆疊式柵極快閃存儲單元包含有一用來儲存電荷的浮置柵極(floating gate)、一介電層以及一用來控制數(shù)據(jù)存取的控制柵極(control gate)，由下至上依序堆疊于一隧穿氧化層上，且上述各層的側(cè)壁均是約略相切齊。一般而言，堆疊柵極快閃存儲單元雖然較不占面積，然而卻具有過度抹除(over erase)的缺點。而分離柵極快閃存儲器則可以解決堆疊柵極快閃存儲器的過度抹除的問題。
請參閱圖1，圖1為現(xiàn)有一分離柵極快閃存儲單元10的剖面結(jié)構(gòu)示意圖。如圖1所示，現(xiàn)有分離柵極快閃存儲單元10包含有一半導體襯底12、一隧穿氧化層14、一浮置柵極24、一控制柵極30、一漏極19以及一源極17?？刂茤艠O30向源極17方向延伸而設(shè)于浮置柵極24與漏極19之間的半導體襯底12上，形成一選擇溝道(select channel)20。控制柵極30與浮置柵極24之間另生成有一介電層28，通常為一氧化層/氮化層/硅氧層(oxide/nitride/oxide，ONO)復合介電層。分離柵極快閃存儲器單元10在寫入數(shù)據(jù)時，利用熱電子(channel hot electrons，CHE)效應(yīng)，先將控制柵極30接至一高電壓，并將源極接地(grounded)，然后再將漏極接至一固定電壓，藉此產(chǎn)生熱電子以通過隧穿氧化層14而注入浮置柵極24，達到儲存數(shù)據(jù)的目的。而在進行數(shù)據(jù)抹除時，則是利用福樂諾漢隧穿(Fowler Nordheimtunneling)技術(shù)，先將控制柵極30接地或接一負電壓(negative biased)，而將漏極19設(shè)在一高電壓狀態(tài)，以移除儲存在浮置柵極24的電子。
請參考圖2至圖5，圖2至圖5為現(xiàn)有制作一分離柵極快閃存儲器單元10的方法示意圖。如圖2所示，分離柵極快閃存儲器單元10的制作方法首先提供一半導體襯底12，并形成一隧穿氧化層14于半導體襯底12之上。
如圖3所示，然后于隧穿氧化層14的表面形成一光致抗蝕劑層16，并進行一光刻工藝，以于光致抗蝕劑層16中形成多個開口，用來定義摻雜區(qū)的位置。接著進行一離子注入工藝，利用光致抗蝕劑層16作為硬掩模(hardmask)，以于半導體襯底12中形成二摻雜區(qū)22。之后將光致抗蝕劑層16完全去除，并利用一快速熱處理(rapid thermal processing，RTP)將摻雜區(qū)22內(nèi)的摻雜劑予以活化(activation)。其中，摻雜區(qū)22分別用來作為分離柵極快閃存儲單元的漏極與源極，而二摻雜區(qū)22之間的半導體襯底12則定義為分離柵極快閃存儲單元的溝道區(qū)20。
如圖4所示，接下來進行一低壓化學氣相沉積(low pressure chemicalvapor deposition，LPCVD)工藝，于隧穿氧化層14表面形成一多晶硅層(未顯示)。然后于多晶硅層表面形成一光致抗蝕劑層26，并利用光刻工藝在光致抗蝕劑層26中形成一浮置柵極的圖案。再以圖案化的光致抗蝕劑層26作為掩模來進行一各向異性蝕刻工藝，以垂直向下去除多晶硅層直到隧穿氧化層14表面，形成分離柵極快閃存儲器單元的浮置柵極24。
如圖5所示，將光致抗蝕劑層26完全去除之后，隨后進行一熱氧化工藝，以于浮置柵極24表面形成一由氧化層/氮化層/硅氧層所組成的ONO介電層28。接著進行一低壓化學氣相沉積工藝，于半導體晶片10表面形成一多晶硅層(未顯示)。然后于多晶硅層表面形成另一光致抗蝕劑層(未顯示)，并利用光刻以及蝕刻等方法來定義出控制柵極的圖案，以去除部分的多晶硅層，形成分離柵極快閃存儲器單元的控制柵極30。
分離柵極快閃存儲器雖然可以解決堆疊柵極快閃存儲器的過度抹除的問題，然而現(xiàn)有的分離柵極快閃存儲器有抹除不完全或抹除電壓不穩(wěn)定等缺點。此外在制作過程中控制柵極和浮置柵極重疊區(qū)域會受到曝光對準設(shè)備對位偏差的影響，使得在讀取數(shù)據(jù)時產(chǎn)生不穩(wěn)定的溝道電流，影響快閃存儲器的可靠度。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種具圓弧形狀浮置柵極的分離柵極快閃存儲器單元及其制作方法，以解決上述現(xiàn)有技術(shù)的問題。
根據(jù)本發(fā)明的一個方面，該分離柵極快閃存儲器單元因具有一圓弧形狀的浮置柵極，能維持抹除電壓的穩(wěn)定，進而提高快閃存儲器的可靠度。該分離柵極快閃存儲器單元包含一半導體襯底，該半導體襯底中包含有二摻雜區(qū)，作為該快閃存儲器單元的源極與漏極；一隧穿氧化層，位于該半導體襯底之上；一浮置柵極，位于該隧穿氧化層之上，且該浮置柵極的二側(cè)具有圓弧形狀的輪廓；一介電層，覆蓋于該浮置柵極表面，用來隔絕該浮置柵極與其他導電層；以及一控制柵極，且該控制柵極是一位于該浮置柵極的一側(cè)的側(cè)壁子結(jié)構(gòu)。
由于本發(fā)明的快閃存儲器單元具有一圓弧形狀的浮置柵極，可以使浮置柵極與控制柵極間的電容值不易變動，故在進行數(shù)據(jù)抹除操作時可提供均勻的抹除速率，維持抹除電壓穩(wěn)定，同時本發(fā)明的控制柵極可以利用回蝕刻的方式來形成側(cè)壁子結(jié)構(gòu)，故沒有曝光對準設(shè)備對位不準的問題，可有效改善現(xiàn)有技術(shù)的缺點。


圖1為現(xiàn)有分離柵極快閃存儲單元的剖面結(jié)構(gòu)示意圖；圖2至圖5為現(xiàn)有制作一分離柵極式快閃存儲單元的方法示意圖；以及圖6至圖12為本發(fā)明制作一具有圓弧形狀浮置柵極的分離柵極快閃存儲器單元的方法示意圖。
附圖中的附圖標記說明如下10分離柵極快閃存儲器單元12半導體襯底14隧穿氧化層16光致抗蝕劑層 17源極19漏極 20溝道區(qū)22摻雜區(qū)24浮置柵極26光致抗蝕劑層 28 ONO介電層30控制柵極100分離柵極快閃存儲器單元101半導體襯底 102第一介電層103第二介電層 104存儲器單元區(qū)域105隧穿氧化層 106浮置柵極
107氧化層 108第三介電層109控制柵極 110漏極111源極具體實施方式
請參考圖6至圖12。圖6至圖12為本發(fā)明制作一圓弧形狀浮置柵極的分離柵極快閃存儲器單元100的方法示意圖。如圖6所示，首先提供一半導體襯底101，接著依序于半導體襯底101上形成一第一介電層102與第二介電層103。其中半導體襯底101為一P型硅襯底，第一介電層102由氧化硅所組成，而第二介電層103由氮化硅所組成。
如圖7所示，接著于第二介電層表面形成一光致抗蝕劑層(未顯示)，利用光致抗蝕劑層作為掩模依序進行一干蝕刻與一濕蝕刻工藝，去除部分第一介電層102與第二介電層103，于半導體襯底101上定義出一存儲器單元區(qū)域104，之后將光致抗蝕劑層完全去除。
如圖8所示，隨后進行一濕蝕刻工藝，去除存儲器單元區(qū)域104兩側(cè)的部分第一介電層102，使得剩余的第一介電層102產(chǎn)生圓弧形狀的側(cè)壁輪廓，并進行一紫外光照射，以去除半導體襯底101上殘余的蝕刻液或水分。接著利用一熱氧化工藝于半導體襯底101上形成快閃存儲器的隧穿氧化層105。
如圖9所示，然后再利用一低壓化學氣相沉積工藝于隧穿氧化層105上形成一多晶硅層(未顯示)，以定義出一圓弧形狀的浮置柵極106，同時進行一回蝕刻(etching back)工藝，去除多余的多晶硅層(未顯示)。其中浮置柵極106的圓弧形狀可以使浮置柵極與控制柵極間的電容值不易變動，故在進行數(shù)據(jù)抹除操作時具有穩(wěn)定抹除電壓的功能。
如圖10所示，接著利用一高密度等離子體化學氣相沉積(HDPCVD)工藝，于浮置柵極106上形成一氧化層107，以用來隔絕浮置柵極106與其他導電層，同時進行一化學機械拋光(CMP)工藝去除部分氧化層107，以控制氧化層107的厚度。同時氧化層107亦提供后續(xù)工藝中定義側(cè)壁子結(jié)構(gòu)的控制柵極。
如圖11所示，進行一干蝕刻工藝去除存儲器單元區(qū)域兩側(cè)的第二介電層103，再進行一兩階段蝕刻工藝，首先利用一干蝕刻工藝去除浮置柵極106兩側(cè)的第一介電層102，然后再利用一濕蝕刻工藝，使半導體基板101浸泡于稀釋的氫氟酸中以去除隧穿氧化層105兩側(cè)的第一介電層102，避免浮置柵極106與隧穿氧化層105造成過度底切(undercut)的情形而影響快閃存儲器正常運作。
如圖12所示，利用氧化層107作為一平臺，依序沉積一由氧化層/氮化層/硅氧層所共同組成的第三介電層108與一多晶硅層(未顯示)，隨后進行一回蝕刻工藝去除部分的多晶硅層，以于浮置柵極106與氧化層107的一側(cè)定義出一側(cè)壁子結(jié)構(gòu)的控制柵極109，并使側(cè)壁子結(jié)構(gòu)的高度約略切齊于氧化層107的高度。當控制柵極109完成后，再利用一離子注入工藝與于半導體襯底101上形成二n型摻雜區(qū)，并利用一快速熱處理將摻雜區(qū)內(nèi)的摻雜劑予以活化，分別定義出快閃存儲器單元100的漏極110與源極111，完成快閃存儲器單元100的制作。
相較于現(xiàn)有的分離柵極快閃存儲器單元及其制作方法，本發(fā)明的分離柵極快閃存儲器單元具有一圓弧形狀的浮置柵極，該圓弧形狀的浮置柵極不僅在工藝上具有容易控制的特性，且當進行數(shù)據(jù)抹除動作時更能提供均勻的抹除速率，發(fā)揮穩(wěn)定抹除電壓的功能，有效改善現(xiàn)有分離柵極快閃存儲器的缺點。除此之外，本發(fā)明提供的分離柵極快閃存儲器制作方法，利用一絕緣氧化層來定義側(cè)壁子結(jié)構(gòu)的控制柵極的圖案，可解決現(xiàn)有技術(shù)曝光對位不準的問題。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種具有圓弧形狀浮置柵極的分離柵極快閃存儲器單元，包含有一半導體襯底，該半導體襯底中包含有二摻雜區(qū)，作為該快閃存儲器單元的源極與漏極；一隧穿氧化層，位于該半導體襯底之上；一浮置柵極，位于該隧穿氧化層之上，該浮置柵極的二側(cè)具有圓弧形狀的輪廓；一介電層，覆蓋于該浮置柵極表面，用來隔絕該浮置柵極與其他導電層；以及一控制柵極，該控制柵極是一位于該浮置柵極的一側(cè)的側(cè)壁子結(jié)構(gòu)。
2.如權(quán)利要求1所述的快閃存儲器單元，其中該半導體襯底是一P型硅襯底。
3.如權(quán)利要求1所述的快閃存儲器單元，其中該些摻雜區(qū)是n型摻雜區(qū)。
4.如權(quán)利要求1所述的快閃存儲器單元，其中該介電層包含一由原生氧化層/氮化層/硅氧層共同組成的ONO層設(shè)于該浮置柵極與該控制柵極之間。
5.如權(quán)利要求1所述的快閃存儲器單元，其中該介電層包含一氧化層覆蓋于該浮置柵極上方，且該側(cè)壁子結(jié)構(gòu)的高度約略切齊于該氧化層的高度。
6.一種制作圓弧形狀浮置柵極的分離柵極快閃存儲器單元的方法，該方法包含有下列步驟提供一半導體襯底；于該半導體襯底上依序形成一第一介電層與一第二介電層；去除部分該第一介電層與該第二介電層，以于該半導體襯底上定義出一存儲器單元區(qū)域；進行一蝕刻工藝去除該存儲器單元區(qū)域二側(cè)的部分該第一介電層，以使剩余的該第一介電層具有圓弧形狀側(cè)壁輪廓；于該存儲器單元區(qū)域的該半導體襯底上形成一隧穿氧化層；于該隧穿氧化層上沉積一第一多晶硅層；進行一回蝕刻工藝去除部分該第一多晶硅層，以于該存儲器單元區(qū)域中形成一圓弧形狀浮置柵極；于該浮置柵極上形成一氧化層；依序去除該存儲器單元區(qū)域二側(cè)的該第二介電層與該第一介電層；依序沉積一第三介電層與一第二多晶硅層；以及去除部分的該第二多晶硅以于該存儲器單元區(qū)域一側(cè)定義出一側(cè)壁子結(jié)構(gòu)的控制柵極。
7.如權(quán)利要求6所述的方法，其中該半導體襯底是一P型硅襯底。
8.如權(quán)利要求6所述的方法，其中該第一介電層是二氧化硅(SiO2)。
9.如權(quán)利要求6所述的方法，其中該第二介電層是氮化硅(SiN)。
10.如權(quán)利要求6所述的方法，其中該蝕刻工藝是一各向同性濕蝕刻工藝。
11.如權(quán)利要求10所述的方法，其中該方法于該濕蝕刻工藝之后另包含有進行一紫外光照射以去除該半導體襯底上殘余的水份或蝕刻液。
12.如權(quán)利要求6所述的方法，其中該隧穿氧化層利用一熱氧化工藝完成。
13.如權(quán)利要求6所述的方法，其中該方法另包含有利用一離子注入工藝與一快速熱處理(RTP)于該半導體襯底上形成二n型摻雜區(qū)，作為該快閃存儲器單元的源極與漏極。
14.如權(quán)利要求6所述的方法，其中該氧化層利用一高密度等離子體化學氣相沉積(HDPCVD)工藝形成。
15.如權(quán)利要求6所述的方法，其中該側(cè)壁子結(jié)構(gòu)的高度約略切齊于氧化層的高度。
16.如權(quán)利要求14所述的方法，其中該方法于該高密度等離子體化學氣相沉積工藝后，另包含利用一化學機械拋光(CMP)工藝去除部分該氧化層。
17.如權(quán)利要求6所述的方法，其中該方法利用一兩階段蝕刻工藝去除該存儲器單元區(qū)域二側(cè)的該第一介電層，該兩階段蝕刻工藝包含一干蝕刻工藝與一濕蝕刻工藝。
全文摘要
本發(fā)明提供一種分離柵極快閃存儲器單元及其制作方法。該分離柵極快閃存儲器單元的特征為具有一圓弧形狀的浮置柵極及一側(cè)壁子結(jié)構(gòu)的控制柵極。該圓弧形狀的浮置柵極于快閃存儲器單元進行一數(shù)據(jù)抹除時可提供穩(wěn)定的抹除電壓，以提高快閃存儲器元件可靠度。
文檔編號H01L21/8239GK1538524SQ0311047
公開日2004年10月20日 申請日期2003年4月16日 優(yōu)先權(quán)日2003年4月16日
發(fā)明者向華埏, 洪至偉, 許正源, 吳齊山 申請人:力晶半導體股份有限公司