專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，尤其涉及在高性能、低能耗的LSI(大規(guī)模集成電路)等中使用的CMOS(互補金屬氧化物半導體)。
背景技術：
迄今為止，為了實現(xiàn)CMOS地高性能化，已公知有形成在溝道部上設置無摻雜外延硅層(硅外延淀積層)的晶體管的技術(例如，可參見K.Noda，T.Uchida，T.Tatsumi，T.Aoyama，K.Nakajima，H.Miyamoto，T.Hashimoto，和I.Sasaki，“0.1μm delta doped MOSFET using postlow-energy implanting selective epitaxy，”Symp.VLSI Tech.Dig.，pp.19-20，1994，(參考文獻[1])、或T. Ohguro，H.Haruse，H.Sugaya，S.Nakamura，N.Sugiyama，E.Morifuji，H.Kimijima，T.Yoshimoto，T.Morimoto，H.S.Momose，Y.Katsumata，and H.Iwai，“Silicon epitaxyand its application to RFIC’s，”Electrochemical society proceeding vol.99-18，pp.123-141，1999。(參考文獻[2]))。
該結構的晶體管已公知不僅具有高的驅動力、良好的亞閾值(sub-threshold)特性，還具有可降低作為微細CMOS問題的柵泄漏電流的效果(例如，可參見H.S.Momose，T.Ohguro，E.Morifuji，H.Sugaya，S.Nakamura，T.Yoshitomi，H.Kimijima，T.Morimoto，F(xiàn).Matsuoka，Y.Katsumata，H.Ishiuchi，和H.Iwai，“Improvement of direct-tunnelinggate leakage current in ultra-thin gate oxide CMOS with TiN gateelectrode using non-doped selective epitaxial Sichannel technique”，inIEDM Tech.Dig.pp.819-822，December，1999。(參考文獻[3]))。
圖22是作為現(xiàn)有的CMOS的例子，示出上述結構的晶體管的制造方法。
首先，如圖(a)所示，在通常的(100)晶面方位的硅襯底101的表面部分上形成元件分離區(qū)102，畫出元件區(qū)(N型阱區(qū)、P型阱區(qū))103a、103b。然后在該元件區(qū)103a、103b的表面上形成12nm厚的硅犧牲氧化膜(圖中未示出)，然后分別導入作為雜質的砷和硼，為了得到溝道部所期望的閾值，形成PMOS溝道雜質導入?yún)^(qū)104a和NMOS溝道雜質導入?yún)^(qū)104b。
接著，剝離上述硅犧牲氧化膜后，作為用來除去上述硅襯底101表面部殘留的氧的前處理，在940℃下進行預加熱處理。
然后，用減壓氣相淀積(RP-CVD)法在例如800℃下用Si2H4Cl2氣體在上述PMOS溝道雜質導入?yún)^(qū)104a和NMOS溝道導質導入?yún)^(qū)104b上，分別形成約30mn厚的硅外延生長層105a、105b。該工藝可得到具有十分陡峭的雜質濃度梯度的溝道。
然后，如圖(b)所示，用爐氧化法進行柵氧化處理，形成預定厚度的柵絕緣膜106a、106b。例如，若進行800℃溫度下60分鐘的柵氧化處理，可形成5nm厚的氧化膜。通過選擇適當?shù)臏囟群蜁r間，該爐氧化法可實現(xiàn)所期望厚度的柵絕緣膜106a、106b。
然后，在上述氧化膜上堆積約250nm厚的多硅膜，之后用各向異性蝕刻構圖，分別形成具有所期望柵長的柵極107a、107b。
然后，導入預定的雜質，之后例如在氮氣氣氛中進行1000℃×20秒的熱處理，使上述柵極107a、107b中的雜質活化，并在雜質導入?yún)^(qū)104a、104b的表面部分別形成淺的源·漏區(qū)108a、108b。
之后，通過分別形成柵側壁部109a、109b和深的源·漏區(qū)110a、110b，完成在溝道部具有上述硅外延生長層105a、105b的PMOS晶體管(p型MOSFET，即P-MOSFET)和NMOS晶體管(N型MOSFET，即n-MOSFET)。
接著，用公知技術在上述柵極107a、107b上和上述源·漏區(qū)110a、110b的表面部上分別形成硅化物層(圖中未示出)，以實現(xiàn)各電極部的低電阻化，之后借助于觸點部分與金屬布線等連接。
在N型MOSFET在(100)晶面方位上形成時，或P型MOSFET在(100)以外的(110)晶面方位等上形成時，都可以得到良好的移動性(mobility)。
從這種觀點出發(fā)，嘗試在(100)以外的晶面方位上形成溝道部具有硅外延生長層的MOSFET，如上所述，具有硅外延生長層的溝道結構的MOSFET是用于提高驅動力和得到良好的亞閾值的優(yōu)選結構，但與(100)面方位上的MOSFET相比可靠性差，柵泄漏電流增大。
另外，在(111)晶面方位上有溝道/柵絕緣膜界面的MOSFET，在柵絕緣膜和硅襯底界面上的界面能級多，存在柵絕緣膜中的固定電荷多等的問題。即，與在(100)晶面方位上有溝道/柵絕緣膜界面的MOSFET相比，晶體管的可靠性差。實際上，在具有5nm厚的柵絕緣膜的MOSFET的場合下，與(100)晶面方位上的MOSFET相比，(111)晶面方位上的MOSFET的界面能級密度增加為2.2倍，且閾值電壓不穩(wěn)定，傳導性和電流驅動力也不穩(wěn)定，其偏差大到兩倍左右。
因此，本發(fā)明的目的在于提供一種半導體裝置，可實現(xiàn)提高(100)以外的晶面方位上設置的MOSFET的可靠性、柵泄漏電流、噪音特性等，在各方位上各特性都良好的MOSFET。發(fā)明概述
為了實現(xiàn)上述目的，本發(fā)明提供一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括第一場效應型晶體管，其構成為在溝道形成區(qū)上具有外延生長層，且與柵絕緣膜相接的該溝道形成區(qū)的表面部分在(100)硅晶面方位上；以及第二場效應型晶體管，其構成為具有無外延生長層的溝道形成區(qū)，且與柵絕緣膜相接的該溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上。
還提供一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括第一場效應型晶體管，其構成為具有第一溝道雜質分布，且與柵絕緣膜相接的溝道形成區(qū)的表面部分在(100)硅晶面方位上；以及第二場效應型晶體管，其構成為具有第二溝道雜質分布，且與柵絕緣膜相接的溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上。
還提供一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括包含與柵絕緣膜相接的溝道形成區(qū)的表面部分在具有外延生長層的(100)硅晶面方位上的第一區(qū)域、和與柵絕緣膜相接的溝道形成區(qū)的表面部分在無外延生長層的與(100)硅晶面方位不同的晶面方位上的第二區(qū)域的場效應型晶體管。
還提供一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括第一場效應型晶體管，其構成為在源·漏區(qū)上具有外延生長層，且與硅化物層或金屬布線層相接的源·漏區(qū)的表面部分在(100)硅晶面方位上；以及第二場效應型晶體管，其構成為具有無外延生長層的源·漏區(qū)，且與硅化物層或金屬布線層相接的源·漏區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上。
還提供一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括包含與源·漏區(qū)的硅化物層或金屬布線層相接的表面部分在有外延生長層的(100)硅晶面方位上的第一區(qū)域、和與源·漏區(qū)的硅化物層或金屬布線層相接的表面部分在無處延生長層的與(100)硅晶面方位不同的晶面方位上的第二區(qū)域構成的場效應型晶體管。
還提供一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在(100)硅晶面方位上的第一場效應型晶體管；和構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上的第二場效應型晶體管；且上述第二場效應型晶體管的柵絕緣膜的氧化膜折算容量厚度比上述第一場效應型晶體管的柵絕緣膜的氧化膜折算容量厚度薄。
還提供一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在(100)硅晶面方位上的第一場效應型晶體管；和構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上的第二場效應型晶體管；且上述第一場效應型晶體管的柵絕緣膜由與上述溝道形成區(qū)相接的第一絕緣膜和由與該第一絕緣膜不同的物質或組成構成的第二絕緣膜的層疊膜構成；上述第二場效應型晶體管的柵絕緣膜由與上述溝道形成區(qū)相接的第三絕緣膜和由與該第三絕緣膜不同的物質或組成構成的第四絕緣膜的層疊膜構成；且上述第三絕緣膜的氧化膜折算容量厚度比上述第一絕緣膜的氧化膜折算容量厚度薄。
根據(jù)本發(fā)明的半導體裝置，可以改善在(100)以外的晶面方位上形成的場效應型晶體管的特性。由此，可以在同一硅襯底上混合存在在各硅晶面方位上不損害晶體管優(yōu)點、具有極高性能、高可靠性和低泄露電流，噪音特性良好的場效應型晶體管。附圖簡述


圖1是說明本發(fā)明實施方案1的CMOS的制造方法的工序剖面圖2是說明本發(fā)明實施方案2的CMOS的制造方法的工序剖面圖3是說明本發(fā)明實施方案2的另一構成的CMOS的制造方法的工序剖面圖4是說明本發(fā)明實施方案2的又一構成CMOS的制造方法的斜視圖5是同樣地說明圖4所示COMS的制造方法的工序剖面圖6是用來說明本發(fā)明的實施例3的CMOS的制造方法的工序剖面圖7是用來說明本發(fā)明的實施例4的CMOS的制造方法的第一構成例的工序剖面圖8是用來說明本發(fā)明的實施例4的CMOS的制造方法的第二構成例的工序剖面圖9是用來說明本發(fā)明的實施例4的CMOS的制造方法的第三構成例的工序剖面圖10是用來說明本發(fā)明的實施例4的CMOS的制造方法的第四構成例的工序剖面圖11是用來說明本發(fā)明的實施例5的CMOS的制造方法的第一構成例的工序剖面圖12是用來說明本發(fā)明的實施例5的CMOS的制造方法的第二構成例的工序剖面圖13是用來說明本發(fā)明的實施例5的CMOS的制造方法的第三構成例的工序剖面圖14是用來說明本發(fā)明的實施例5的CMOS的制造方法的第四構成例的工序剖面圖15是本發(fā)明實施例6的示出柵絕緣膜的構成的一例的MOSFET的剖面圖16是說明本發(fā)明的晶片內的氧化膜厚度波動的特性圖17是說明本發(fā)明的MOSFET的傳導性和閾值電壓的晶片內波動的特性圖18是本發(fā)明的以MOS電容器為例說明其可靠性的特性圖19是示出以分別形成本發(fā)明的在(100)晶面方位上有厚柵氧化膜的MOSFET和在(111)晶面方位上有薄柵氧化膜的MOSFET的場合為例的CMOS的工序剖面圖20是說明本發(fā)明的晶面方位和氧化硅膜和關系的特性圖21是以在(100)、(111)晶面方位上形成具有層疊膜構成的柵絕緣膜的MOSFET的場合為例的CMOS的工序剖面圖22是用來說明現(xiàn)有技術和其問題的CMOS的工序剖面圖。
具體實施例方式
首先，在說明本發(fā)明的實施方案之前，解釋一下本發(fā)明的概念。
通常，在硅襯底的(100)晶面方位上的外延生長比大塊(bulk)表面的硅表面粗糙度低。但是，根據(jù)本發(fā)明人的新得到的發(fā)現(xiàn)，在(100)以外的晶面方位上的外延生長反而增加硅表面的粗糙度。
表1示出用AFM(原子力顯微鏡)評價大塊硅和硅外延生長層(Epi-Si)的表面的粗糙度的結果。
表1
其中，Ra(平方最小粗糙度)是在預定測量面上從中心面到表面的偏差的平方的平均值的平方根，RMS(算術平均粗糙度)是在預定測量面從中心面到表面的偏差的絕對值的平均值。
由外延生長得到的硅表面的粗糙度的變動極大地受各晶面方位的硅成長速度的影響。關于得到表1所示結果的解釋，推測是向硅的(100)晶面方位生長的速度比其它晶面方位的方向快，且，向(111)晶面方位方向生長的速度比(100)等其它晶面方位方向慢的原因。
因此，在溝道部具有除(100)以外的諸如(111)晶面方位等上的無摻雜硅外延淀積層的MOSFET的場合，其晶體管的絕緣膜的可靠性和柵泄漏電流等的特性因其界面粗糙度增大，比(100)晶面方位上的MOSFET差。
另外，在(100)以外的晶面方位上形成在源·漏區(qū)具有硅外延生長層的MOSFET的場合，由于硅界面的粗糙度增加，硅化物和硅的界面的特性劣化，接合電流增加。
這個問題不僅在(111)晶面方位上的晶體管中存在，在已公知比(100)晶面方位硅生長速度慢的(110)、(113)、(115)等各方向(例如，可參見C.H.Van den Brekel，“growth rate anisotropy and morphology ofautoepitaxial silicon films from SiCl4，”J of Crystal Growth，pp.259-266，1974。參考文獻[4])或(211)、(311)、(511)、(811)、(101)、(011)等晶面方位中也存在同樣的問題。
下面，參照附圖對解決上述問題的本發(fā)明的實施方案進行說明。(實施方案1)
圖1示意地示出根據(jù)本發(fā)明實施方案1的CMOS的制造方法。
首先，用公知技術如硅各向異性蝕刻加工(100)晶面方位的硅襯底11的表面部分，在該表面部分的一部分上使(100)以外的晶面方位(在這里是(110)晶面方位)露出。然后，在硅襯底11的表面部分上形成元件分離區(qū)12，畫出元件區(qū)(N型阱區(qū)、P型阱區(qū))13a、13b。在該場合下，上述(110)晶面方位是具有第二雜質分布的第二MOSFET(P型MOSFET)的形成區(qū)，形成在上述N型阱區(qū)13a的表面部分上。(以上參見圖(a)。)
接著，在上述元件區(qū)13a、13b的表面上形成12nm厚的硅犧牲氧化膜(圖中未示出)后，為了實現(xiàn)作為溝道部所希望的閾值，分別向上述N型阱區(qū)13a和P型阱區(qū)13b導入作為雜質的砷和硼。
然后，通過剝離上述硅犧牲氧化膜的一部分，用覆蓋絕緣膜21只覆蓋上述N型阱區(qū)13a。即除第一MOSFET(N型MOSFET)的形成區(qū)即上述P型阱區(qū)13b外，只在上述N型阱區(qū)13a上殘留有上述硅犧牲氧化膜。(以上，參見圖(b))。
接著，作為除去上述硅襯底11的表面部分殘留的氧的前處理，進行940℃下的預加熱處理。
接著，用減壓氣相淀積(RP-CVD)法在例如800℃下用Si2H4Cl2氣體，只在作為上述N型MOSFET的溝道部的上述P型阱區(qū)13b的主表面上形成具有第一雜質分布的約30nm厚的硅外延生長層(低濃度層)15。(以上，參見圖(c))。通過該工藝可以實現(xiàn)具有非常陡峭的雜質濃度梯度的(100)晶面方位上的N型MOSFET的溝道部。
之后，去除覆蓋上述N型阱區(qū)13a的覆蓋絕緣膜(硅犧牲氧化膜)21。
然后，用急速熱氧化(RTO)法進行柵氧化處理，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成預定厚度的柵絕緣膜16a、16b。例如，在800℃×10秒的條件下用RTO法進行柵氧化處理，可形成1.5nm厚的氧化膜。若用該RTO法或爐氧化法，通過選擇適當?shù)臏囟群蜁r間，可以實現(xiàn)所期望厚度的柵絕緣膜16a、16b。
然后，在上述柵絕緣膜16a、16b上堆積約250nm厚的多硅膜，之后用各向異性蝕刻構圖，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成具有所期望的柵長的柵極17a、17b。
接著，導入預定的雜質種類。然后，為了雜質的擴散和活化，在例如氮氣氣氛中進行1000℃×20秒左右的熱處理，在上述P型阱區(qū)13b的表面部分上形成淺的源·漏區(qū)18。
之后，分別形成上述柵極17b的柵側壁部19、和比上述淺源·漏區(qū)18深的源·漏區(qū)20a、20b。由此，分別完成在溝道部有上述硅外延生長層15的(100)晶面方位上的NMOS晶體管(N型MOSFET)；以及在溝道部沒有上述硅外延生長層15、具有由上述N型阱區(qū)13構成的溝道部的(100)以外的(110)晶面方位上的PMOS晶體管(P型MOSFET)。(以上，參見圖(d))
然后，用公知的技術在上述柵極17a、17b上和上述源·漏區(qū)20a、20b的表面部分上分別形成硅化物層(圖中未示出)，以實現(xiàn)各電極部的低電阻化，之后借助于觸點部分與金屬布線等進行連接。
這樣地，通過形成外延溝道結構，不僅可以提高(100)晶面方位上的MOSFET的特性，在本發(fā)明中還可以在同一硅襯底上混合存在在各晶面方位上都不損害在(100)以外的晶面方位上形成的MOSFET的優(yōu)點、具有極高可靠性和低泄露電流，且噪音特性良好的MOSFET。
本實施方案以分別在(100)晶面方位上形成N型MOSFET的溝道部、在(100)以外的晶面方位上形成P型MOSFET的溝道部的情況為例進行了說明。此時，可以得到N型MOSFET和P型MOSFET都具有良好的移動性，且具有高可靠性、低泄露電流、噪音特性的CMOS。
另外，即使在(100)晶面方位和與(100)晶面方位不同的晶面方位上形成相同導電類型的MOSFET時(例如，在兩種晶面方位上分別形成N型MOSFET的情況，或在兩種晶面方位上分別形成P型MOSFET的情況)，同樣也可以得到具有高可靠性、低泄露電流、良好噪音特性的MOSFET。此時，通過只在(100)晶面方位上的MOSFET的溝道部上形成低濃度的硅外延生長層，可以在同一硅襯底上形成與在無硅外延生長層的、與(100)晶面方位不同的晶面方位上的MOSFET閾值不同的同種導電類型的MOSFET。(實施方案2)
圖2示意地示出根據(jù)本發(fā)明實施方案2的CMOS的制造方法。
在此，對用絕緣膜只覆蓋至少(100)以外的如(110)晶面方位，在除該(110)晶面方位以外的全部區(qū)域上形成硅外延生長層的情況進行說明。
首先，用公知技術如硅各向異性蝕刻加工(100)晶面方位的硅襯底11的表面部分，在該表面部分的一部分上使(100)以外的(110)晶面方位露出。然后，在硅襯底11的表面部分上形成元件分離區(qū)12，畫出元件區(qū)(N型阱區(qū)、P型阱區(qū))13a、13b。在該場合下，上述(110)晶面方位是具有第二雜質分布的第二MOSFET(P型MOSFET)的溝道形成區(qū)，形成在上述N型阱區(qū)13a的表面部分上。(以上參見圖(a)。)
接著，在上述元件區(qū)13a、13b的表面上形成12nm厚的硅犧牲氧化膜(圖中未示出)后，為了實現(xiàn)作為溝道部所希望的閾值，分別向上述N型阱區(qū)13a和P型阱區(qū)13b導入作為雜質的砷和硼。
然后，通過剝離上述硅犧牲氧化膜的一部分，用覆蓋絕緣膜21覆蓋上述N型阱區(qū)13a的包含(110)晶面方位上的溝道形成區(qū)的區(qū)域。即除第一MOSFET(N型MOSFET)的形成區(qū)即上述P型阱區(qū)13b、和上述N型阱區(qū)13a的上述(100)晶面方位上的部分之外，只在上述(110)晶面方位上殘留有上述硅犧牲氧化膜。(以上，參見圖(b))。
接著，作為除去上述硅襯底11的表面部分殘留的氧的前處理，進行940℃下的預加熱處理。
接著，用減壓氣相淀積(RP-CVD)法在例如800℃下用Si2H4Cl2氣體，至少在作為上述N型MOSFET的溝道部的、包含上述P型阱區(qū)13b的主表面的上述(100)晶面方位上，形成具有第一雜質分布的約30nm厚的硅外延生長層(低濃度層)15。(以上，參見圖(c))。通過該工藝可以實現(xiàn)具有非常陡峭的雜質濃度梯度的(100)晶面方位上的N型MOSFET的溝道部。
之后，去除覆蓋上述(110)晶面方位的覆蓋絕緣膜(硅犧牲氧化膜)21。
然后，用急速熱氧化(RTO)法進行柵氧化處理，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成預定厚度的柵絕緣膜16a、16b。例如，在800℃×10秒的條件下用RTO法進行柵氧化處理，可形成1.5nm厚的氧化膜。若用該RTO法或爐氧化法，通過選擇適當?shù)臏囟群蜁r間，可以實現(xiàn)所期望厚度的柵絕緣膜16a、16b。
然后，在上述柵絕緣膜16a、16b上堆積約250nm厚的多硅膜，之后用各向異性蝕刻構圖，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成具有所期望的柵長的柵極17a、17b。
接著，導入預定的雜質種類。然后，為了雜質的擴散和活化，在例如氮氣氣氛中進行1000℃×20秒左右的熱處理，在上述P型阱區(qū)13b的表面部分上形成淺的源·漏區(qū)18。
之后，分別形成上述柵極17b的柵側壁部19、和比上述淺源·漏區(qū)18深的源·漏區(qū)20a、20b。由此，分別完成在溝道部有上述硅外延生長層15的(100)晶面方位上的NMOS晶體管(N型MOSFET)；以及在溝道部沒有上述硅外延生長層15、具有由上述N型阱區(qū)13構成的溝道部的(100)以外的(110)晶面方位上的PMOS晶體管(P型MOSFET)。(以上，參見圖(d))
然后，用公知的技術在上述柵極17a、17b上和上述源·漏區(qū)20a、20b的表面部分上分別形成硅化物層(圖中未示出)，以實現(xiàn)各電極部的低電阻化，之后借助于觸點部分與金屬布線等進行連接。
由此，即使在僅除(110)晶面方位以外的(100)晶面方位上分別形成硅外延生長層15的本實施方案的情況下，也可以期望獲得與上述第一實施方案所示的CMOS的情況同樣的效果。
此時，即使在源·漏區(qū)20a、20b中，通過僅在(100)晶面方位上形成硅外延生長層15，在(110)晶面方位上有溝道部的MOSFET的源·漏區(qū)20a中可抑制硅化物和硅的界面的粗糙度，可防止源·漏接合處泄漏電流的增加。
另外，在源·漏區(qū)20a、20b未形成硅化物層的情況下，在(110)晶面方位上有溝道部的MOSFET的源·漏區(qū)20a中可抑制布線導電層(金屬布線層)和硅界面的粗糙度增大，可防止源·漏接合處泄漏電流的增加。
另外，如圖3(a)～(d)所示，形成柵極17a、17b后，通過用覆蓋絕緣膜21覆蓋(100)以外的諸如(110)晶面方位上的源·漏區(qū)20a-1，在(100)晶面方位上的第一MOSFET的源·漏區(qū)20b和(111)晶面方位上的具有溝道部的第二MOSFET的源·漏區(qū)20a-1、20a-2的露出(100)晶面方位的表面的區(qū)域20a-2上，選擇性地形成硅外延生長層15，也可得到同樣的效果(即，升高的源·漏結構)。
而且，圖4和圖5(a-1)～(a-4)、(b-1)～(b-4)舉例示出了這樣的情況，即，在硅襯底11的表面部分，至少使(100)晶面方位X和除此之外的例如(110)晶面方位Y露出，在除該(110)晶面方位Y之外的全部區(qū)域上形成硅外延生長層15。其中，圖4是硅襯底11的斜視圖，圖5(a-1)～(a-4)分別是(100)晶面方位X的剖面圖，圖5(b-1)～(b-4)分別是(110)晶面方位Y的剖面圖。
上述(100)晶面方位X是具有第一雜質分布、第一MOSFET(N型MOSFET)的溝道形成區(qū)，在上述P型阱區(qū)13b的表面部上形成。
圖1示意地示出根據(jù)本發(fā)明實施方案1的CMOS的制造方法。
首先，用公知技術如硅各向異性蝕刻加工(100)晶面方位的硅襯底11的表面部分，在該表面部分的一部分上，露出(100)晶面方位X和(100)以外的(110)晶面方位Y。此時，例如圖4所示，(100)晶面方位X和(110)晶面方位Y都和硅襯底11成90°夾角，(100)晶面方位X和(110)晶面方位Y成45°角(或135°角)。
然后，例如圖5(a-1)、(b-1)所示，在硅襯底11的表面部分上形成元件分離區(qū)12，畫出元件區(qū)(N型阱區(qū)、P型阱區(qū))13a、13b。在該場合下，上述(100)晶面方位X是具有第一雜質分布的第一MOSFET(N型MOSFET)的溝道形成區(qū)，形成在上述p型阱區(qū)13b的表面部分上。另外上述(110)晶面方位Y是具有第二雜質分布的第二MOSFET(P型MOSFET)的溝道形成區(qū)，形成在上述N型阱區(qū)13a的表面部分。
接著，在上述元件區(qū)13a、13b的表面上形成12nm厚的硅犧牲氧化膜(圖中未示出)后，為了實現(xiàn)作為溝道部所希望的閾值，分別向上述N型阱區(qū)13a和P型阱區(qū)13b導入作為雜質的砷和硼。
然后，例如如圖5(a-2)、(b-2)所示，通過剝離上述硅犧牲氧化膜的一部分，用覆蓋絕緣膜覆蓋上述N型阱區(qū)13a的包含(110)晶面方位Y上的溝道形成區(qū)的區(qū)域。即，只在上述(110)晶面方位Y上殘留有上述硅犧牲氧化膜。
接著，作為除去上述硅襯底11的表面部分殘留的氧的前處理，進行940℃下的預加熱處理。
接著，如圖5(a-3)、(b-3)所示，用減壓氣相淀積(RP-CVD)法在例如800℃下用Si2H4Cl2氣體，至少在作為上述N型MOSFET的溝道部的、包含上述P型阱區(qū)13b的主表面的上述(100)晶面方位X上形成具有第一雜質分布的約30nm厚的硅外延生長層(低濃度層)15。通過該工藝可以實現(xiàn)具有非常陡峭的雜質濃度梯度的(100)晶面方位上的N型MOSFET的溝道部。
之后，去除覆蓋上述(110)晶面方位Y的覆蓋絕緣膜(硅犧牲氧化膜)21。
然后，用急速熱氧化(RTO)法進行柵氧化處理，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成預定厚度的柵絕緣膜16a、16b。例如，在800℃×10秒的條件下用RTO法進行柵氧化處理，可形成1.5nm厚的氧化膜。若用該RTO法或爐氧化法，通過選擇適當?shù)臏囟群蜁r間，可以實現(xiàn)所期望厚度的柵絕緣膜16a、16b。
然后，在上述柵絕緣膜16a、16b上堆積約250nm厚的多硅膜，之后用各向異性蝕刻構圖，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成具有所期望的柵長的柵極17a、17b。
本實施方案的情況，是相對于(100)晶面方位的硅襯底11的襯底面，(100)晶面方位X上的MOSFET的柵極17a和(110)晶面方位Y上的MOSFET的柵極17b的柵長方向呈90°的縱型MOSFET結構。因此，可以用同一工藝形成柵極17a、17b，同時進一步簡化工藝，工藝的吻合性好，且適合微細化。
接著，如圖5(a-4)、(b-4)所示，導入預定的雜質種類。然后，為了雜質的擴散和活化，在例如氮氣氣氛中進行1000℃×20秒左右的熱處理，在上述N型阱區(qū)13a的表面部分和上述P型阱區(qū)的表面部分上分別形成源·漏區(qū)20a、20b。由此，分別完成在溝道部具有上述硅外延生長層15的(100)晶面方位上的N型MOSFET；和在溝道部沒有上述硅外延生長層15、具有由上述N型阱區(qū)13a構成的溝道部的、(100)以外的(110)晶面方位Y上的P型MOSFET。
然后，用公知的技術在上述柵極17a、17b上和上述源·漏區(qū)20a、20b的表面部分上分別形成硅化物層(圖中未示出)，以實現(xiàn)各電極部的低電阻化，之后借助于觸點部分與金屬布線等連接。
另外，雖然對采用(100)晶面方位的硅襯底11的場合進行了說明，但并不僅限于此，也可以用(110)晶面方位的硅襯底。即，即使在(110)晶面方位的硅襯底的表面部分上通過硅各向異性蝕刻等使(100)晶面方位X和(110)晶面方位Y露出，在兩方位X、Y上分別形成MOSFET的情況下，也可得到同樣的效果。
本實施方案以分別在(100)晶面方位上形成N型MOSFET的溝道部、在(100)以外的晶面方位上形成P型MOSFET的溝道部的情況為例進行了說明。此時，可以得到N型MOSFET和P型MOSFET都具有良好的移動性，且具有高可靠性、低泄露電流、噪音特性的CMOS。
另外，即使在(100)晶面方位和與(100)晶面方位不同的晶面方位上形成相同導電類型的MOSFET時(例如，在兩種晶面方位上分別形成N型MOSFET的情況，或在兩種晶面方位上分別形成P型MOSFET的情況)，同樣也可以得到具有高可靠性、低泄露電流、良好噪音特性的MOSFET。此時，通過只在(100)晶面方位上的MOSFET的溝道部上形成低濃度的硅外延生長層，可以在同一硅襯底上形成與無硅外延生長層的、在與(100)晶面方位不同的晶面方位上的MOSFET閾值不同的同種導電類型的MOSFET。(實施方案3)
圖6示意地示出根據(jù)本發(fā)明實施方案3的CMOS的制造方法。此處，對在硅襯底上在至少(100)以外的例如(111)晶面方位上形成P型MOSFET的情況進行說明。
首先，用公知技術如硅各向異性蝕刻加工(100)晶面方位的硅襯底11的表面部分，在該表面部分的一部分上形成“V”字狀溝，使(100)以外的(110)晶面方位露出。然后，在硅襯底11的表面部分上形成元件分離區(qū)12，畫出元件區(qū)(N型阱區(qū)、P型阱區(qū))13a、13b。在該場合下，上述(110)晶面方位是具有第二雜質分布的第二MOSFET(P型MOSFET)的形成區(qū)，形成在上述N型阱區(qū)13a的表面部分。(以上參見圖(a)。)
接著，在上述元件區(qū)13a、13b的表面上形成12nm厚的硅犧牲氧化膜(圖中未示出)后，為了實現(xiàn)作為溝道部所希望的閾值，分別向上述N型阱區(qū)13a和P型阱區(qū)13b導入作為雜質的砷和硼。
然后，通過剝離上述硅犧牲氧化膜的一部分，用覆蓋絕緣膜21只覆蓋上述N型阱區(qū)13a(或者，上述N型阱區(qū)13a的至少(111)晶面方位上)。即除第一MOSFET(N型MOSFET)的形成區(qū)即上述P型阱區(qū)13b外，只在上述N型阱區(qū)13a(或者，上述N型阱區(qū)13a上的除上述(100)晶面方位之外的上述(111)晶面方位)上殘留有上述硅犧牲氧化膜。(以上，參見圖(b))。
接著，作為除去上述硅襯底11的表面部分殘留的氧的前處理，進行940℃下的預加熱處理。
接著，用減壓氣相淀積(RP-CVD)法在例如800℃下用Si2H4Cl2氣體，只在作為上述N型MOSFET的溝道部的上述P型阱區(qū)13b的上述(100)晶面方位面上形成具有第一雜質分布的約30nm厚的硅外延生長層(低濃度層)15。(以上，參見圖(c))。通過該工藝可以實現(xiàn)具有非常陡峭的雜質濃度梯度的(100)晶面方位上的N型MOSFET的溝道部。
之后，去除覆蓋至少上述(111)晶面方位的覆蓋絕緣膜(硅犧牲氧化膜)21。
然后，用急速熱氧化(RTO)法進行柵氧化處理，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成預定厚度的柵絕緣膜16a、16b。例如，在800℃×10秒的條件下用RTO法進行柵氧化處理，可形成1.5nm厚的氧化膜。若用該RTO法或爐氧化法，通過選擇適當?shù)臏囟群蜁r間，可以實現(xiàn)所期望厚度的柵絕緣膜16a、16b。
然后，在上述柵絕緣膜16a、16b上堆積約250nm厚的多硅膜，之后用各向異性蝕刻構圖，在上述N型阱區(qū)13a和上述P型阱區(qū)13b上分別形成具有所期望的柵長的柵極17a、17b。
接著，導入預定的雜質種類。然后，為了雜質的擴散和活化，在例如氮氣氣氛中進行1000℃×20秒的熱處理，在上述P型阱區(qū)13b的表面部分上形成淺的源·漏區(qū)18。
之后，分別形成上述柵極17b的柵側壁部19、和比上述淺源·漏區(qū)18深的源·漏區(qū)20a、20b。由此，分別完成在溝道部有上述硅外延生長層15的(100)晶面方位上的NMOS晶體管(N型MOSFET)；以及在溝道部設有上述硅外延生長層15、具有由上述N型阱區(qū)13構成的溝道部的(100)以外的(110)晶面方位上的PMOS晶體管(P型MOSFET)。(以上，參見圖(d))
然后，用公知的技術在上述柵極17a、17b上和上述源·漏區(qū)20a、20b的表面部分上分別形成硅化物層(圖中未示出)，以實現(xiàn)各電極部的低電阻化，之后借助于觸點部分與金屬布線等連接。
這樣地，即使在(100)晶面方位上和(100)以外的(111)晶面方位上分別形成MOSFET的本實施方案的場合下，也可期望得到與上述實施方案1、2所示的CMOS的情況同樣的效果。
本實施方案以分別在(100)晶面方位上形成N型MOSFET的溝道部、在(100)以外的晶面方位上形成P型MOSFET的溝道部的情況為例進行了說明。此時，可以得到N型MOSFET和P型MOSFET都具有良好的移動性，且具有高可靠性、低泄露電流、噪音特性的CMOS。
另外，即使在(100)晶面方位和與(100)晶面方位不同的晶面方位上形成相同導電類型的MOSFET時(例如，在兩種晶面方位上分別形成N型MOSFET的情況，或在兩種晶面方位上分別形成P型MOSFET的情況)，同樣也可以得到具有高可靠性、低泄露電流、良好噪音特性的MOSFET。此時，通過只在(100)晶面方位上的MOSFET的溝道部上形成低濃度的硅外延生長層，可以在同一硅襯底上形成與無硅外延生長層的、在與(100)晶面方位不同的晶面方位上的MOSFET閾值不同的同種導電類型的MOSFET。(實施方案4)
圖7示意地示出根據(jù)本發(fā)明實施方案4的CMOS的制造方法。此處，對在溝道寬度方向的剖面上，MOSFET的溝道部構成為至少包含硅襯底上的(100)晶面方位、和除此之外的例如(110)晶面方位的情況進行說明。
首先，如該圖的(a)所示，用公知技術如硅各向異性蝕刻加工(100)晶面方位的硅襯底11的表面部分，在該表面部分的一部分上使(100)以外的晶面方位(在這里是(110)晶面方位)露出。然后，在硅襯底11的表面部分上形成元件分離區(qū)12，畫出用來形成晶體管的溝道部的區(qū)域。此時，為了提高單位面積的電流驅動力，在溝道寬度方向的剖面上，除了上述(100)晶面方位外，使上述(110)晶面方位也露出。
接著，在上述硅基板11的表面上形成12nm厚的硅犧牲氧化膜(圖中未示出)后，為了實現(xiàn)作為溝道部所希望的閾值，分別向上述N型阱區(qū)13a和P型阱區(qū)13b導入作為雜質的砷和硼。
然后，通過剝離上述硅犧牲氧化膜的一部分，用覆蓋絕緣膜21只覆蓋在上述硅襯底11的(110)晶面方位上。即，只在除上述(100)晶面方位之外的上述(110)晶面方位上殘留有上述硅犧牲氧化膜。
接著，作為除去上述硅襯底11的表面部分殘留的氧的前處理，進行940℃下的預加熱處理。
接著，如該圖的(b)所示，用減壓氣相淀積(RP-CVD)法在例如800℃下用Si2H4Cl2氣體，在上述(100)晶面方位上形成約30nm厚的硅外延生長層(低濃度層)15。
之后，去除覆蓋上述(110)晶面方位上的覆蓋絕緣膜(硅犧牲氧化膜)21。
然后，如該圖的(c)所示，用急速熱氧化(RTO)法進行柵氧化處理，形成預定厚度的柵絕緣膜16。例如，在800℃×10秒的條件下用RTO法進行柵氧化處理，可形成1.5nm厚的氧化膜。若用該RTO法或爐氧化法，通過選擇適當?shù)臏囟群蜁r間，可以實現(xiàn)所期望厚度的柵絕緣膜16。
然后，在上述柵絕緣膜16上堆積約250nm厚的多硅膜，之后用各向異性蝕刻構圖，形成具有所期望的柵長的柵極17。
接著，導入用來形成源·漏區(qū)預定的雜質種類。然后，為了雜質的擴散和活化，在例如氮氣氣氛中進行1000℃×20秒左右的熱處理。
由此，完成具有分別以有上述硅外延生長層15的(100)晶面方位上的硅表面、以及沒有上述硅外延生長層15的(110)晶面方位上的硅表面作為溝道部的MOSFET。
然后，用公知的技術在上述柵極17上和上述源·漏區(qū)的表面部分上分別形成硅化物層(圖中未示出)，以實現(xiàn)各電極部的低電阻化，之后借助于觸點部分與金屬布線等連接。
這樣地，在構成為，晶體管的溝道部包含除了(100)晶面方位以外，還有(110)晶面方位上的硅表面的本實施方案的情況下，在溝道寬度方向的剖面上，范圍A所示的部分都是其溝道寬度。由此，可以使溝道寬度比從晶片上面看到的柵寬度更度。因此，可以得到更高的驅動力，成為適合微細化的結構。
另外，在上述實施方案4的MOSFET中，雖然晶體管的溝道部構成為包含(110)晶面方位上的硅表面，但并不僅限于此，例如可如圖8(a)～(c)所示，構成為在溝道寬度方向的剖面上，晶體管的溝道部包含(111)
或者，例如如圖9(a)～(c)所示，在溝道寬度方向的剖面上，晶體管的溝道部(溝道寬度A)可構成為包含除了(100)以外，還有(110)晶面方位和(111)晶面方位上的硅表面等的多個(100)以外的硅表面。
而且，如圖10所示，在溝道寬度的剖面上，晶體管的溝道部(溝道寬度A)可構成為包含除了(100)以外，還有例如(110)晶面方位等的硅表面的多個位置。
在本實施方案中，無論哪種情況都可得到具有高可靠性、低泄露電流、良好噪音特性的MOSFET。(實施方案5)
圖11示意地示出根據(jù)本發(fā)明實施方案5的CMOS的制造方法。此處，對在溝道長度方向的剖面上，MOSFET的溝道部構成為至少包含硅襯底上的(100)晶面方位、和除此之外的例如(110)晶面方位的情況進行說明。
首先，如該圖的(a)所示，用公知技術如硅各向異性蝕刻加工(100)晶面方位的硅襯底11的表面部分，在該表面部分的一部分上使(100)以外的晶面方位(在這里是(110)晶面方位)露出。然后，在硅襯底11的表面部分上形成元件分離區(qū)(圖中未示出)。此時，在溝道長度方向的剖面上，形成包含上述(100)晶面方位外和上述(110)晶面方位的用來形成晶體管溝道部的硅表面。
接著，在上述硅基板11的表面上形成12nm厚的硅犧牲氧化膜(圖中未示出)后，為了實現(xiàn)作為溝道部所希望的閾值，分別向上述N型阱區(qū)13a和P型阱區(qū)13b導入作為雜質的砷和硼。
然后，通過剝離上述硅犧牲氧化膜的一部分，用覆蓋絕緣膜21只覆蓋上述硅襯底11的(110)晶面方位。即只在除上述(100)晶面方位之外的上述(110)晶面方位上殘留有上述硅犧牲氧化膜。
接著，作為除去上述硅襯底11的表面部分殘留的氧的前處理，進行940℃下的預加熱處理。
接著，如該圖的(b)所示，用減壓氣相淀積(RP-CVD)法在例如800℃下用Si2H4Cl2氣體，在上述(100)晶面方位上形成約30nm厚的硅外延生長層(低濃度層)15。
之后，去除覆蓋上述(110)晶面方位上的覆蓋絕緣膜(硅犧牲氧化膜)21。
然后，如該圖的(c)所示，用急速熱氧化(RTO)法進行柵氧化處理，形成預定厚度的柵絕緣膜16。例如，在800℃×10秒的條件下用RTO法進行柵氧化處理，可形成1.5nm厚的氧化膜。若用該RTO法或爐氧化法，通過選擇適當?shù)臏囟群蜁r間，可以實現(xiàn)所期望厚度的柵絕緣膜16。
然后，在上述柵絕緣膜16上堆積約250nm厚的多硅膜，之后用各向異性蝕刻構圖，形成具有所期望的柵長的柵極17。
接著，導入用來形成源·漏區(qū)預定的雜質種類。然后，為了雜質的擴散和活化，在例如氮氣氣氛中進行1000℃×20秒左右的熱處理，形成源·漏區(qū)20。
由此，完成具有分別以有上述硅外延生長層15的(100)晶面方位上的硅表面、以及沒有上述硅外延生長層15的(110)晶面方位上的硅表面作為溝道部的MOSFET。
然后，用公知的技術在上述柵極17上和上述源·漏區(qū)20的表面部分上分別形成硅化物層(圖中未示出)，以實現(xiàn)各電極部的低電阻化，之后借助于觸點部分與金屬布線等連接。
這樣地，在構成為，晶體管的溝道部包含除了(100)晶面方位以外，還有(110)晶面方位上的硅表面的本實施方案的情況下，在溝道長度方向的剖面上，范圍B所示的部分都是其溝道長度。
另外，在上述實施方案5的MOSFET中，雖然晶體管的溝道部構成為包含(110)晶面方位上的硅表面，但并不僅限于此，例如可如圖12(a)～(c)所示，構成為在溝道長度方向的剖面上，晶體管的溝道部包含(111)晶面方位上的硅表面。
或者，例如如圖13(a)～(c)所示，在溝道長度方向的剖面上，晶體管的溝道部(溝道長度B)可構成為包含(110)晶面方位和(111)晶面方位上的硅表面等的多個硅表面。
而且，如圖14所示，在溝道長度的剖面上，晶體管的溝道部(溝道長度B)可構成為包含除了(100)以外，還有例如(110)晶面方位上的多個硅表面。
在本實施方案中，無論哪種情況都可得到具有高可靠性、低泄露電流、良好噪音特性的MOSFET。
雖然在上述的實施方案1～5中，對以(110)和(111)作為(100)以外的晶面方位的場合進行了說明，但本發(fā)明并不僅限于此，對于已公知比(100)晶面方位硅生長速度慢的諸如(113)和(115)、或(211)、(311)、(511)、(811)、(011)、(101)(011)等各晶面方位，都可期望同樣的效果。
另外，雖然在每個實施方案的場合，都采用了(100)晶面方位的硅襯底(晶片)，在其表面部分上有意形成(100)以外的晶面方位，但是即使對諸如(100)以外的晶面方位的硅襯底，也可以同樣地實施。即，在(100)以外的晶面方位的硅襯底中，通過各向異性蝕刻或化學蝕刻等使(100)晶面方位露出后，在該露出面的晶體管的溝道剖的形成區(qū)域上形成硅外延生長層也是可以的。
另外，形成硅外延生長層也不限于減壓氣相淀積法，例如，也可用低壓氣相淀積(UHV-CVD，超高真空氣相淀積)法等形成Si2H6、SiHCl4、SiH4等，以及它們與H2或HCl的混合氣體。
另外，在各實施方案中，雖然硅外延生長層15的厚度為30nm，但是約0.2nm的厚度就可得到效果，若膜更厚，就可進一步增加表面平坦化和降低柵泄露電流的效果。其中，為了用柵極實現(xiàn)良好的對晶體管的開關特性，約70nm以下的厚度就可以。
另外，在上述實施方案1～5中，對主要由硅構成的外延生長層的情況進行了說明。但并不僅限于此，即使用主要由硅和鍺的混合層構成的層，也可獲得同樣的效果。(實施方案6)
作為在不同于(100)晶面方位的晶面方位上有溝道/柵絕緣膜界面的MOSFET的柵絕緣膜(第二柵絕緣膜)，希望比在(100)晶面方位上有溝道/柵絕緣膜界面的MOSFET的柵絕緣膜(第一柵絕緣膜)更薄。具體地，(111)晶面方位上形成的MOSFET中，例如，可以是氧化膜折算容量厚度為2.5nm以下，或者在柵絕緣膜為疊層膜結構的場合下，與該硅襯底相接的絕緣膜的厚度優(yōu)選為2.5nm以下。
下面，參照圖15說明本發(fā)明實施方案6的MOSFET中的柵絕緣膜的厚度。其中圖(a)是形成單層膜結構的柵絕緣膜時的例子，圖(b)是形成疊層膜結構的柵絕緣膜時的例子。
圖15(a)中，例如用急速氧化(RTO)法進行柵氧化處理，至少在硅襯底11的(111)晶面方位上(N型阱區(qū)13a)上形成2.5nm以下的厚度。
如上所述，例如用RTO法在800℃×10秒的條件下進行柵氧化處理，結果如表2所示，可形成1.5nm厚的氧化膜(純氧化物)。由此，若用RTO法，通過選擇適當?shù)臏囟群蜁r間，可以在(111)晶面方位上實現(xiàn)2.5nm以下的所期望厚度的柵絕緣膜16a。
表2
在圖15(b)中，柵絕緣膜16a具有例如氧化硅膜(第二柵絕緣膜)16a-1和高介電膜16a-2的疊層膜結構。此時，上述氧化硅膜16a-1是如上所述用急速氧化法進行柵氧化處理，至少在硅襯底11的(111)晶面方位(N型阱區(qū)13a)上形成2.5nm以下的厚度。然后，在該氧化硅膜16a-1上，層積Al2O3等構成的高介電膜16a-2，形成柵絕緣膜16a。
這樣地，控制柵絕緣膜膜厚的、(100)以外的(111)晶面方位上的MOS晶體管(MOSFET)中，與柵絕緣膜厚的情況相比，可以改善硅襯底11和柵絕緣膜16a之間的界面能級等，可提高晶體管性能。
圖16是以8英寸晶片為例，比較(100)晶面方位和(111)晶面方位的晶面內的氧化膜厚度的波動。
從圖中明顯可看出，當氧化膜厚度Tox在2.0～2.5nm左右時，比其厚的情況下(100)晶面方位的特性更好，而比其薄的情況下(111)晶面方位的特性更好。具體地，若氧化膜厚度Tox為2.5nm以下，晶片面內的偏差б(Tox)增加。
圖17是比較(100)晶面方位的8英寸晶片上的晶體管和(111)晶面方位上和8英寸晶片上的晶體管的N型MOSFET的傳導性Gm和閾值電壓Vth在晶片面內的波動。
從圖中明顯可看出，當氧化膜厚度Tox在2.0～2.5nm左右時，比其厚的情況下(100)晶面方位的特性更好，而比其薄的情況下(111)晶面方位的特性更好。具體地，若氧化膜厚度Tox為2.5nm以下，晶片面內的偏差б(Tox)增加。
圖18以8英寸晶片為例，比較(111)晶面方位上的MOS電容器和(100)晶面方位上的MOS電容器的TDDB(時間相關的介電擊穿)可靠性。圖(a)是晶片面內的波動，圖(b)是與氧化膜厚度的關系。
氧化膜厚度Tox比2.0～2.5nm更薄時，在同一條件下進行氧化處理時，(111)晶面方位上的MOS電容器的TDDB可靠性比(100)晶面方位上的MOS電容器高。
同樣地，(111)晶面方位上的晶體管即使在氧化膜在2.0nm以下的場合，也可實現(xiàn)較高的可靠性。
圖19(a)～(c)是分別形成在(100)晶面方位上有厚的柵氧化膜16b的MOSFET、和在(111)晶面方位上有薄的柵氧化膜16a的MSFET。
此時，(100)晶面方位和(111)晶面方位這兩者都可以實現(xiàn)高性能具有可靠性的晶體管。
(100)晶面方位和(111)晶面方位上的各柵氧化膜16a、16b可可以通過二次氧化工藝分別形成所期望的膜厚?；蛘撸缟鲜霰?和圖20(a)、(b)所示，在2.2nm以下的厚度時，也可以用一次氧化工藝在(111)晶面方位上同時形成比(100)晶面方位上薄的氧化膜。
圖20(a)示出在(100)、(111)晶面方位上形成的氧化硅膜的氧化速度和氧化膜厚度的關系，圖20(b)是在(100)、(111)晶面方位上形成的硅氧化膜的氧化厚度的比(在同一氧化條件下)。
圖21(a)～(d)是在(100)、(111)晶面方位上分別形成具有由疊層膜16-1、16-2構成的柵絕緣膜16的MOSFET時的例子。
此時，上述柵絕緣膜16例如構成為在硅氧化膜16-1上層積高介電膜16-2。
另外，在圖15(a)和圖19所示的MOSFET中，作為柵絕緣膜16a并不僅限于氧化膜。例如，也可以是硅氮化膜、硅氮氧化膜或它們的疊層膜，只要氧化膜折算容量厚度為2.5nm以下，優(yōu)選為2.0nm以下，就可得到同樣的效果。
在硅氮化膜的場合，由于其介電率約為硅氧化膜的兩倍，使其膜厚在5nm以下，可得到這種效果。
在硅氮氧化膜的情況下，由于其介電率根據(jù)氮的含量而定，在從氧化膜到氮化膜之間的2.5～5.0nm，根據(jù)其含氮量確定上限膜厚，可得到同樣的效果。即，硅氮氧化膜的比介電率εSiON可由絕緣膜中的氮氧組分比由下式1得到其中，x是硅氮氧化膜中Si3N4對SioN的比。
硅氧化膜的比介電率
為3.9，硅氧化膜的比介電率
為7.9，所以硅氮氧化膜的比介電率εSiON可從下式2求出
εSiON＝3.9+4x(0＜x＜1) …(2)
由于得到本發(fā)明效果的絕緣膜的厚度為氧化膜折算容量厚度2.5nm以下，在硅氮氧化膜的情況下，根據(jù)氮含量，膜厚在2.5(3.9+4x)/3.9nm時，得到同樣的效果。
尤其是，采用硅氮氧化膜時，其膜厚的波動比氧化膜時小(見表2)。因此，可以實現(xiàn)更高性能和可靠性的晶體管。
在圖15(b)和21的MOSFET中，柵絕緣膜16并不限于是硅氧化膜16-1和高介電膜16-2的疊層膜。即，可以用例如硅氮化膜，硅氮氧化膜或它們的疊層膜替代上述硅氧化膜16-1，只要氧化膜折算容量厚度在2.5nm以下，優(yōu)選為2.0nm以下，就可得到與上述情況相同的效果。
同樣地，作為高介電膜16-2，可以用諸如HfO2-SiO2、ZrO2-SiO2、2La2O3-SiO2、Gd2O3-SiO2等的硅酸鹽或Si3N4、Ta2O5、Sc2O3、Y2O3、Gd2O3、La2O3、Ta2O5、ZrO2、LaAlO3、ZrTiO4、HfO2、SrZrO3、HfxSnyTizO、ZrxSnyTizO、TiO2、SrTiO3、SrBi2Ta2O9、BaxSr1-xTiO3、PZT等有絕緣性的膜來代替上述Al2O3，無論在哪種情況下，都可期待同樣的效果。
尤其是，在疊層膜結構的柵絕緣膜16的情況下，其上層部分并不僅限于上述的高介電膜16-2那樣的單層膜，例如為了改善柵極界面特性、提高了靠性和降低泄露電流，也可以采用由兩層以上不同材料的膜層疊而成的結構，當然此時也能得到同樣的效果。
上述的實施方案6說明了以(111)晶面方位作為(100)以外的晶面方位的情況，但并不僅限于此，例如(110)、(113)和(115)、或(211)、(311)、(511)、(811)、(011)(101)(011)等各晶面方位都能得到的效果。
尤其是，當構成與(110)、(111)晶面方位上的P型MOSFET的溝道部的柵絕緣膜相接的部分時，溝道移動性提高。另一方面，N型MOSFET中，通過構成與(100)晶面方位上的溝道部的柵絕緣膜相接的部分，溝道移動性提高。結果，可實現(xiàn)高性能的CMOS。此時，在與N型MOSFET的溝道部的柵絕緣膜相接的部分上，也可以不形成硅外延生長層。
本實施方案中以分別形成(100)晶面方位上的N型MOSFET的溝道部、和(100)以外的晶面方位上的P型MOSFET的溝道部的情況為例進行了說明。此時，可以實現(xiàn)N型MOSFET和P型MOSFET都具有良好的移動性，同時具有高可靠性、低泄露電流和良好噪音特性的CMOS。
另外，即使在(100)晶面方位和與(100)晶面方位不同的晶面方位上形成相同導電類型的MOSFET時(例如，在兩種晶面方位上分別形成N型MOSFET的情況，或在兩種晶面方位上分別形成P型MOSFET的情況)，同樣也可以得到具有高可靠性、低泄露電流、良好噪音特性的MOSFET。此時，通過只在(100)晶面方位上的MOSFET的溝道部上形成低濃度的硅外延生長層，可以在同一硅襯底上形成與無硅外延生長層的、在與(100)晶面方位不同的晶面方位上的MOSFET閾值不同的同種導電類型的MOSFET。
另外，本發(fā)明并不局限上述(各)實施方案，在實施階段在不脫離本發(fā)明精神的前提下可進行種種變更。另外，把上述(各)實施方案中的各階段公開的構成要件適當組合可以得到種種發(fā)明。例如，若即使從(各)實施方案示出的全部構成要件中去掉某一要件，仍能解決說明書發(fā)明背景部分所述的要解決的(至少一個)問題，能得到發(fā)明效果部分所述的(至少一個)效果，就可以把去除該要件后的構成作為一個發(fā)明提取出來。
根據(jù)如上詳述的本發(fā)明，可以提供這樣的半導體裝置，其能實現(xiàn)可以提高(100)以外的晶面方位上設置的MOSFET的可靠性、柵泄漏電流、噪音特性等的特性，且在各晶面方位上都分別具有良好的特性的MOSFET。
權利要求
1.一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括
第一場效應型晶體管，其構成為在溝道形成區(qū)上具有外延生長層，且與柵絕緣膜相接的該溝道形成區(qū)的表面部分在(100)硅晶面方位上；以及
第二場效應型晶體管，其構成為具有無外延生長層的溝道形成區(qū)，且與柵絕緣膜相接的該溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上。
2.一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括
第一場效應型晶體管，其構成為具有第一溝道雜質分布，且與柵絕緣膜相接的溝道形成區(qū)的表面部分在(100)硅晶面方位上；以及
第二場效應型晶體管，其構成為具有第二溝道雜質分布，且與柵絕緣膜相接的溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上。
3.一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括
包含與柵絕緣膜相接的溝道形成區(qū)的表面部分在具有外延生長層的(100)硅晶面方位上的第一區(qū)域、和與柵絕緣膜相接的溝道形成區(qū)的表面部分在無外延生長層的與(100)硅晶面方位不同的晶面方位上的第二區(qū)域的場效應型晶體管。
4.一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括
第一場效應型晶體管，其構成為在源·漏區(qū)上具有外延生長層，且與硅化物層或金屬布線層相接的源·漏區(qū)的表面部分在(100)硅晶面方位上；以及
第二場效應型晶體管，其構成為具有無外延生長層的源·漏區(qū)，且與硅化物層或金屬布線層相接的源·漏區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上。
5.一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括
包含與源·漏區(qū)的硅化物層或金屬布線層相接的表面部分在有外延生長層的(100)硅晶面方位上的第一區(qū)域、和與源·漏區(qū)的硅化物層或金屬布線層相接的表面部分在無處延生長層的與(100)硅晶面方位不同的晶面方位上的第二區(qū)域構成的場效應型晶體管。
6.如權利要求1～5中任一項所述的半導體裝置，其特征在于
上述與(100)硅晶面方位不同的晶面方位是(110)、(111)、(113)、(115)、(211)(311)、(511)、(811)、(101)、(011)中的任一個。
7.如權利要求1、3、4或5所述的半導體裝置，其特征在于
上述外延生長層主要由硅構成。
8.如權利要求1、3、4或5或所述的半導體裝置，其特征在于
上述外延生長層主要由硅和鍺的混合層構成。
9.如權利要求1、2或4所述的半導體裝置，其特征在于
上述第一場效應型晶體管與上述第二場效應型晶體管是相同導電類型的場效應型晶體管。
10.如權利要求1、2或4所述的半導體裝置，其特征在于
上述第一場效應型晶體管與上述第二場效應型晶體管是相反導電類型的場效應型晶體管。
11.如權利要求1、2或4所述的半導體裝置，其特征在于
上述第一和第二場效應型晶體管在(100)硅晶面方位的晶片上形成，上述第二場效應型晶體管露出與(100)硅晶面方位不同的硅晶面方位，且與溝道形成區(qū)的表面部分上的柵絕緣膜相接的部分在該與(100)硅晶面方位不同的硅晶面方位上形成。
12.如權利要求1、2或4所述的半導體裝置，其特征在于
上述第一和第二場效應型晶體管在與(100)硅晶面方位不同的硅晶面方位的晶片上形成，上述第一場效應型晶體管露出(100)硅晶面方位，且與溝道形成區(qū)的表面部分上的柵絕緣膜相接的部分在該(100)硅晶面方位上形成。
13.一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括
構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在(100)硅晶面方位上的第一場效應型晶體管；和構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上的第二場效應型晶體管；且
上述第二場效應型晶體管的柵絕緣膜的氧化膜折算容量厚度比上述第一場效應型晶體管的柵絕緣膜的氧化膜折算容量厚度薄。
14.如權利要求13所述的半導體裝置，其特征在于
上述第二場效應型晶體管的柵絕緣膜的氧化膜折算容量厚度在2.5nm以下。
15.如權利要求13所述的半導體裝置，其特征在于
上述第二場效應型晶體管的柵絕緣膜的厚度在2.5nm以下。
16.如權利要求13所述的半導體裝置，其特征在于
上述第二場效應型晶體管的柵絕緣膜的氧化膜折算容量厚度在2.0nm以下。
17.如權利要求13所述的半導體裝置，其特征在于
上述第二場效應型晶體管的柵絕緣膜的厚度在2.0nm以下。
18.一種半導體裝置，包含這樣的場效應型晶體管，即，在半導體襯底上具有借助于柵絕緣膜形成的柵極，與該柵極對置的半導體層成為溝道形成區(qū)，夾著該溝道形成區(qū)形成源·漏區(qū)，其特征在于該半導體裝置包括
構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在(100)硅晶面方位上的第一場效應型晶體管；和構成為與柵絕緣膜相接的溝道形成區(qū)的表面部分在與(100)硅晶面方位不同的晶面方位上的第二場效應型晶體管；且
上述第一場效應型晶體管的柵絕緣膜由與上述溝道形成區(qū)相接的第一絕緣膜和由與該第一絕緣膜不同的物質或組成構成的第二絕緣膜的層疊膜構成；
上述第二場效應型晶體管的柵絕緣膜由與上述溝道形成區(qū)相接的第三絕緣膜和由與該第三絕緣膜不同的物質或組成構成的第四絕緣膜的層疊膜構成；且
上述第三絕緣膜的氧化膜折算容量厚度比上述第一絕緣膜的氧化膜折算容量厚度薄。
19.如權利要求18所述的半導體裝置，其特征在于
上述第三絕緣膜的氧化膜折算容量厚度在2.5nm以下。
20.如權利要求18所述的半導體裝置，其特征在于
上述第三絕緣膜的厚度在2.5nm以下。
21.如權利要求18所述的半導體裝置，其特征在于
上述第三絕緣膜的氧化膜折算容量厚度在2.0nm以下。
22.如權利要求18所述的半導體裝置，其特征在于
上述第三絕緣膜的厚度在2.0nm以下。
23.如權利要求18所述的半導體裝置，其特征在于
上述第二絕緣膜和上述第四絕緣膜構成為，由不同物質或不同組成構成的兩種以上絕緣膜的層疊膜。
24.如權利要求13或18所述的半導體裝置，其特征在于
上述與(100)硅晶面方位不同的晶面方位是(110)、(111)、(113)、(115)、(211)(311)、(511)、(811)、(101)、(011)中的任一個。
全文摘要
提供一種在各晶面方位上形成的MOSFET都具有良好特性的半導體裝置。為此,其構成為,例如,在晶面方位為(100)的硅襯底(11)上,在N型阱區(qū)13a的表面上露出(100)以外的晶面方位。只在包含上述(100)晶面方位上的溝道形成區(qū)的區(qū)域上形成低濃度的硅外延生長層(15)。然后在P型阱區(qū)13b上形成以該硅外延生長層15作為溝道部的N型MOSFET。并在上述N型阱區(qū)13a上形成以該阱區(qū)13a的表面部分作為溝道部的P型MOSFET。
文檔編號H01L21/336GK1389920SQ0113392
公開日2003年1月8日 申請日期2001年8月20日 優(yōu)先權日2001年5月31日
發(fā)明者百瀨壽代 申請人:株式會社東芝