下文中，如上所述被用作開(kāi)關(guān)的M0S晶體管也被稱(chēng)為M0S晶體管開(kāi)關(guān))。基本上，上部存儲(chǔ)器陣列22采用的子位線SBL經(jīng)由PM0S(正溝道M0S)晶體管開(kāi)關(guān)(諸如，51U、53U ;52U、54U)耦接到上部輸出信號(hào)線CBLU。類(lèi)似地，下部存儲(chǔ)器陣列24采用的子位線SBL經(jīng)由PM0S晶體管開(kāi)關(guān)(諸如，51D、53D ;52D、54D)耦接到下部輸出信號(hào)線CBLD。
[0088]讀取列選擇器25還包括PM0S晶體管開(kāi)關(guān)55U和55D，以便當(dāng)采用互補(bǔ)讀取系統(tǒng)時(shí)，與上述基本情況下的耦接目的地相反地，將負(fù)單元耦接到輸出信號(hào)線(CBLU或CBLD)。例如，當(dāng)讀取由存儲(chǔ)器單元MCI和MC2構(gòu)成的雙單元的數(shù)據(jù)時(shí)，存儲(chǔ)器單元MCI經(jīng)由PM0S晶體管開(kāi)關(guān)53D和51D耦接到下部輸出信號(hào)線CBLD。存儲(chǔ)器單元MC2經(jīng)由PM0S晶體管開(kāi)關(guān)54D和5?耦接到上部輸出信號(hào)線CBLU。類(lèi)似地，當(dāng)讀取由存儲(chǔ)器單元MC3和MC4構(gòu)成的雙單元的數(shù)據(jù)時(shí)，存儲(chǔ)器單元MC3經(jīng)由PMOS晶體管開(kāi)關(guān)53U和51U耦接到上部輸出信號(hào)線CBLU。存儲(chǔ)器單元MC4經(jīng)由PMOS晶體管開(kāi)關(guān)54U和55U耦接到下部輸出信號(hào)線CBLD。
[0089]在參考電流讀取系統(tǒng)中，上述的PM0S晶體管開(kāi)關(guān)55U和5? —直處于截止?fàn)顟B(tài)。例如，當(dāng)讀取設(shè)置在下部存儲(chǔ)器陣列24中的存儲(chǔ)器單元MC2的數(shù)據(jù)時(shí)，存儲(chǔ)器單元MC2經(jīng)由PM0S晶體管開(kāi)關(guān)54D和52D耦接到下部輸出信號(hào)線CBLD。上部輸出信號(hào)線CBLU耦接到參考電流源(未示出)。此時(shí)，還通過(guò)將PM0S晶體管開(kāi)關(guān)52U和54U設(shè)置成導(dǎo)通狀態(tài)，也將設(shè)置在存儲(chǔ)器單元MC4中的子位線SBL耦接到上部輸出信號(hào)線CBLU。這是因?yàn)椋韧隈罱拥较虏枯敵鲂盘?hào)線CBLD的子位線SBL的布線電容的布線電容也將被添加到上部輸出信號(hào)線CBLU。
[0090]子位線選擇器26U和26D包括NM0S (負(fù)溝道M0S)晶體管開(kāi)關(guān)60U和60D。通過(guò)切換這些NM0S晶體管開(kāi)關(guān)60U和60D的導(dǎo)通和截止，對(duì)應(yīng)的子位線SBL選擇性耦接到寫(xiě)入系統(tǒng)主位線WMBL。具體地，設(shè)置在存儲(chǔ)器陣列22中的子位線SBL經(jīng)由NM0S晶體管開(kāi)關(guān)60U耦接到對(duì)應(yīng)的主位線WMBL。設(shè)置在存儲(chǔ)器陣列24中的子位線SBL經(jīng)由NM0S晶體管開(kāi)關(guān)60D耦接到對(duì)應(yīng)的主位線WMBL。在實(shí)施例1中，子位線選擇器26U和26D只在寫(xiě)入數(shù)據(jù)時(shí)被采用，而在讀取數(shù)據(jù)時(shí)不被采用。
[0091]第一行解碼器(RDEC1)30包括用于選擇性激活字線WL的驅(qū)動(dòng)器180。第二行解碼器(RDEC2) 31包括用于選擇性激活存儲(chǔ)器柵線MGL的驅(qū)動(dòng)器182和用于選擇性激活源線SL的驅(qū)動(dòng)器183。第二行解碼器31還包括用于選擇性激活控制信號(hào)線ZL的驅(qū)動(dòng)器184，控制信號(hào)線ZL控制子位線選擇器26U和26D。這條控制信號(hào)線ZL耦接到設(shè)置在子位線選擇器26U和26D中的NM0S晶體管開(kāi)關(guān)60U和60D的柵。通過(guò)第一行解碼器30和第二行解碼器31的選擇操作在進(jìn)行讀訪問(wèn)時(shí)遵循供應(yīng)到圖1中示出的高速接入端口(HACSP)15的地址信息，并且在進(jìn)行數(shù)據(jù)寫(xiě)操作和初始化操作(擦除操作)時(shí)遵循供應(yīng)到圖1中示出的低速接入端口(LACSP)14的地址信息。
[0092]閃速存儲(chǔ)器模塊6還包括輸入/輸出緩沖器(10BUF)33、主位線電壓控制電路39、列解碼器(⑶EC) 32、重寫(xiě)列選擇器38、驗(yàn)證電路37、電源電路(VPG) 35和定時(shí)發(fā)生器(TMG)36o
[0093]輸入/輸出緩沖器(10BUF)33經(jīng)由低速接入端口(LASCP) 14耦接到外圍總線(PBUS) 13的數(shù)據(jù)總線PBUS-D(下文中，被稱(chēng)為外圍數(shù)據(jù)總線PBUS-D)。經(jīng)由外圍數(shù)據(jù)總線PBUS-D給輸入/輸出緩沖器33供應(yīng)寫(xiě)數(shù)據(jù)。此外，輸入/輸出緩沖器33將驗(yàn)證感測(cè)放大器VSA的確定結(jié)果輸出到外圍數(shù)據(jù)總線PBUS-D。
[0094]主位線電壓控制電路39包括與寫(xiě)入系統(tǒng)主位線WMBL對(duì)應(yīng)設(shè)置的程序鎖存電路PRGLo程序鎖存電路PRGL保持經(jīng)由輸入/輸出緩沖器33供應(yīng)的寫(xiě)數(shù)據(jù)。在數(shù)據(jù)寫(xiě)入的情況下，根據(jù)保持在程序鎖存電路PRGL中的數(shù)據(jù)(“1”或“0”)的寫(xiě)電流選擇性流過(guò)寫(xiě)入系統(tǒng)主位線WMBL。
[0095]列解碼器(⑶EC) 32產(chǎn)生控制信號(hào)，以根據(jù)供應(yīng)到圖1的低速接入端口(LACSP) 14的地址信息，選擇寫(xiě)入系統(tǒng)主位線WMBL。
[0096]重寫(xiě)列選擇器38包括:NM0S晶體管開(kāi)關(guān)80B，其用于選擇性耦接寫(xiě)入系統(tǒng)主位線WMBL和驗(yàn)證感測(cè)放大器VSA中的每個(gè)；NM0S晶體管開(kāi)關(guān)80L，其用于選擇性耦接輸入/輸出緩沖器33和程序鎖存電路PRGL。NMOS晶體管開(kāi)關(guān)80B和80L根據(jù)來(lái)自列解碼器32的控制信號(hào)，切換成導(dǎo)通或截止。當(dāng)NMOS晶體管開(kāi)關(guān)80L被設(shè)置成導(dǎo)通時(shí)，寫(xiě)數(shù)據(jù)被從輸入/輸出緩沖器33供應(yīng)到對(duì)應(yīng)的程序鎖存電路PRGL。
[0097]驗(yàn)證電路37確定作為寫(xiě)目標(biāo)的存儲(chǔ)器單元的數(shù)據(jù)和保持在程序鎖存電路PRGL中的寫(xiě)數(shù)據(jù)是否相符，并且確定所需數(shù)據(jù)是否被寫(xiě)入作為寫(xiě)目標(biāo)的存儲(chǔ)器單元中。驗(yàn)證電路37包括驗(yàn)證感測(cè)放大器VSA，驗(yàn)證感測(cè)放大器VSA用于讀取作為寫(xiě)目標(biāo)的存儲(chǔ)器單元的數(shù)據(jù)。通過(guò)重寫(xiě)列選擇器38的選擇操作(也就是說(shuō)，根據(jù)被設(shè)置成導(dǎo)通的對(duì)應(yīng)的NM0S晶體管開(kāi)關(guān)80B)，驗(yàn)證感測(cè)放大器VSA耦接到與作為寫(xiě)目標(biāo)的存儲(chǔ)器單元對(duì)應(yīng)的寫(xiě)入系統(tǒng)主位線 WMBL。
[0098]電源電路(VPG) 35產(chǎn)生進(jìn)行讀取、寫(xiě)入和初始化(擦除)所必需的各種操作電壓。在產(chǎn)生的這些電壓之中，供應(yīng)電壓(電源節(jié)點(diǎn)VDD的電壓)是半導(dǎo)體器件中的CMOS電路的供應(yīng)電壓。在閃速定序器7的控制下，由電源電路(VPG)35產(chǎn)生并且供應(yīng)被供應(yīng)到存儲(chǔ)器柵MG、控制柵CG、源線SL、阱(WELL)和位線BL的電壓。
[0099]定時(shí)發(fā)生器(TMG) 36根據(jù)從圖1的CPU 2供應(yīng)到高速接入端口(HACSP) 15的接入選通信號(hào)和從閃速定序器(FSQC)7供應(yīng)到高速接入端口 15的接入命令，產(chǎn)生用于指定內(nèi)部操作定時(shí)的內(nèi)部控制信號(hào)。用圖1中示出的閃速定序器(FSQC) 7和定時(shí)發(fā)生器36構(gòu)造閃速存儲(chǔ)器的控制器。
[0100](讀取系統(tǒng)電路的細(xì)節(jié))
[0101]圖7是示出圖6中示出的層級(jí)感測(cè)放大器帶的詳細(xì)構(gòu)造的附圖。具體地講，圖7示出層級(jí)感測(cè)放大器帶23之中的感測(cè)放大器SA、讀取列選擇器25和下部子位線選擇器26D的構(gòu)造和圖6中示出的第m行的下部存儲(chǔ)器陣列24的構(gòu)造。圖7還示出設(shè)置在讀取列選擇器25和子位線選擇器26D之間的充放電電路27D的構(gòu)造。盡管在圖7中未示出，但在讀取列選擇器25和上部子位線選擇器26U之間還設(shè)置與充放電電路27D具有類(lèi)似構(gòu)造的充放電電路27U。
[0102]圖7典型地示出四條寫(xiě)入系統(tǒng)主位線WMBL0至WMBL3、設(shè)置在上部存儲(chǔ)器陣列22中的八條子位線SBL_U0至SBL_U7、設(shè)置在下部存儲(chǔ)器陣列24中的八條子位線SBL_D0至SBL_D7、一條讀取系統(tǒng)主位線RMBL0。盡管圖7中未示出，但這些位線重復(fù)地在行方向上設(shè)置在實(shí)際存儲(chǔ)器單元模塊6中。
[0103]對(duì)于每個(gè)存儲(chǔ)器陣列而言，為一條寫(xiě)入系統(tǒng)主位線WMBL分配兩條子位線SBL。具體地講，在下部存儲(chǔ)器陣列24中，子位線SBL_D2 X i和SBL_D2 X i+1 (i = 0至3)被分配給寫(xiě)入系統(tǒng)主位線WMBLi。在上部存儲(chǔ)器陣列22中，子位線SBLJJ2X i和SBLJJ2X i+1 (i =0至3)被分配給寫(xiě)入系統(tǒng)主位線WMBLi。
[0104]在互補(bǔ)讀取系統(tǒng)中，與互不相同的子位線SBL耦接并且與公共字線WL耦接的存儲(chǔ)器單元構(gòu)成雙單元。具體地講，在圖7的情況下，在與子位線SBL_D0和SBL_D4親接的存儲(chǔ)器單元之中，與公共字線WL親接的存儲(chǔ)器單元構(gòu)成雙單元。類(lèi)似地，與子位線SBL_Di和SBL_Di+4(i = 0至3)耦接的存儲(chǔ)器單元構(gòu)成雙單元。與子位線SBL_D0至SBL_D3耦接的存儲(chǔ)器單元用作正單元，與子位線SBL_D4至SBL_D7親接的存儲(chǔ)器單元用作負(fù)單元。對(duì)于設(shè)置在上部存儲(chǔ)器陣列22中的存儲(chǔ)器單元，同樣如此。
[0105]子位線選擇器26D包括:NM0S晶體管開(kāi)關(guān)60D0至60D7，其分別對(duì)應(yīng)于子位線SBL_DO至SBL_D7 ;控制信號(hào)線ZL_D0和ZL_D1。NM0S晶體管開(kāi)關(guān)60D0至60D7中的每個(gè)耦接在對(duì)應(yīng)的子位線SBL和被分配給對(duì)應(yīng)子位線SBL的寫(xiě)入系統(tǒng)主位線WMBL之間。控制信號(hào)線ZL_D0耦接到偶數(shù)NM0S晶體管開(kāi)關(guān)60D0、60D2、60D4和60D6的柵，控制信號(hào)線ZL_D1耦接到奇數(shù)NM0S晶體管開(kāi)關(guān)60D1、60D3、60D5和60D7的柵。
[0106]充放電電路27D包括:PM0S晶體管開(kāi)關(guān)58D0，其單獨(dú)地對(duì)應(yīng)于偶數(shù)子位線SBL_D0、SBL_D2、SBL_D4和SBL_D6 ；PM0S晶體管開(kāi)關(guān)58D1，其單獨(dú)地對(duì)應(yīng)于奇數(shù)子位線SBL_D1、SBL_D3、SBL_D5 和 SBL_D7 ;和控制信號(hào)線 CH_D0N 和 CH_D1N。PMOS 晶體管開(kāi)關(guān) 58D0 和 58D1中的每個(gè)耦接在對(duì)應(yīng)的子位線SBL和電源節(jié)點(diǎn)VDD之間?？刂菩盘?hào)線CH_D0N耦接到偶數(shù)PM0S晶體管58D0的柵，控制信號(hào)線CH_D1N耦接到奇數(shù)PM0S晶體管58D1的柵。
[0107]充放電電路27D還包括:NM0S晶體管開(kāi)關(guān)59D0，其單獨(dú)地對(duì)應(yīng)于偶數(shù)子位線SBL_D0、SBL_D2、SBL_D4和SBL_D6 ；NM0S晶體管開(kāi)關(guān)59D1，其單獨(dú)地對(duì)應(yīng)于奇數(shù)子位線SBL_D1、SBL_D3、SBL_D5 和 SBL_D7 ;控制信號(hào)線 CH_D0 和 CH_D1。NM0S 晶體管開(kāi)關(guān) 59D0 和 59D1 中的每個(gè)耦接在對(duì)應(yīng)的子位線SBL和接地節(jié)點(diǎn)VSS之間?？刂菩盘?hào)線DC_D0耦接到偶數(shù)NM0S晶體管59D0的柵，控制信號(hào)線CH_D1耦接到奇數(shù)PM0S晶體管59D1的柵。
[0108]充放電電路27U的構(gòu)造對(duì)應(yīng)于上述的充放電電路27D，其中，用附標(biāo)U取代附標(biāo)D。因此，不再重復(fù)對(duì)其的說(shuō)明。
[0109]讀取列選擇器25包括PM0S晶體管開(kāi)關(guān)51D、52D、53D0至53D3和54D0至54D3，以便將設(shè)置在下部存儲(chǔ)器陣列24中的子位線SBL_D0至SBL_D7選擇性耦接到下部輸出信號(hào)線CBLD。讀取列選擇器25還包括PM0S晶體管開(kāi)關(guān)51U、52U、53U0至53U3和54U0至54U3，以便將設(shè)置在上部存儲(chǔ)器陣列22中的子位線SBL_U0至SBL_U7選擇性耦接到上部輸出信號(hào)線CBLU。
[0110]上述PM0S晶體管開(kāi)關(guān)的具體連接關(guān)系如下。首先，PM0S晶體管開(kāi)關(guān)53D0至53D3分別對(duì)應(yīng)于子位線SBL_D0至SBL_D3，并且均分別耦接在對(duì)應(yīng)的子位線SBL和公共節(jié)點(diǎn)62D之間。PM0S晶體管開(kāi)關(guān)51D耦接在公共節(jié)點(diǎn)62D和下部輸出信號(hào)線CBLD之間。PM0S晶體管開(kāi)關(guān)54D0至54D3分別對(duì)應(yīng)于子位線SBL_D4至SBL_D7，并且均分別耦接在對(duì)應(yīng)的子位線SBL和公共節(jié)點(diǎn)63D之間。PM0S晶體管開(kāi)關(guān)52D耦接在公共節(jié)點(diǎn)63D和下部輸出信號(hào)線CBLD之間。
[0111]類(lèi)似地，PM0S晶體管開(kāi)關(guān)53U0至53U3分別對(duì)應(yīng)于子位線SBLJJ0至SBLJJ3，并且均分別耦接在對(duì)應(yīng)的子位線SBL和公共節(jié)點(diǎn)62U之間。PM0S晶體管開(kāi)關(guān)51U耦接在公共節(jié)點(diǎn)62U和上部輸出信號(hào)線CBLU之間。PM0S晶體管開(kāi)關(guān)54U0至54U3分別對(duì)應(yīng)于子位線SBL_U4至SBL_U7，并且均分別耦接在對(duì)應(yīng)的子位線SBL和公共節(jié)點(diǎn)63U之間。PM0S晶體管開(kāi)關(guān)52U耦接在公共節(jié)點(diǎn)63U和上部輸出信號(hào)線CBLU之間。
[0112]讀取列選擇器25還包括用于切換上述PM0S晶體管開(kāi)關(guān)的導(dǎo)通和截止的控制信號(hào)線 YRB_D0N、YRB_D1N、YRA_D0N 至 YRA_D3N、YRB_U0N、YRB_U1N、YRA_U0N 至 YRAJJ3N。具體地講，控制信號(hào)線YRB_D0N和YRB_D1N分別耦接到PM0S晶體管開(kāi)關(guān)51D和52D的柵。控制信號(hào)線YRA_DiN(i = 0至3)耦接到PM0S晶體管開(kāi)關(guān)53Di和54Di的柵。各控制信號(hào)線YRA_DiN耦接到兩個(gè)PM0S晶體管開(kāi)關(guān)53Di和54Di，以同時(shí)選擇對(duì)應(yīng)于雙單元的兩條子位線 SBL。
[0113]類(lèi)似地，控制信號(hào)線YRB_U0N和YRB_U1N分別耦接到PM0S晶體管開(kāi)關(guān)51U和52U的柵?？刂菩盘?hào)線YRA_UiN(i = 0至3)耦接到PMOS晶體管開(kāi)關(guān)53Ui和54Ui的柵。
[0114]讀取列選擇器25還包括:恒流源CS1和CS2 ；NM0S晶體管開(kāi)關(guān)56U和57U，其用于分別切換這些恒流源CS1和CS2與上部輸出信號(hào)線CBLU之間的耦接；NM0S晶體管開(kāi)關(guān)56D和57D，其用于分別切換這些恒流源CS1和CS2與下部輸出信號(hào)線CBLD之間的耦接。NM0S晶體管開(kāi)關(guān)56U和56D分別連接在公共節(jié)點(diǎn)62U和62D和恒流源CS1之間。NM0S晶體管開(kāi)關(guān)57U和57D分別連接在公共節(jié)點(diǎn)63U和63D和恒流源CS2之間。讀取列選擇器25還包括:控制信號(hào)線REF_U，其耦接到NM0S晶體管開(kāi)關(guān)56U和57U的柵；控制信號(hào)線REF_D，其耦接到NM0S晶體管開(kāi)關(guān)56D和57D的柵。
[0115]上述恒流源CS1和CS2由例如其柵被施加恒定電壓的NM0S晶體管構(gòu)成。還優(yōu)選地，構(gòu)造層級(jí)感測(cè)放大器帶23，使得與恒流源CS1和CS2對(duì)應(yīng)的參考單元設(shè)置在各存儲(chǔ)器陣列中并且將流過(guò)參考單元的電流與流過(guò)作為讀取目標(biāo)的存儲(chǔ)器單元的電流進(jìn)行比較。
[0116]讀取列選擇器25還包括:PM0S晶體管開(kāi)關(guān)55D，其用于切換下部存儲(chǔ)器陣列24的負(fù)單元和上部輸出信號(hào)線CBLU之間的耦接；PM0S晶體管開(kāi)關(guān)55U，其用于切換上部存儲(chǔ)器陣列22的負(fù)單元和下部輸出信號(hào)線CBLD之間的耦接。PM0S晶體管開(kāi)關(guān)5?耦接在公共節(jié)點(diǎn)63D和上部輸出信號(hào)線CBLU之間，PM0S晶體管開(kāi)關(guān)55U耦接在公共節(jié)點(diǎn)63U和下部輸出信號(hào)線CBLD之間。
[0117]上述控制信號(hào)線的標(biāo)記中以N結(jié)尾的參考符號(hào)指定用低電平(L電平)信號(hào)激活所涉及控制信號(hào)線并且與被激活的所涉及控制信號(hào)線耦接的PM0S晶體管開(kāi)關(guān)被設(shè)置成導(dǎo)通。上述控制信號(hào)線的標(biāo)記中沒(méi)有以N結(jié)尾的參考符號(hào)指定用高電平(H電平)信號(hào)激活所涉及控制信號(hào)線并且與被激活的所涉及控制信號(hào)線耦接的NM0S晶體管開(kāi)關(guān)被設(shè)置成導(dǎo)通。
[0118](關(guān)于參考電流讀取系統(tǒng)中的存儲(chǔ)器單元電流和參考電流的路徑)
[0119]接下來(lái)，參照?qǐng)D7，下面對(duì)在參考電流讀取系統(tǒng)中讀取存儲(chǔ)器單元MCI的數(shù)據(jù)時(shí)的單元電流Ic的路徑和參考電流Iref的路徑進(jìn)行說(shuō)明。
[0120]當(dāng)讀取存儲(chǔ)器單元MCI的數(shù)據(jù)時(shí)，與存儲(chǔ)器單元MCI的控制柵耦接的字線WLm被激活成為Η電平。此外，通過(guò)激活控制信號(hào)線YRA_D0N和YRB_D0N，產(chǎn)生單元電流Ic。單元電流Ic在從感測(cè)放大器SA朝向源線SL的方向上流動(dòng)，依次經(jīng)過(guò)輸出信號(hào)線CBLD、PM0S晶體管開(kāi)關(guān)51D和53D0、子位線SBL_D0和存儲(chǔ)器單元MCI。在數(shù)據(jù)讀取時(shí)，源線SL耦接到接地節(jié)點(diǎn)VSS。
[0121]為了產(chǎn)生參考電流Iref，激活控制信號(hào)線YRB_U0N和REFJJ。參考電流Iref在從感測(cè)放大器SA至接地節(jié)點(diǎn)VSS的方向上流動(dòng)，依次經(jīng)過(guò)輸出信號(hào)線CBLU、PM0S晶體管開(kāi)關(guān)51U、NM0S晶體管開(kāi)關(guān)56U和電流源CS1。通過(guò)電流源CS1調(diào)節(jié)參考電流Iref的大小。
[0122]當(dāng)產(chǎn)生參考電流Iref時(shí)，通過(guò)激活控制信號(hào)線YRBJJ0N，進(jìn)一步將PM0S晶體管開(kāi)關(guān)53U0設(shè)置成導(dǎo)通。因此，向電流源CS1側(cè)的輸出信號(hào)線CBLU添加子位線SBL_U0的布線電容。子位線SBLJJ0的布線電容具有與耦接到存儲(chǔ)器單元MCI的子位線SBL_D0的布線電容幾乎相同的值。因此，可以在感測(cè)放大器SA中使第一輸入節(jié)點(diǎn)的負(fù)載和第二輸入節(jié)點(diǎn)的負(fù)載幾乎相等。因此，可以精確比較單元電流Ic和參考電流Iref (也就是說(shuō)，精確檢測(cè)存儲(chǔ)器單元MCI的數(shù)據(jù))。
[0123]感測(cè)放大器SA放大單元電流Ic和參考電流Iref的差。感測(cè)放大器SA的輸出信號(hào)經(jīng)由讀取系統(tǒng)主位線RMBLO被傳遞到輸出緩沖器OBUF。
[0124]在參考電流讀取系統(tǒng)中，控制信號(hào)線YRBJJ1CN和YRB_D1CN—直保持禁用狀態(tài)(H電平)。也就是說(shuō)，PM0S晶體管開(kāi)關(guān)55U和5? —直處于截止?fàn)顟B(tài)。
[0125](關(guān)于互補(bǔ)讀取系統(tǒng)中的存儲(chǔ)器單元電流的路徑)
[0126]圖8是示出圖7的電路構(gòu)造中的互補(bǔ)讀取系統(tǒng)中的存儲(chǔ)器單元電流的路徑的附圖。當(dāng)讀取構(gòu)成雙單元的存儲(chǔ)器單元MCI和MC2的數(shù)據(jù)時(shí)，在圖8中示出流過(guò)存儲(chǔ)器單元MCI的單元電流Icl的路徑和流過(guò)存儲(chǔ)器單元MC2的單元電流Ic2的路徑。
[0127]當(dāng)讀取存儲(chǔ)器單元MCI和MC2的數(shù)據(jù)時(shí)，激活與存儲(chǔ)器單元MCI和MC2公共耦接的字線WLm。在這種狀態(tài)下，激活控制信號(hào)線YRA_D0N、YRB_D0N和YRB_D1CN，以產(chǎn)生單元電流Icl和Ic2。單元電流Icl在從感測(cè)放大器SA朝向源線SL的方向上流動(dòng)，依次經(jīng)過(guò)輸出信號(hào)線CBLD、PM0S晶體管開(kāi)關(guān)51D和53D0、子位線SBL_D0和存儲(chǔ)器單元MCI。單元電流Ic2在從感測(cè)放大器SA朝向源線SL的方向上流動(dòng)，依次經(jīng)過(guò)輸出信號(hào)線CBLU、PM0S晶體管開(kāi)關(guān)5?和54D0、子位線SBL_D4和存儲(chǔ)器單元MC2。在數(shù)據(jù)讀取時(shí)，源線SL耦接到接地節(jié)點(diǎn)VSS。
[0128]感測(cè)放大器SA放大單元電流Icl和單元電流Ic2的差。感測(cè)放大器SA的輸出信號(hào)經(jīng)由讀取系統(tǒng)主位線RMBL0被傳遞到輸出緩沖器0BUF。
[0129]在互補(bǔ)讀取系統(tǒng)中，控制信號(hào)線REF_U和REF_D—直被禁用成為L(zhǎng)電平，控制信號(hào)線YRB_U1N和YRB_D1N —直被禁用成為Η電平。也就是說(shuō)，NM0S晶體管56U、56D、57U和57D和PM0S晶體管52U和52D —直處于截止?fàn)顟B(tài)。
[0130](關(guān)于層級(jí)感測(cè)放大器帶的控制信號(hào)線的驅(qū)動(dòng)器電路)
[0131]圖9A和圖9B是示出用于驅(qū)動(dòng)圖7中示出的層級(jí)感測(cè)放大器帶中的各控制信號(hào)線的驅(qū)動(dòng)器電路的構(gòu)造的圖。圖9A示出用于與圖6中示出的上部存儲(chǔ)器陣列22的讀和寫(xiě)相關(guān)的控制信號(hào)線的驅(qū)動(dòng)器電路的構(gòu)造，圖9B示出用于與圖6中示出的下部存儲(chǔ)器陣列24的讀和寫(xiě)相關(guān)的控制信號(hào)線的驅(qū)動(dòng)器電路的構(gòu)造。
[0132]在圖9A和圖9B的輸入信號(hào)之中，控制信號(hào)CMPL0N是用于區(qū)分將被應(yīng)用于作為讀目標(biāo)和寫(xiě)目標(biāo)的存儲(chǔ)器單元的互補(bǔ)讀取系統(tǒng)和參考電流讀取系統(tǒng)的信號(hào)。從圖1中示出的閃速定序器(FSQC) 7供應(yīng)控制信號(hào)CMPL0N。在互補(bǔ)讀取系統(tǒng)中，控制信號(hào)CMPL0N被設(shè)置成Η電平(“1”)，并且在參考電流讀取系統(tǒng)中，控制信號(hào)01^11^被設(shè)置成1^電平(“0”)。
[0133]列解碼器(⑶EC) 32基于來(lái)自閃速定序器(FSQC) 7的控制信號(hào)、來(lái)自圖6中示出的定時(shí)發(fā)生器36的控制信號(hào)、供應(yīng)到輸入/輸出緩沖器(10BUF)33的地址，產(chǎn)生其它輸入信號(hào)。特別地，控制信號(hào)YRA_U0_in至YRA_U3_in和YRA_D0_in至YRA_D3_in是基于下部地址的列選擇信號(hào)，控制信號(hào)YRB_U0_in至YRB_U3_in和YRB_D0_in至YRB_D3_in是基于上部地址的列選擇信號(hào)。
[0134]參照?qǐng)D9A，通過(guò)放大