半導(dǎo)體器件的制作方法
【專利說明】半導(dǎo)體器件
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]包括說明書、附圖和摘要的于2014年9月3日提交的日本專利申請(qǐng)N0.2014-179180的公開的全部內(nèi)容通過引用并入本文中。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及半導(dǎo)體器件，并且適用于包括非易失性存儲(chǔ)器的諸如微計(jì)算機(jī)的半導(dǎo)體器件。
【背景技術(shù)】
[0004]作為非易失性存儲(chǔ)器的存儲(chǔ)系統(tǒng)，存在其中數(shù)據(jù)“ 1”或“0”被存儲(chǔ)在各存儲(chǔ)器單元中的系統(tǒng)(例如，參照日本未經(jīng)審查的專利申請(qǐng)公開N0.2004-318941(專利文獻(xiàn)1))和其中互補(bǔ)數(shù)據(jù)“ 1 ”和“0”被存儲(chǔ)在一對(duì)存儲(chǔ)器單元中的系統(tǒng)(例如，參照日本未經(jīng)審查的專利申請(qǐng)公開N0.2008-117510(專利文獻(xiàn)2))。在前一種系統(tǒng)中，通過將流過存儲(chǔ)器單元的電流與參考電流進(jìn)行比較，讀取存儲(chǔ)器單元的數(shù)據(jù)(下文中，被稱為參考電流讀取系統(tǒng))。在后一種系統(tǒng)中，通過比較流過構(gòu)成存儲(chǔ)器單元對(duì)的存儲(chǔ)器單元的電流，讀取存儲(chǔ)器單元對(duì)的數(shù)據(jù)(下文中，被稱為互補(bǔ)讀取系統(tǒng))。
[0005]相比于互補(bǔ)讀取系統(tǒng)，參考電流讀取系統(tǒng)具有快速讀取速度并且能夠增大存儲(chǔ)容量(能夠減小存儲(chǔ)器大小)。然而，參考電流讀取系統(tǒng)的缺點(diǎn)是，相比于互補(bǔ)讀取系統(tǒng)，可重寫計(jì)數(shù)小，因?yàn)楸仨毻耆脸鎯?chǔ)器單元。因此，參考電流讀取系統(tǒng)用于其中沒有頻繁發(fā)生重寫的代碼區(qū)。
[0006]另一方面，相比于參考電流讀取系統(tǒng)，互補(bǔ)讀取系統(tǒng)具有小存儲(chǔ)容量(大存儲(chǔ)器大小)；然而，互補(bǔ)讀取系統(tǒng)能夠減小讀取電流并且增大可重寫計(jì)數(shù)。因此，互補(bǔ)讀取系統(tǒng)用于其中頻繁發(fā)生重寫的數(shù)據(jù)區(qū)。
[0007]飛思卡爾半導(dǎo)體公司(Freescale Semiconductor, Inc.)提供了安裝帶有EEE (增強(qiáng)型EEPR0M)功能的片上閃速存儲(chǔ)器的處理器(參照非專利文獻(xiàn)1)。所關(guān)注的帶有EEE功能的閃速存儲(chǔ)器可選擇優(yōu)先減小存儲(chǔ)器大小的情況和優(yōu)先進(jìn)行保持(保持能力)的情況。然而，其具體硬件構(gòu)造是未知的。
[0008][專利文獻(xiàn)]
[0009](專利文獻(xiàn)1)日本未經(jīng)審查的專利申請(qǐng)公開N0.2004-318941
[0010](專利文獻(xiàn)2)日本未經(jīng)審查的專利申請(qǐng)公開N0.2008-117510
[0011][非專利文獻(xiàn)]
[0012](非專利文獻(xiàn) l)Melissa Hunter和Derrick Klotz 的“Using the Kinetis FamilyEnhanced EEPR0M Funct1nality”(使用 Kinetis 系列的增強(qiáng)型 EEPR0M 功能)，F(xiàn)reescaleSemiconductor Applicat1n Note，文獻(xiàn)號(hào):AN4282, Rev.0，03/2011。

【發(fā)明內(nèi)容】

[0013]如上所述，在現(xiàn)有技術(shù)的非易失性存儲(chǔ)器的情況下，在代碼區(qū)中采用參考電流讀取系統(tǒng)，在數(shù)據(jù)區(qū)中采用互補(bǔ)讀取系統(tǒng)。在這種情況下，通過硬件決策采用參考電流讀取系統(tǒng)和互補(bǔ)讀取系統(tǒng)中的哪個(gè)。因此，存在的不便問題是，用戶不能夠根據(jù)應(yīng)用自由改變數(shù)據(jù)區(qū)的存儲(chǔ)器大小和代碼區(qū)的存儲(chǔ)器大小。
[0014]根據(jù)本說明書的描述和附圖，本發(fā)明的其它問題和新特征將變得清楚。
[0015]根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件包括可在參考電流讀取系統(tǒng)和互補(bǔ)讀取系統(tǒng)之間切換的非易失性存儲(chǔ)器。
[0016]根據(jù)上述的一個(gè)實(shí)施例，可以自由地改變非易失性存儲(chǔ)器中的數(shù)據(jù)區(qū)的存儲(chǔ)器大小和代碼區(qū)的存儲(chǔ)器大小。
【附圖說明】
[0017]圖1是示出根據(jù)實(shí)施例1的半導(dǎo)體器件的構(gòu)造的框圖；
[0018]圖2A和圖2B是示出存儲(chǔ)器單元的構(gòu)造和操作的說明圖(在分柵閃速存儲(chǔ)器元件的情況下)；
[0019]圖3A至圖3C是示出存儲(chǔ)器單元的構(gòu)造和操作的說明圖(在疊柵閃速存儲(chǔ)器單元的情況下)；
[0020]圖4是示出互補(bǔ)讀取系統(tǒng)中的單元數(shù)據(jù)的說明圖；
[0021]圖5是示出參考電流讀取系統(tǒng)中的單元數(shù)據(jù)的說明圖；
[0022]圖6是示出圖1中示出的閃速存儲(chǔ)器模塊的構(gòu)造的框圖；
[0023]圖7是示出圖6中示出的層級(jí)感測放大器帶的詳細(xì)構(gòu)造的附圖；
[0024]圖8是示出圖7的電路構(gòu)造中的互補(bǔ)讀取系統(tǒng)中的存儲(chǔ)器單元電流的路徑的附圖；
[0025]圖9A和圖9B是示出用于驅(qū)動(dòng)圖7中示出的層級(jí)感測放大器帶中的各控制信號(hào)線的驅(qū)動(dòng)器電路的構(gòu)造的圖；
[0026]圖10是示出圖9中示出的控制信號(hào)CMPL0N的產(chǎn)生電路的示例的附圖；
[0027]圖11是示出圖7和圖8中示出的感測放大器的構(gòu)造的示例的電路圖；
[0028]圖12是示出圖6中示出的輸出緩沖器的構(gòu)造的示例的電路圖；
[0029]圖13是示出用于產(chǎn)生圖12中示出的控制信號(hào)SEN_0R的電路的示例的附圖；
[0030]圖14是示出參考電流讀取系統(tǒng)中的讀操作的示例的定時(shí)圖；
[0031]圖15是示出互補(bǔ)讀取系統(tǒng)中的讀操作的示例的定時(shí)圖；
[0032]圖16是示出圖6中示出的寫入系統(tǒng)路徑的細(xì)節(jié)的電路圖；
[0033]圖17是示出圖16中示出的程序鎖存電路中的每個(gè)的細(xì)節(jié)的電路圖；
[0034]圖18是示出根據(jù)實(shí)施例2的層級(jí)感測放大器帶的詳細(xì)構(gòu)造的附圖；
[0035]圖19是示出圖18的電路構(gòu)造中的互補(bǔ)讀取系統(tǒng)中的存儲(chǔ)器單元電流的路徑的附圖；
[0036]圖20A和圖20B是示出用于驅(qū)動(dòng)圖18和圖19中示出的層級(jí)感測放大器帶中的各控制信號(hào)線的驅(qū)動(dòng)器電路的構(gòu)造的圖；
[0037]圖21是示出根據(jù)實(shí)施例2的參考電流讀取系統(tǒng)中的讀操作的示例的定時(shí)圖；
[0038]圖22是示出根據(jù)實(shí)施例2的互補(bǔ)讀取系統(tǒng)中的讀操作的示例的定時(shí)圖；
[0039]圖23是示出根據(jù)實(shí)施例3的半導(dǎo)體器件中的閃速存儲(chǔ)器模塊的構(gòu)造的框圖；
[0040]圖24是示出圖23中示出的列選擇單元和讀取感測放大器帶的詳細(xì)構(gòu)造的圖；
[0041]圖25是示出圖24的電路構(gòu)造中的互補(bǔ)讀取系統(tǒng)中的存儲(chǔ)器單元電流的路徑的附圖；
[0042]圖26A和圖26B是示出用于驅(qū)動(dòng)圖24中示出的讀取感測放大器帶和列選擇單元中的各控制信號(hào)線的驅(qū)動(dòng)器電路的構(gòu)造的圖；
[0043]圖27是示出根據(jù)實(shí)施例3的參考電流讀取系統(tǒng)中的讀操作的示例的定時(shí)圖；以及
[0044]圖28示出根據(jù)實(shí)施例3的互補(bǔ)讀取系統(tǒng)中的讀操作的示例的定時(shí)圖。
【具體實(shí)施方式】
[0045]下文中，參照附圖詳細(xì)描述各實(shí)施例。下面將閃速存儲(chǔ)器作為非易失性存儲(chǔ)器器件的示例進(jìn)行說明。然而，非易失性存儲(chǔ)器器件不特別限于閃速存儲(chǔ)器，只要它是諸如EEPR0M(電可擦除可編程只讀存儲(chǔ)器)的電可擦除可編程非易失性存儲(chǔ)器。在下面的說明中，相同的符號(hào)或參考標(biāo)號(hào)附于相同或?qū)?yīng)的元件并且將省略對(duì)其的重復(fù)說明。
[0046]<實(shí)施例1>
[0047](微計(jì)算機(jī))
[0048]圖1是示出根據(jù)實(shí)施例1的半導(dǎo)體器件的構(gòu)造的框圖。圖1示出作為半導(dǎo)體器件的示例的微計(jì)算機(jī)(MCU)l的構(gòu)造。
[0049]參照?qǐng)D1，例如，通過采用用于CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)的集成電路制造技術(shù)，將微計(jì)算機(jī)1形成在諸如單晶硅的一個(gè)半導(dǎo)體芯片中。
[0050]微計(jì)算機(jī)1包括中央處理單元(CPU) 2、隨機(jī)存取存儲(chǔ)器(RAM) 5和閃速存儲(chǔ)器模塊(FMDL)6，如圖1中所示。中央處理單元2包括指令控制部分和執(zhí)行部分，并且執(zhí)行指令。隨機(jī)存取存儲(chǔ)器5用于中央處理單元2的工作空間。閃速存儲(chǔ)器模塊6被設(shè)置為用于存儲(chǔ)數(shù)據(jù)和程序的非易失性存儲(chǔ)器模塊。
[0051 ] 微計(jì)算機(jī)1還包括直接存儲(chǔ)器存取控制器(DMAC) 3、總線接口電路(BIF) 4、閃速定序器(FSQC)7、外部I/O端口(PRT)8和9、定時(shí)器(TMR) 10、時(shí)鐘脈沖發(fā)生器(CPG)ll、高速總線(HBUS)12和外圍總線(PBUS)13o
[0052]總線接口電路4執(zhí)行高速總線12和外圍總線13之間的總線接口控制或總線橋接控制。閃速定序器7執(zhí)行對(duì)閃速存儲(chǔ)器模塊(FMDL)6的命令訪問控制。時(shí)鐘脈沖發(fā)生器11產(chǎn)生用于控制微計(jì)算機(jī)1的內(nèi)部時(shí)鐘CLK。
[0053]盡管沒有特別受限，但在圖1的情況下微計(jì)算機(jī)1的總線體系結(jié)構(gòu)具有高速總線(HBUS)12和外圍總線(PBUS)13。盡管沒有特別受限，但高速總線12和外圍總線13中的每個(gè)具有數(shù)據(jù)總線、地址總線和控制總線。相比于所有電路耦接到公共總線的情況，通過提供高速總線12和外圍總線13這兩條總線，可以減輕總線的負(fù)載并且保證高速訪問操作。
[0054]中央處理單元2、直接存儲(chǔ)器訪問控制器3、總線接口電路4、隨機(jī)存取存儲(chǔ)器5和閃速存儲(chǔ)器模塊6耦接到高速總線12。閃速定序器7、外部I/O端口 8和9、定時(shí)器10和時(shí)鐘脈沖發(fā)生器11耦接到外圍總線13。
[0055]微計(jì)算機(jī)1還包括:時(shí)鐘端子XTAL/EXTAL，其被耦接到振蕩器或者被供應(yīng)外部時(shí)鐘；外部硬件備用端子STB，其用于指示備用狀態(tài)；外部重置端子RES，其用于指示重置；夕卜部電源端子Vcc ;和外部接地端子Vss。
[0056]在圖1中，使用不同的CAD工具設(shè)計(jì)作為邏輯電路的閃速定序器7和形成在陣列中的閃速存儲(chǔ)器模塊6。因此，為了方便起見，將它們示出為單獨(dú)的電路塊。然而，它們組合構(gòu)成閃速存儲(chǔ)器16。
[0057]閃速存儲(chǔ)器模塊6經(jīng)由只讀高速接入端口(HACSP) 15耦接到高速總線(HBUS) 12。CPU 2或DMAC 3可從高速總線12經(jīng)由高速接入端口 15讀取-訪問閃速存儲(chǔ)器模塊6。當(dāng)CPU 2或DMAC 3寫入-訪問并且初始化閃速存儲(chǔ)器模塊6時(shí)，它們通過以總線接口 4為媒介經(jīng)由外圍總線(PBUS) 13向閃速定序器7發(fā)出命令。響應(yīng)于這條命令，閃速定序器7從外圍總線PBUS經(jīng)由低速接入端口(LACSP)對(duì)閃速存儲(chǔ)器模塊執(zhí)行初始化和寫操作的控制。
[0058](存儲(chǔ)器單元的構(gòu)造和操作)
[0059]圖2A和圖2B和圖3A至圖3C是示出存儲(chǔ)器單元的構(gòu)造和操作的說明圖。圖2A和圖2B示出分柵閃速存儲(chǔ)器元件的情況，圖3A至圖3C示出疊柵閃速存儲(chǔ)器單元的情況。
[0060]參照?qǐng)D2A，分柵閃速存儲(chǔ)器元件包括控制柵CG和存儲(chǔ)器柵MG，控制柵CG和存儲(chǔ)器柵MG借助柵絕緣膜布置在源區(qū)和漏區(qū)之間的溝道形成區(qū)上方。諸如氮化硅(SiN)的電荷捕獲區(qū)布置在存儲(chǔ)器柵MG和柵絕緣膜之間?？刂茤臗G耦接到字線WL，存儲(chǔ)器柵MG耦接到存儲(chǔ)器柵選擇線MGL?？刂茤臗G的側(cè)上的漏區(qū)(或源區(qū))耦接到位線BL，存儲(chǔ)器柵MG的側(cè)上的源區(qū)(或漏區(qū))耦接到源線SL。
[0061]圖2B示出在讀取和寫入/擦除分柵閃速存儲(chǔ)器元件時(shí)位線BL、控制柵CG、存儲(chǔ)器柵MG、源線SL和阱區(qū)(WELL)處的電壓建立的示例。
[0062]具體地，為了減小存儲(chǔ)器單元的閾值電壓Vth，例如，設(shè)置諸如BL = 1.5V、CG =0.0V、MG = -10V、SL = 6V和WELL = 0V。因此，在因阱區(qū)(WLL)和存儲(chǔ)器柵MG之間的高電場產(chǎn)生的電子和空穴之中，空穴被從阱區(qū)(WELL)注入到電荷捕獲區(qū)(SiN)。以共享存儲(chǔ)器柵的多個(gè)存儲(chǔ)器單元為單位，執(zhí)行這個(gè)過程。
[0063]為了增大存儲(chǔ)器單元的閾值電壓Vth，例如，設(shè)置諸如BL = 0V、CG = 1.5V、MG =10V、SL = 6V和WELL = 0V。在這種情況下，當(dāng)寫電流從源線SL流入位線中時(shí)，在控制柵和存儲(chǔ)器柵的邊界部分中產(chǎn)生熱電子，產(chǎn)生的熱電子被注入電荷捕獲區(qū)(SiN)。根據(jù)位線電流流動(dòng)與否，決定電子注入。因此，以位為單位控制這個(gè)過程。
[0064]在進(jìn)行讀取時(shí)，例如，設(shè)置諸如BL = 1.5V、CG = 1.5V、MG = 0V、SL = 0V和WELL=0V。當(dāng)存儲(chǔ)器單元的閾值電壓Vth低時(shí)，存儲(chǔ)器單元的電阻變小(導(dǎo)通(0N)狀態(tài))，當(dāng)閾值電壓vth高時(shí)，存儲(chǔ)器單元的電阻變大(截止(OFF)狀態(tài))。
[0065]通過將浮置柵FG和控制柵CG借助柵絕緣膜堆疊在源區(qū)和漏區(qū)之間的溝道形成區(qū)上方，形成圖3A中示出的疊柵閃速存儲(chǔ)器元件?？刂茤臗G耦接到字線WL。漏區(qū)耦接到位線BL，源區(qū)耦接到源線SL。
[0066]圖3B和圖3C示出在讀取和寫入/擦除疊柵閃速存儲(chǔ)器元件時(shí)位線BL、字線WL、源線SL和阱區(qū)(WELL)的電壓建立的示例。圖3B示出在通過熱載流子寫入系統(tǒng)增大閾值電壓Vth并且通過將電子釋放到阱區(qū)WELL而減小閾值電壓Vth的情況下的電壓建立的示例。圖3C示出在通過FN穿隧寫入系統(tǒng)增大閾值電壓Vth并且通過將電子釋放到位線BL而減小閾值電壓Vth的情況下的電壓建立的示例。
[0067]在本說明書中，控制柵CG也被稱為控制電極，耦接到位線BL的雜質(zhì)區(qū)也被稱為第一主電極，耦接到源線SL的雜質(zhì)區(qū)也被稱為第二主電極。
[0068](關(guān)于參考電流讀取系統(tǒng)和互補(bǔ)讀取系統(tǒng))
[0069]圖4是示出互補(bǔ)讀取系統(tǒng)中的單元數(shù)據(jù)的說明圖。圖5是示出參考電流讀取系統(tǒng)中的單元數(shù)據(jù)的說明圖。
[0070]作為閃速存儲(chǔ)器模塊中的信息存儲(chǔ)系統(tǒng)，存在其中通過使用兩個(gè)非易失性存儲(chǔ)器單元實(shí)現(xiàn)信息的一位的存儲(chǔ)的互補(bǔ)讀取系統(tǒng)和其中通過使用一個(gè)非易失性存儲(chǔ)器單元實(shí)現(xiàn)信息的一位的存儲(chǔ)的參考電流讀取系統(tǒng)。
[0071]參照?qǐng)D4，在互補(bǔ)讀取系統(tǒng)中，存儲(chǔ)器陣列中預(yù)先指定的兩個(gè)可重寫非易失性存儲(chǔ)器單元MCI和MC2被用作表達(dá)一位的雙單元。在本說明書中，存儲(chǔ)器單元MCI被稱為正單元并且存儲(chǔ)器單元MC2被稱為負(fù)單元。存儲(chǔ)器單元MCI和MC2中的每個(gè)可保持單元數(shù)據(jù)“1”(低閾值電壓狀態(tài)；其中閾值電壓小于擦除驗(yàn)證電平的狀態(tài))或單元數(shù)據(jù)“0”(高閾值電壓狀態(tài)；其中閾值電壓等于或大于擦除驗(yàn)證電平的狀態(tài))。
[0072]通過將互補(bǔ)數(shù)據(jù)存儲(chǔ)在作為雙單元的非易失性存儲(chǔ)器單元MCI和MC2中，實(shí)現(xiàn)通過雙單元的信息存儲(chǔ)。也就是說，如圖4的部分(A)中所示，雙單元數(shù)據(jù)“0”對(duì)應(yīng)于正單元MCI保持單元數(shù)據(jù)“0”并且負(fù)單元MC2保持單元數(shù)據(jù)“1”的狀態(tài)。如圖4的部分⑶中所示，雙單元數(shù)據(jù)“1”對(duì)應(yīng)于正單元MCI保持單元數(shù)據(jù)“1”并且負(fù)單元MC2保持單元數(shù)據(jù)“0”的狀態(tài)。如圖4的部分(C)中所示，雙單元中的正單元MCI和負(fù)單元MC2 二者保持單元數(shù)據(jù)“ 1 ”的狀態(tài)對(duì)應(yīng)于初始化狀態(tài)，雙單元數(shù)據(jù)是不定的。
[0073]參照?qǐng)D5，在參考電流讀取系統(tǒng)中，數(shù)據(jù)的一位被存儲(chǔ)在存儲(chǔ)器陣列中的各可重寫非易失性存儲(chǔ)器單元MC中。因此，在參考電流讀取系統(tǒng)中，正單元和負(fù)單元之間沒有區(qū)別。如圖5的部分(A)中所示，單元數(shù)據(jù)“1”對(duì)應(yīng)于存儲(chǔ)器單元MC保持單元數(shù)據(jù)“1”的狀態(tài)(低閾值電壓狀態(tài))。如圖5的部分(B)中所示，單元數(shù)據(jù)“0”對(duì)應(yīng)于存儲(chǔ)器單元MC保持單元數(shù)據(jù)“0”的狀態(tài)(高閾值電壓狀態(tài))。
[0074](閃速存儲(chǔ)器模塊)
[0075]圖6是示出圖1中示出的閃速存儲(chǔ)器模塊的構(gòu)造的框圖。在圖6中，紙頁空間的上下方向被稱為列方向，紙頁空間的左右方向被稱為行方向。參照?qǐng)D6，閃速存儲(chǔ)器模塊6包括存儲(chǔ)器墊(memory mat) 20、輸出緩沖器(0BUF) 34、第一行解碼器(RDEC1) 30和第二行解碼器(RDEC2)31。
[0076]存儲(chǔ)器墊20包括層級(jí)感測放大器帶23和在列方向上設(shè)置在層級(jí)感測放大器帶兩側(cè)的存儲(chǔ)器陣列22和24作為一個(gè)構(gòu)成單元(下文中，被稱為存儲(chǔ)器塊21)。多個(gè)這種存儲(chǔ)器塊21在列方向上布置在存儲(chǔ)器墊20中(圖6只典型地示出一個(gè)存儲(chǔ)器塊21)。以下，存儲(chǔ)器陣列22也被稱為上部存儲(chǔ)器陣列22，存儲(chǔ)器陣列24也被稱為下部存儲(chǔ)器陣列24。
[0077]存儲(chǔ)器墊20包括在行方向上延伸的多條字線WL、在行方向上延伸的多個(gè)存儲(chǔ)器柵選擇線MGL、在行方向上延伸的多條源線SL、在列方向上延伸的多條子位線SBL。為存儲(chǔ)器陣列22和24中的每個(gè)提供這些控制信號(hào)線。
[0078]存儲(chǔ)器墊20包括公共設(shè)置在存儲(chǔ)器墊20中的多條寫入系統(tǒng)主位線WMBL和讀取系統(tǒng)主位線RWBL。多條寫入系統(tǒng)主位線WMBL中的每條對(duì)應(yīng)于多條子位線SBL，并且經(jīng)由子位線選擇器26U和26D耦接到對(duì)應(yīng)的子位線SBL。也就是說，寫入系統(tǒng)主位線WMBL和子位線SBL是分層級(jí)的。
[0079]布置在矩陣中的多個(gè)存儲(chǔ)器單元MC設(shè)置在存儲(chǔ)器陣列22和24中。存儲(chǔ)器陣列的各行對(duì)應(yīng)于字線WL中的每條，并且對(duì)應(yīng)于存儲(chǔ)器柵選擇線MGL中的每條。也就是說，字線WL和存儲(chǔ)器柵選擇線MGL以存儲(chǔ)器陣列的行為單位進(jìn)行設(shè)置。存儲(chǔ)器陣列的各列對(duì)應(yīng)于子位線SBL中的各條。也就是說，子位線SBL以存儲(chǔ)器陣列的列為單位進(jìn)行設(shè)置。源線SL公共耦接到存儲(chǔ)器陣列的多行。在進(jìn)行數(shù)據(jù)讀取時(shí)，源線SL耦接到接地節(jié)點(diǎn)VSS。
[0080]注意的是，圖6示出各存儲(chǔ)器單元是分柵閃速存儲(chǔ)器元件的情況。各存儲(chǔ)器單元可以是疊柵閃速存儲(chǔ)器元件。在該情況下，不提供存儲(chǔ)器柵選擇線MGL。
[0081]圖6中示出的閃速存儲(chǔ)器模塊6的特征是，可以在其中通過使用兩個(gè)非易失性存儲(chǔ)器單元實(shí)現(xiàn)信息的一位的存儲(chǔ)的互補(bǔ)讀取系統(tǒng)和其中通過使用一個(gè)非易失性存儲(chǔ)器單元實(shí)現(xiàn)信息的一位的存儲(chǔ)的參考電流讀取系統(tǒng)之間進(jìn)行切換。
[0082]在互補(bǔ)讀取系統(tǒng)中，采用耦接到公共字線WL的一對(duì)可重寫非易失性存儲(chǔ)器單元作為雙單元。圖6的存儲(chǔ)器陣列24典型地示出耦接到公共字線WL的一對(duì)存儲(chǔ)器單元MCI和MC2。類似地，存儲(chǔ)器陣列22典型地示出耦接到公共字線WL的一對(duì)存儲(chǔ)器單元MC3和MC4。在本說明書中，存儲(chǔ)器單元MCI和MC3被稱為正單元，存儲(chǔ)器單元MC2和MC4被稱為負(fù)單元。
[0083]在構(gòu)成雙單元的存儲(chǔ)器單元MCI和MC2中，各存儲(chǔ)器柵MG耦接到對(duì)應(yīng)的公共存儲(chǔ)器柵選擇線MGL，各控制柵CG耦接到對(duì)應(yīng)的公共字線WL。各存儲(chǔ)器單元的源耦接到公共源線SL。存儲(chǔ)器單元MCI和MC2還以列為單位耦接到對(duì)應(yīng)的子位線SBL。
[0084]在參考電流讀取系統(tǒng)中，數(shù)據(jù)的一位被存儲(chǔ)在存儲(chǔ)器單元MCI至MC4中的每個(gè)中。在這種情況下，正單元和負(fù)單元之間沒有區(qū)別。
[0085]層級(jí)感測放大器帶23包括感測放大器SA、讀取列選擇器25、子位線選擇器26U和26D。
[0086]感測放大器SA包括第一輸入節(jié)點(diǎn)和第二輸入節(jié)點(diǎn)，并且放大流過與第一輸入節(jié)點(diǎn)耦接的第一輸出信號(hào)線CBLU的電流和流過與第二輸入節(jié)點(diǎn)耦接的第二輸出信號(hào)線CBLD的電流之間的差，從而輸出這兩個(gè)電流值的比較結(jié)果(以下，第一輸出信號(hào)線CBLU也被稱為上部輸出信號(hào)線，第二輸出信號(hào)線CBLD也被稱為下部輸出信號(hào)線)。感測放大器SA的輸出信號(hào)經(jīng)由在列方向上延伸的讀取系統(tǒng)主位線RMBL被傳遞到輸出緩沖器(0BUF)34。輸出緩沖器34耦接到高速總線HBUS的數(shù)據(jù)總線HBUS-D。輸出緩沖器34經(jīng)由高速數(shù)據(jù)總線HBUS-D將感測放大器SA的輸出供應(yīng)到圖1中示出的CPU 2、DMAC3等。
[0087]讀取列選擇器25包括PM0S晶體管51U至54U和51D至54D。通過切換這些PM0S晶體管，讀取列選擇器25用作耦接切換單元，其改變各子位線SBL和上述輸出信號(hào)線CBLU和CBLD之間的耦接(