Sram存儲(chǔ)器的中央管控電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種SRAM存儲(chǔ)器的中央管控電路。
【背景技術(shù)】
[0002]靜態(tài)的隨機(jī)存取存儲(chǔ)器(SRAM)是現(xiàn)在集成電路的重要組成部分，在SOI等功能復(fù)雜芯片中，都占有50%以上的面積。SRAM和其它芯片設(shè)計(jì)一樣，都追求著更高的速度、更低的功耗、更小的面積。
[0003]在SRAM追求高速的過程中，一種是使用閾值電壓(Vth)更低的工藝來達(dá)到提高速度的效果，但是會(huì)伴隨著漏電即功耗的增大?；蛘撸崆坝|發(fā)SRAM靈敏放大器(SA)工作，以更小的互補(bǔ)位線電壓差(DeltaV)，也即減小存儲(chǔ)單元(CELL)對(duì)位線下拉的時(shí)間來提高速度，相應(yīng)的，代價(jià)是良率(Yield)的損失。甚至?xí)惺褂脴O其復(fù)雜的指令流水技術(shù)，來提高SRAM工作頻率，其犧牲的是芯片面積和應(yīng)用范圍窄。

【發(fā)明內(nèi)容】

[0004]本發(fā)明解決的問題是現(xiàn)有提高SRAM的速度方法會(huì)導(dǎo)致功耗大、良率低、芯片占用面積大。
[0005]為解決上述問題，本發(fā)明提供一種SRAM存儲(chǔ)器的中央管控電路，包括:
[0006]內(nèi)部時(shí)鐘產(chǎn)生電路，適于依據(jù)外部時(shí)鐘信號(hào)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)；
[0007]預(yù)譯碼和驅(qū)動(dòng)電路，適于依據(jù)所述外部時(shí)鐘信號(hào)和內(nèi)部時(shí)鐘信號(hào)產(chǎn)生預(yù)字線脈沖；
[0008]在同一個(gè)周期內(nèi)，所述預(yù)字線脈沖的上升沿與所述外部時(shí)鐘信號(hào)的上升沿相對(duì)應(yīng)，所述預(yù)字線脈沖的下降沿與所述內(nèi)部時(shí)鐘信號(hào)的下降沿相對(duì)應(yīng)。
[0009]可選的，在同一個(gè)周期內(nèi)，所述預(yù)字線脈沖的上升沿和所述內(nèi)部時(shí)鐘信號(hào)的下降沿之間的時(shí)間與所述SRAM存儲(chǔ)器中的存儲(chǔ)單元執(zhí)行讀操作或?qū)懖僮鞯臅r(shí)間相關(guān)。
[0010]可選的，所述預(yù)譯碼和驅(qū)動(dòng)電路包括至少兩個(gè)輸出端，所述預(yù)譯碼和驅(qū)動(dòng)電路還適于輸入鎖存地址信號(hào)，并將所述預(yù)字線脈沖發(fā)送至與所述鎖存地址信號(hào)相關(guān)的輸出端。
[0011]可選的，所述預(yù)譯碼和驅(qū)動(dòng)電路包括:控制單元和傳輸單元；
[0012]所述傳輸單兀包括:第一與非門、第二與非門、第三與非門、第四與非門、第一選通門、第二選通門、第三選通門、第四選通門、第一反相器、第二反相器和第三反相器；
[0013]所述第一與非門的第一輸入端適于輸入所述外部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸出端，輸出端連接所述第一選通門的輸入端；
[0014]所述第二與非門的第一輸入端適于輸入所述內(nèi)部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸出端，輸出端連接所述第二選通門的輸入端；
[0015]所述第三與非門的第一輸入端適于輸入所述外部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸入端，輸出端連接所述第三選通門的輸入端；
[0016]所述第四與非門的第一輸入端適于輸入所述內(nèi)部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸入端，輸出端連接所述第四選通門的輸入端；
[0017]所述第一選通門的輸出端和第二選通門的輸出端連接所述第一反相器的輸入端，所述第三選通門的輸出端和第四選通門的輸出端連接所述第二反相器的輸入端；
[0018]所述控制單元適于控制第一選通門和第三選通門在第一時(shí)刻之前和第二時(shí)刻之后處于可傳輸狀態(tài)，控制第二選通門和第四選通門在第一時(shí)刻和第二時(shí)間之間處于可傳輸狀態(tài)，所述第一時(shí)刻遲于所述內(nèi)部時(shí)鐘信號(hào)的上升沿且早于所述內(nèi)部時(shí)鐘信號(hào)的下降沿，所述第二時(shí)刻遲于所述內(nèi)部時(shí)鐘信號(hào)的下降沿；
[0019]所述第三反相器的輸入端適于輸入所述鎖存地址信號(hào)，所述第一反相器的輸出端和所述第二反相器的輸出端為所述預(yù)譯碼和驅(qū)動(dòng)電路的兩個(gè)輸出端。
[0020]可選的，所述預(yù)譯碼和驅(qū)動(dòng)電路包括:控制單元和傳輸單元；
[0021]所述傳輸單兀包括:第一與非門、第二與非門、第三與非門、第四與非門、第一選通門、第二選通門、第三選通門、第四選通門、第一反相器、第二反相器和第三反相器；
[0022]所述第一與非門的第一輸入端適于輸入所述外部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸出端，輸出端連接所述第一選通門的輸入端；
[0023]所述第二與非門的第一輸入端適于輸入所述內(nèi)部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸出端，輸出端連接所述第二選通門的輸入端；
[0024]所述第三與非門的第一輸入端適于輸入所述外部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸入端，輸出端連接所述第三選通門的輸入端；
[0025]所述第四與非門的第一輸入端適于輸入所述內(nèi)部時(shí)鐘信號(hào)，第二輸入端連接所述第三反相器的輸入端，輸出端連接所述第四選通門的輸入端；
[0026]所述第一選通門的輸出端和第二選通門的輸出端連接所述第一反相器的輸入端，所述第三選通門的輸出端和第四選通門的輸出端連接所述第二反相器的輸入端；
[0027]所述控制單元適于控制第一選通門和第三選通門在第一時(shí)刻之前和第二時(shí)刻之后處于可傳輸狀態(tài)，控制第二選通門和第四選通門在第一時(shí)刻和第二時(shí)間之間處于可傳輸狀態(tài)，所述第一時(shí)刻遲于所述外部時(shí)鐘信號(hào)的上升沿，所述第二時(shí)刻遲于所述內(nèi)部時(shí)鐘信號(hào)的下降沿。
[0028]可選的，所述控制單元包括:第四反相器、第五反相器、第五與非門和反相延時(shí)電路；
[0029]所述第四反相器的輸入端適于輸入所述內(nèi)部時(shí)鐘信號(hào)，輸出端連接所述第五與非門的第一輸入端；
[0030]所述反相延時(shí)電路適于將所述外部時(shí)鐘信號(hào)進(jìn)行反相和延時(shí)處理，并將處理后的信號(hào)輸出至所述第五與非門的第二輸入端，所述反相延時(shí)電路適于延時(shí)的時(shí)間大于所述外部時(shí)鐘信號(hào)的上升沿和內(nèi)部時(shí)鐘信號(hào)的上升沿之間的時(shí)間；
[0031]所述第五與非門的輸出端連接所述第一選通門的反向控制端、第二選通門的正向控制端、第三選通門的反向控制端、第四選通門的正向控制端和第五反相器的輸入端；
[0032]所述第五反相器的輸出端連接第一選通門的正向控制端、第二選通門的反向控制端、第三選通門的正向控制端和第四選通門的反向控制端。
[0033]可選的，所述第一選通門、第二選通門、第三選通門、第四選通門的正向控制端為選通門中的NM0S管的柵極，反向控制端為選通門中的PM0S管的柵極。
[0034]可選的，所述傳輸單元的數(shù)量大于1。
[0035]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案依據(jù)外部時(shí)鐘信號(hào)的上升沿產(chǎn)生預(yù)字線脈沖的上升沿，提前觸發(fā)SRAM存儲(chǔ)器開始工作；依據(jù)內(nèi)部時(shí)鐘信號(hào)的下降沿產(chǎn)生預(yù)字線脈沖的下降沿，確保了 SRAM存儲(chǔ)器的正常工作。本發(fā)明的中央管控電路適于任何工藝下的SRAM存儲(chǔ)器，電路簡(jiǎn)單。再者，采用本發(fā)明技術(shù)方案，產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的M0S管較現(xiàn)有技術(shù)可以縮小尺寸，因?yàn)椴恍枰褂么蟪叽绲腗0S管在開始階段快速升高電壓，所以面積代價(jià)會(huì)更小。
【附圖說明】
[0036]圖1是SRAM存儲(chǔ)器的結(jié)構(gòu)示意圖；
[0037]圖2是本發(fā)明實(shí)施例的SRAM存儲(chǔ)器的中央管控電路的結(jié)構(gòu)示意圖；
[0038]圖3是本發(fā)明實(shí)施例相關(guān)信號(hào)的一波形示意圖；
[0039]圖4是本發(fā)明實(shí)施例的預(yù)譯碼和驅(qū)動(dòng)電路的一結(jié)構(gòu)示意圖；
[0040]圖5是本發(fā)明實(shí)施例相關(guān)信號(hào)的另一波形示意圖；
[0041]圖6是本發(fā)明實(shí)施例的預(yù)譯碼和驅(qū)動(dòng)電路的另一結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0042]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0043]如圖1所示，現(xiàn)有SRAM存儲(chǔ)器中，中央管控電路101適于接收根據(jù)外部時(shí)鐘信號(hào)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)