移位寄存器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及移位寄存器，特別涉及適合在顯示裝置的驅(qū)動電路等中使用的移位寄存器。
【背景技術(shù)】
[0002]有源矩陣型的顯示裝置，通過以行單位選擇呈二維狀配置的像素電路，對選擇的像素電路寫入與顯示數(shù)據(jù)相應(yīng)的電壓而顯示圖像。為了以行單位選擇像素電路，作為掃描線驅(qū)動電路，使用基于時(shí)鐘信號使輸出信號依次移位的移位寄存器。另外，在進(jìn)行點(diǎn)順序驅(qū)動的顯示裝置中，在數(shù)據(jù)線驅(qū)動電路的內(nèi)部設(shè)置有同樣的移位寄存器。
[0003]在液晶顯示裝置等中，有時(shí)會使用用于形成像素電路內(nèi)的TFT(Thin FilmTransistor:薄膜晶體管)的制造工藝，與像素電路一體地形成像素電路的驅(qū)動電路。在該情況下，為了削減制造成本，優(yōu)選利用與TFT相同的導(dǎo)電類型的晶體管形成包含移位寄存器的驅(qū)動電路。
[0004]關(guān)于移位寄存器，一直以來提出了各種電路。圖63是表示專利文獻(xiàn)I中記載的移位寄存器的結(jié)構(gòu)的框圖。圖63所示的移位寄存器，通過將圖64所示的單位電路91多級連接而構(gòu)成，按照圖65所示的時(shí)序圖(timing chart)動作。在該移位寄存器中，采用了自舉(bootstrap)方式。以下，設(shè)晶體管的閾值電壓為Vth，設(shè)高電平電位為VDD。
[0005]對單位電路91，提供前一級的單位電路91的輸出信號OUT(或觸發(fā)脈沖ST)，作為輸入信號IN。當(dāng)輸入信號IN變成高電平時(shí)，晶體管Q2導(dǎo)通，節(jié)點(diǎn)NI的電位上升至(VDD-Vth)。接著，當(dāng)時(shí)鐘信號CK從低電平變化為高電平時(shí)，節(jié)點(diǎn)NI的電位通過晶體管Ql的柵極-溝道間的電容和電容Cl被提升而上升至(VDD-Vth+ α )(其中，α與時(shí)鐘信號CK的振幅大致相等)。通常VDD-Vth+a > VDD+Vth成立，因此，在時(shí)鐘信號CK通過晶體管Ql時(shí)，時(shí)鐘信號CK的高電平電位不會下降晶體管Ql的閾值電壓的量。因此，能夠?qū)]有閾值下降的高電平電位VDD作為輸出信號OUT輸出。另外，在輸出信號OUT的高電平期間，晶體管Ql的柵極-源極間的電壓成為(VDD-Vth+a )-VDD = a -Vth。通過對晶體管Ql的柵極端子提供與時(shí)鐘信號CK的高電平電位相比足夠高的電位，能夠使輸出信號OUT的鈍化減小。
[0006]現(xiàn)有技術(shù)文獻(xiàn)
[0007]專利文獻(xiàn)
[0008]專利文獻(xiàn)1:國際公開第2009/34750號

【發(fā)明內(nèi)容】

[0009]發(fā)明要解決的技術(shù)問題
[0010]在此，考慮將上述現(xiàn)有的移位寄存器初始化為非有效狀態(tài)的情況。為了進(jìn)行初始化，可以對單位電路91增加圖66所示的晶體管Q3、Q4。通過對晶體管Q3、Q4的柵極端子提供高電平的初始化信號INIT，能夠?qū)⒁莆患拇嫫鞒跏蓟癁榉怯行顟B(tài)。
[0011]但是，如上所述，節(jié)點(diǎn)NI的電位通過提升而最高成為(VDD-Vth+α )。另一方面，晶體管Q3的源極電位為0，因此，晶體管Q3的源極-漏極間的電壓最高成為(VDD-Vth+ α )。當(dāng)對晶體管的源極-漏極間施加這樣的高電壓時(shí)，有時(shí)會產(chǎn)生晶體管的劣化或破壞。作為解決該問題的方法，可以考慮使用雙柵極晶體管作為晶體管Q3的方法、或使晶體管Q3的L長度變長的方法。但是，這些方法存在移位寄存器的布局面積增大的問題。
[0012]因此，本發(fā)明的目的是提供利用與以往不同的方法防止初始化晶體管的劣化和破壞的移位寄存器。
[0013]用于解決技術(shù)問題的手段
[0014]本發(fā)明的第I方面是一種移位寄存器，其具有將多個單位電路多級連接的結(jié)構(gòu)，該移位寄存器的特征在于:
[0015]上述單位電路包括:
[0016]輸出晶體管，該輸出晶體管的第I導(dǎo)通端子與用于輸入時(shí)鐘信號的時(shí)鐘端子連接，該輸出晶體管的第2導(dǎo)通端子與用于輸出上述時(shí)鐘信號的輸出端子連接；
[0017]輸出控制部，該輸出控制部對上述輸出晶體管的控制端子切換地施加導(dǎo)通電位和截止電位；和
[0018]初始化晶體管，該初始化晶體管的第I導(dǎo)通端子與上述輸出晶體管的控制端子連接，該初始化晶體管的控制端子被提供初始化信號，
[0019]上述初始化晶體管的第2導(dǎo)通端子與在初始化時(shí)具有截止電位、并且在從上述輸出端子輸出具有導(dǎo)通電位的時(shí)鐘信號時(shí)具有與上述時(shí)鐘信號相同的電平的導(dǎo)通電位的節(jié)點(diǎn)連接。
[0020]本發(fā)明的第2方面是一種移位寄存器，其具有將多個單位電路多級連接的結(jié)構(gòu)，該移位寄存器的特征在于:
[0021]上述單位電路包括:
[0022]輸出晶體管，該輸出晶體管的第I導(dǎo)通端子與用于輸入時(shí)鐘信號的時(shí)鐘端子連接，該輸出晶體管的第2導(dǎo)通端子與用于輸出上述時(shí)鐘信號的輸出端子連接；
[0023]耐壓用晶體管，該耐壓用晶體管的第I導(dǎo)通端子與第I節(jié)點(diǎn)連接，該耐壓用晶體管的第2導(dǎo)通端子與上述輸出晶體管的控制端子連接，該耐壓用晶體管的控制端子被固定地施加導(dǎo)通電位；
[0024]輸出控制部，該輸出控制部對上述第I節(jié)點(diǎn)切換地施加導(dǎo)通電位和截止電位；和
[0025]初始化晶體管，該初始化晶體管的第I導(dǎo)通端子與上述第I節(jié)點(diǎn)或上述輸出晶體管的控制端子連接，該初始化晶體管的控制端子被提供初始化信號，
[0026]上述初始化晶體管的第2導(dǎo)通端子與在初始化時(shí)具有截止電位、并且在從上述輸出端子輸出具有導(dǎo)通電位的時(shí)鐘信號時(shí)具有與上述時(shí)鐘信號相同的電平的導(dǎo)通電位的節(jié)點(diǎn)連接。
[0027]本發(fā)明的第3方面的特征在于，在本發(fā)明的第I或第2方面中，上述初始化晶體管的第2導(dǎo)通端子與上述輸出端子連接。
[0028]本發(fā)明的第4方面的特征在于，在本發(fā)明的第3方面中，上述單位電路還包括輸出初始化晶體管，該輸出初始化晶體管的第I導(dǎo)通端子與上述輸出端子連接，該輸出初始化晶體管的第2導(dǎo)通端子被固定地施加截止電位，該輸出初始化晶體管的控制端子被提供上述初始化信號。
[0029]本發(fā)明的第5方面的特征在于，在本發(fā)明的第I或第2方面中，上述初始化晶體管的第2導(dǎo)通端子與上述時(shí)鐘端子連接。
[0030]本發(fā)明的第6方面的特征在于，在本發(fā)明的第I方面中，
[0031]上述輸出控制部包括:
[0032]置位晶體管，該置位晶體管的第I導(dǎo)通端子被提供對于上述單位電路的輸入信號，該置位晶體管的第2導(dǎo)通端子與上述輸出晶體管的控制端子連接；
[0033]置位控制部，該置位控制部對上述置位晶體管的控制端子切換地施加導(dǎo)通電位和截止電位；和
[0034]第2初始化晶體管，該第2初始化晶體管的第I導(dǎo)通端子與上述置位晶體管的控制端子連接，該第2初始化晶體管的控制端子被提供上述初始化信號，
[0035]上述第2初始化晶體管的第2導(dǎo)通端子與在初始化時(shí)具有截止電位、并且在上述輸出晶體管的控制端子被施加導(dǎo)通電位的期間的至少一部分具有與上述輸出晶體管的控制端子相同的電平的導(dǎo)通電位的節(jié)點(diǎn)連接。
[0036]本發(fā)明的第7方面的特征在于，在本發(fā)明的第2方面中，
[0037]上述輸出控制部包括:
[0038]置位晶體管，該置位晶體管的第I導(dǎo)通端子被提供對于上述單位電路的輸入信號，該置位晶體管的第2導(dǎo)通端子與上述第I節(jié)點(diǎn)連接；
[0039]置位控制部，該置位控制部對上述置位晶體管的控制端子切換地施加導(dǎo)通電位和截止電位；和
[0040]第2初始化晶體管，該第2初始化晶體管的第I導(dǎo)通端子與上述置位晶體管的控制端子連接，該第2初始化晶體管的控制端子被提供上述初始化信號，
[0041]上述第2初始化晶體管的第2導(dǎo)通端子與在初始化時(shí)具有截止電位、并且在上述第I節(jié)點(diǎn)被施加導(dǎo)通電位的期間的至少一部分具有與上述第I節(jié)點(diǎn)相同的電平的導(dǎo)通電位的節(jié)點(diǎn)連接。
[0042]本發(fā)明的第8方面的特征在于，在本發(fā)明的第6或第7方面中，上述第2初始化晶體管的第2導(dǎo)通端子與用于輸入對于上述單位電路的第2輸入信號的第2輸入端子連接。
[0043]本發(fā)明的第9方面是一種顯示裝置，其特征在于，包括:
[0044]相互平行地配置的多個掃描線；
[0045]以與上述掃描線正交的方式相互平行地配置的多個數(shù)據(jù)線；
[0046]與上述掃描線和上述數(shù)據(jù)線的交點(diǎn)對應(yīng)地配置的多個像素電路；和
[0047]作為驅(qū)動上述掃描線的掃描線驅(qū)動電路的第I或第2發(fā)明的移位寄存器。
[0048]發(fā)明效果
[0049]根據(jù)本發(fā)明的第I或第2方面，通過將初始化晶體管的第2導(dǎo)通端子，與在初始化時(shí)具有截止電位、并且在輸出具有導(dǎo)通電位的時(shí)鐘信號時(shí)具有與時(shí)鐘信號相同的電平的導(dǎo)通電位的節(jié)點(diǎn)連接，能夠在初始化時(shí)將輸出晶體管控制為截止?fàn)顟B(tài)，將移位寄存器的狀態(tài)和輸出信號初始化。另外，即使在輸出具有導(dǎo)通電位的時(shí)鐘信號時(shí)，也不會對初始化晶體管的導(dǎo)通端子間施加超過晶體管的驅(qū)動電壓的高電壓。因此，能夠在動作時(shí)不對初始化晶體管的導(dǎo)通端子間施加高電壓而進(jìn)行移位寄存器的初始化。
[0050]根據(jù)本發(fā)明的第2方面，通過耐壓用晶體管的作用，在輸出具有導(dǎo)通電位的時(shí)鐘信號時(shí)，第I節(jié)點(diǎn)的電位不會從由輸出控制部施加的導(dǎo)通電位變化。因此，能夠防止對與第I節(jié)點(diǎn)連接的晶體管的端子間施加高電壓。
[0051]根據(jù)本發(fā)明的第3方面，通過在初始化時(shí)將輸出端子的電位控制為截止電位，能夠?qū)⑤敵鼍w管控制為截止?fàn)顟B(tài)，將移位寄存器的狀態(tài)和輸出信號初始化。另外，初始化晶體管的第2導(dǎo)通端子總是具有與輸出的時(shí)鐘信號相同的電位，因此，即使在輸出具有導(dǎo)通電位的時(shí)鐘信號時(shí)，也不會對初始化晶體管的導(dǎo)通端子間施加高電壓。因此，能夠在動作時(shí)不對初始化晶體管的導(dǎo)通端子間施加高電壓而進(jìn)行初始化。
[0052]根據(jù)本發(fā)明的第4方面，通過設(shè)置輸出初始化晶體管，能夠在初始化時(shí)將輸出端子的電位控制為截止電位。
[0053]根據(jù)本發(fā)明的第5方面，通過在初始化時(shí)將時(shí)鐘端子的電位控制為截止電位，能夠?qū)⑤敵鼍w管控制為截止?fàn)顟B(tài)，將移位寄存器的狀態(tài)和輸出信號初始化。另外，初始化晶體管的第2導(dǎo)通端子總是具有與輸入的時(shí)鐘信號相同的電位，因此，即使在輸出具有導(dǎo)通電位的時(shí)鐘信號時(shí)，也不會對初始化晶體管的導(dǎo)通端子間施加高電壓。因此，能夠在動作時(shí)不對初始化晶體管的導(dǎo)通端子間施加高電壓而進(jìn)行初始化。
[0054]根據(jù)本發(fā)明的第6方面，能夠在初始化時(shí)將置位晶體管控制為截止?fàn)顟B(tài)，使輸入信號和輸出晶體管的控制端子電分離，將輸出晶體管可靠地控制為截止?fàn)顟B(tài)。另外，通過在對輸出晶體管的控制端子施加導(dǎo)通電位的期間的至少一部分，將第2初始化晶體管的第2導(dǎo)通端子的電位控制為與輸出晶體管的控制端子相同的電平的導(dǎo)通電位，能夠使第2初始化晶體管的導(dǎo)通端子間被施加高電壓的時(shí)間縮短。
[0055]根據(jù)本發(fā)明的第7方面，能夠在初始化時(shí)將置位晶體管控制為截止?fàn)顟B(tài)，使輸入信號和第I節(jié)點(diǎn)電分離，將輸出晶體管可靠地控制為截止?fàn)顟B(tài)。另外，通過在對第I節(jié)點(diǎn)施加導(dǎo)通電位的期間的至少一部分，將第2初始化晶體管的第2導(dǎo)通端子的電位控制為與輸出晶體管的控制端子相同的電平的導(dǎo)通電位，能夠使第2初始化晶體管的導(dǎo)通端子間被施加高電壓的時(shí)間縮短。
[0056]根據(jù)本發(fā)明的第8方面，通過使用優(yōu)選的第2輸入信號，能夠使第2初始化晶體管的導(dǎo)通端子間被施加高電壓的時(shí)間縮短。
[0057]根據(jù)本發(fā)明的第9方面，通過將上述第I或第2方面的移位寄存器用作掃描線驅(qū)動電路，能夠在動作時(shí)不對初始化晶體管的導(dǎo)通端子間施加高電壓而進(jìn)行掃描線驅(qū)動電路的初始化。
【附圖說明】
[0058]圖1是表示本發(fā)明的實(shí)施方式的移位寄存器的單位電路的基本結(jié)構(gòu)的圖。
[0059]圖2是表示本發(fā)明的實(shí)施方式的移位寄存器的單位電路的另一個基本結(jié)構(gòu)的圖。
[0060]圖3是表示第I實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0061]圖4是第I實(shí)施方式的移位寄存器的單位電路的電路圖。
[0062]圖5是第I實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0063]圖6是第I實(shí)施方式的移位寄存器的時(shí)序圖。
[0064]圖7是第I實(shí)施方式的移位寄存器的信號波形圖。
[0065]圖8是第2實(shí)施方式的移位寄存器的單位電路的電路圖。
[0066]圖9是第2實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0067]圖10是第3實(shí)施方式的移位寄存器的單位電路的電路圖。
[0068]圖11是第3實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0069]圖12是第4實(shí)施方式的移位寄存器的單位電路的電路圖。
[0070]圖13是第4實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0071]圖14是表示第5實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0072]圖15是第5實(shí)施方式的移位寄存器的單位電路的電路圖。
[0073]圖16是第5實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0074]圖17是第5實(shí)施方式的移位寄存器的時(shí)序圖。
[0075]圖18是第5實(shí)施方式的移位寄存器的信號波形圖。
[0076]圖19是第6實(shí)施方式的移位寄存器的單位電路的電路圖。
[0077]圖20是第6實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0078]圖21是第6實(shí)施方式的移位寄存器的信號波形圖。
[0079]圖22是第7實(shí)施方式的移位寄存器的單位電路的電路圖。
[0080]圖23是第7實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0081]圖24是第7實(shí)施方式的移位寄存器的信號波形圖。
[0082]圖25是表示第8實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0083]圖26是第8實(shí)施方式的移位寄存器的單位電路的電路圖。
[0084]圖27是第8實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0085]圖28是第8實(shí)施方式的移位寄存器的反向掃描時(shí)的時(shí)序圖。
[0086]圖29是第8實(shí)施方式的移位寄存器的掃描切換電路的第I例的電路圖。
[0087]圖30是第8實(shí)施方式的移位寄存器的掃描切換電路的第2例的電路圖。
[0088]圖31是第8實(shí)施方式的移位寄存器的掃描切換電路的第3例的電路圖。
[0089]圖32是第9實(shí)施方式的移位寄存器的單位電路的電路圖。
[0090]圖33是第9實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0091]圖34是第9實(shí)施方式的移位寄存器的信號波形圖。
[0092]圖35是第10實(shí)施方式的移位寄存器的單位電路的電路圖。
[0093]圖36是第10實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0094]圖37是第10實(shí)施方式的移位寄存器的信號波形圖。
[0095]圖38是第11實(shí)施方式的移位寄存器的單位電路的電路圖。
[0096]圖39是第11實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0097]圖40是表示第12實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0098]圖41是第12實(shí)施方式的移位寄存器的單位電路的電路圖。
[0099]圖42是第12實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0100]圖43是第12實(shí)施方式的移位寄存器的信號波形圖。
[0101]圖44是第13實(shí)施方式的移位寄存器的單位電路的電路圖。
[0102]圖45是第13實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0103]圖46是第13實(shí)施方式的移位寄存器的信號波形圖。
[0104]圖47是表示第14實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0105]圖48是第14實(shí)施方式的移位寄存器的時(shí)序圖。
[0106]圖49是表示第15實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0107]圖50是第15實(shí)施方式的移位寄存器的單位電路的電路圖。
[0108]圖51是第15實(shí)施方式的移位寄存器的另一個單位電路的電路圖。
[0109]圖52是第15實(shí)施方式的移位寄存器的信號波形圖。
[0110]圖53是表示第15實(shí)施方式的變形例的移位寄存器的結(jié)構(gòu)的框圖。
[0111]圖54是圖53所示的移位寄存器的時(shí)序圖。
[0112]圖55是第16實(shí)施方式的移位寄存器的單位電路的電路圖。
[0113]圖56是第16實(shí)施方式的移位寄存器的另一個單位電路的電路圖。<