專利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器，特別涉及適合應(yīng)用于顯示裝置、攝像裝置的驅(qū)動(dòng)電路等的移位寄存器。
背景技術(shù)：
有源矩陣型的顯示裝置以行為單位選擇2維狀配置的像素電路，對(duì)所選擇的像素 電路寫入與顯示數(shù)據(jù)相應(yīng)的電壓，由此顯示影像。為了以行為單位選擇像素電路，使用根據(jù) 時(shí)鐘信號(hào)而使輸出信號(hào)順序地移位的移位寄存器作為掃描信號(hào)線驅(qū)動(dòng)電路。另外，在進(jìn)行 點(diǎn)順序驅(qū)動(dòng)的顯示裝置中，在數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路的內(nèi)部設(shè)有同樣的移位寄存器。在液晶顯示裝置等中，有時(shí)使用用于形成像素電路內(nèi)的TFT(Thin Film Transistor 薄膜晶體管)的制造工藝，與像素電路一體地形成像素電路的驅(qū)動(dòng)電路。在這 種情況下，為了削減制造成本，優(yōu)選用與TFT相同導(dǎo)電型的晶體管形成包括移位寄存器的 驅(qū)動(dòng)電路。另外，當(dāng)增加對(duì)移位寄存器施加的時(shí)鐘信號(hào)的個(gè)數(shù)時(shí)，時(shí)鐘配線用的布設(shè)面積、 功耗等增加。從這樣的背景出發(fā)，需要構(gòu)成使用相同導(dǎo)電型的晶體管、根據(jù)2相的時(shí)鐘信號(hào) 進(jìn)行動(dòng)作的移位寄存器。在包括N溝道晶體管的移位寄存器中，為了將時(shí)鐘信號(hào)按其原有的電壓電平輸 出，使用圖16示出的自舉電路。在圖16示出的電路中，當(dāng)輸入信號(hào)IN成為高電平時(shí)，節(jié)點(diǎn) W被預(yù)充電到電位(VDD-Vth)(此處，VDD是電源電壓，Vth是晶體管Tl的閾值電壓)，晶體 管T2成為導(dǎo)通狀態(tài)。其后當(dāng)輸入信號(hào)IN成為低電平時(shí)，節(jié)點(diǎn)m成為懸浮狀態(tài)，但是晶體 管T2保持導(dǎo)通狀態(tài)。在該狀態(tài)下當(dāng)時(shí)鐘信號(hào)CK從低電平變?yōu)楦唠娖綍r(shí)，通過(guò)設(shè)置在晶體管T2的柵極 端子和源極端子之間的電容Cl的作用，節(jié)點(diǎn)m的電位變得比VDD高(自舉效果)。因此， 最大電壓是VDD的時(shí)鐘信號(hào)CK不降低電壓地通過(guò)晶體管T2，時(shí)鐘信號(hào)CK從輸出端子OUT 以其原有的電壓電平被輸出。為了使用圖16示出的電路來(lái)構(gòu)成用于顯示裝置等的移位寄存器，需要增加使節(jié) 點(diǎn)m放電的功能和下拉輸出信號(hào)OUT的功能。關(guān)于這一點(diǎn)，以往已知有下面的技術(shù)。在日 本特開(kāi)2001-273785號(hào)公報(bào)中，記載了如下內(nèi)容如圖17所示，使用晶體管Qll根據(jù)后級(jí)電 路的輸出信號(hào)使節(jié)點(diǎn)W放電，使用晶體管Q12根據(jù)時(shí)鐘信號(hào)CK2下拉輸出信號(hào)OUT。在日 本特開(kāi)2002-258819號(hào)公報(bào)中，記載了如下內(nèi)容如圖18所示，根據(jù)后級(jí)電路的輸出信號(hào) CT，使用晶體管Q21使節(jié)點(diǎn)m放電，并且使用晶體管Q22下拉輸出信號(hào)OUT。專利文獻(xiàn)1 日本特開(kāi)2001-273785號(hào)公報(bào)專利文獻(xiàn)2 日本特開(kāi)2002-258819號(hào)公報(bào)
發(fā)明內(nèi)容
發(fā)明要解決的問(wèn)題但是，在上述現(xiàn)有電路中，如果ESD (electrostatic discharge 靜電放電)這種通常的驅(qū)動(dòng)中無(wú)法預(yù)料的噪聲進(jìn)入將單元電路級(jí)聯(lián)連接而成的移位寄存器，有時(shí)多個(gè)單元電路會(huì)同時(shí)導(dǎo)通并輸出激活的輸出信號(hào)。在這種情況下，時(shí)鐘信號(hào)線的負(fù)荷變重，并且對(duì)移 位寄存器供給驅(qū)動(dòng)電力的外部的電源電路的功耗變大，因此，存在不能瞬間復(fù)原到通常動(dòng) 作的問(wèn)題。因此，本發(fā)明的目的在于提供即使級(jí)聯(lián)連接的多個(gè)單元電路同時(shí)導(dǎo)通且輸出激活 的輸出信號(hào)也能夠瞬間復(fù)原到通常動(dòng)作的移位寄存器。用于解決問(wèn)題的方案本發(fā)明的第1方案是將包括相同導(dǎo)電型的晶體管的多個(gè)單元電路級(jí)聯(lián)連接并根 據(jù)多相的時(shí)鐘信號(hào)進(jìn)行動(dòng)作的移位寄存器，其特征在于具備檢測(cè)電路，其在檢測(cè)出上述多個(gè)單元電路為激活時(shí)，輸出激活的檢測(cè)信號(hào)；和復(fù)原執(zhí)行電路，其根據(jù)上述激活的檢測(cè)信號(hào)使上述多個(gè)單元電路為非激活。本發(fā)明的第2方案的特征在于在本發(fā)明的第1方案中，上述單元電路具備輸出控制晶體管，其一方導(dǎo)通端子被施加上述多相的時(shí)鐘信號(hào)中的任一個(gè)，另一 方導(dǎo)通端子連接到輸出端子；預(yù)充電電路，其在輸入信號(hào)是導(dǎo)通電平的期間，對(duì)上述輸出控制晶體管的控制端 子施加導(dǎo)通電壓；放電電路，其對(duì)上述輸出控制晶體管的上述控制端子施加截止電壓；以及輸出復(fù)位晶體管，其一方導(dǎo)通端子被施加截止電壓，另一方導(dǎo)通端子連接到上述 輸出端子，上述復(fù)原執(zhí)行電路激活上述放電電路，由此對(duì)上述輸出控制晶體管的上述控制端 子施加截止電壓。本發(fā)明的第3方案的特征在于在本發(fā)明的第2方案中，上述復(fù)原執(zhí)行電路對(duì)上述輸出復(fù)位晶體管的控制端子輸出導(dǎo)通電壓。本發(fā)明的第4方案的特征在于在本發(fā)明的第2方案中，上述單元電路包括上述檢測(cè)電路和上述復(fù)原執(zhí)行電路，上述檢測(cè)電路在檢測(cè)出從前方的上述單元電路的輸出信號(hào)和后方的上述單元電 路的輸出信號(hào)分別各選擇一個(gè)的輸出信號(hào)都為激活時(shí)，輸出上述激活的檢測(cè)信號(hào)。本發(fā)明的第5方案的特征在于在本發(fā)明的第2方案中，上述單元電路包括上述復(fù)原執(zhí)行電路，上述檢測(cè)電路在檢測(cè)出從連接到同一時(shí)鐘信號(hào)線的第偶數(shù)級(jí)單元電路或者第奇 數(shù)級(jí)單元電路中的任一方中任意選擇的2個(gè)以上的單元電路的所有輸出信號(hào)為激活時(shí)，對(duì) 上述多個(gè)單元電路施加上述激活的檢測(cè)信號(hào)。本發(fā)明的第6方案的特征在于在本發(fā)明的第5方案中，上述檢測(cè)電路還包括初始化電路，所述初始化電路在從外部施加初始化信號(hào)時(shí)被
激活，上述復(fù)原執(zhí)行電路在上述初始化電路為激活時(shí)，使上述放電電路激活。本發(fā)明的第7方案的特征在于在本發(fā)明的第6方案中，上述復(fù)原執(zhí)行電路在上述初始化電路為激活時(shí)，對(duì)上述輸出復(fù)位晶體管的上述控制端子施加導(dǎo)通電壓。本發(fā)明的第8方案的特征在于在本發(fā)明的第2方案中，上述單元電路包括上述復(fù)原執(zhí)行電路，上述檢測(cè)電路根據(jù)上述多個(gè)單元電路的所有輸出，檢測(cè)已激活的單元電路的個(gè)數(shù)，輸出與上述個(gè)數(shù)相應(yīng)的激活的檢測(cè)信號(hào)。本發(fā)明的第9方案的特征在于在本發(fā)明的第8方案中，上述檢測(cè)電路具備個(gè)數(shù)檢測(cè)電路，其輸出與上述多個(gè)單元電路中已激活的單元 電路的個(gè)數(shù)相應(yīng)的個(gè)數(shù)檢測(cè)信號(hào)；和信號(hào)輸出電路，其在來(lái)自上述個(gè)數(shù)檢測(cè)電路的上述個(gè)數(shù)檢測(cè)信號(hào)超過(guò)規(guī)定的范圍 時(shí)，對(duì)上述檢測(cè)電路輸出激活的檢測(cè)信號(hào)，上述個(gè)數(shù)檢測(cè)電路包括電阻元件；和多個(gè)晶體管，上述多個(gè)單元電路的輸出端子連接到所述多個(gè)晶體管各自的柵極端 子，并且所述多個(gè)晶體管是并聯(lián)連接的，其一方導(dǎo)通端子連接到上述電阻元件的一端，對(duì)上述信號(hào)輸出電路輸出上述電阻元件與上述多個(gè)晶體管的一方導(dǎo)通端子的連 接點(diǎn)的電位。本發(fā)明的第10方案是將包括相同導(dǎo)電型的晶體管的多個(gè)單元電路級(jí)聯(lián)連接并根 據(jù)多相的時(shí)鐘信號(hào)進(jìn)行動(dòng)作的移位寄存器，其特征在于具備誤動(dòng)作復(fù)原電路，其在上述移位寄存器進(jìn)行誤動(dòng)作時(shí)使上述移位寄存器復(fù)原 到通常動(dòng)作，上述單元電路具備輸出控制晶體管，其一方導(dǎo)通端子被施加上述多相的時(shí)鐘信號(hào)中的任一個(gè)，另一 方導(dǎo)通端子連接到輸出端子；預(yù)充電電路，其在輸入信號(hào)是導(dǎo)通電平的期間，對(duì)上述輸出控制晶體管的控制端 子施加導(dǎo)通電壓；放電電路，其對(duì)上述輸出控制晶體管的上述控制端子施加截止電壓；以及輸出復(fù)位晶體管，其一方導(dǎo)通端子被施加截止電壓，另一方導(dǎo)通端子連接到上述 輸出端子，上述誤動(dòng)作復(fù)原電路具備檢測(cè)電路，其在檢測(cè)出上述多個(gè)單元電路為激活時(shí)，輸出激活的檢測(cè)信號(hào)；和復(fù)原執(zhí)行電路，其根據(jù)上述激活的檢測(cè)信號(hào)使上述多個(gè)單元電路為非激活。本發(fā)明的第11方案的特征在于在本發(fā)明的第10方案中，還具備復(fù)位信號(hào)生成電路，其生成復(fù)位信號(hào)，所述復(fù)位信號(hào)通常是導(dǎo)通電平，當(dāng)上 述輸入信號(hào)成為導(dǎo)通電平時(shí)變?yōu)榻刂闺娖?，上述?fù)位信號(hào)生成電路包括第1晶體管，其控制端子被施加與上述多相的時(shí)鐘信號(hào)中施加到上述輸出控制晶 體管的上述一方導(dǎo)通端子的時(shí)鐘信號(hào)相同的時(shí)鐘信號(hào)；第2晶體管，其控制端子被施加與上述多相的時(shí)鐘信號(hào)中施加到上述輸出控制晶 體管的上述一方導(dǎo)通端子的時(shí)鐘信號(hào)不同的任一時(shí)鐘信號(hào)，一方導(dǎo)通端子連接到上述第1晶體管的另一方導(dǎo)通端子；以及第3晶體管，其控制端子被施加上述輸入信號(hào)，一方導(dǎo)通端子連接到上述第2晶體管的另一方導(dǎo)通端子，另一方導(dǎo)通端子被施加截止電壓，上述第2晶體管和上述第3晶體管的連接點(diǎn)與上述輸出復(fù)位晶體管的控制端子連 接。本發(fā)明的第12方案的特征在于具備2維狀配置的多個(gè)像素電路和包括本發(fā)明的第1到第11方案中的任一方案 的移位寄存器的驅(qū)動(dòng)電路，上述多個(gè)像素電路和上述移位寄存器包括相同導(dǎo)電型的晶體管。發(fā)明效果根據(jù)本發(fā)明的第1方案，當(dāng)檢測(cè)出根據(jù)多相的時(shí)鐘信號(hào)進(jìn)行動(dòng)作的移位寄存器多 個(gè)單元電路為激活而發(fā)生誤動(dòng)作時(shí)，能夠使所有單元電路為非激活且瞬間復(fù)原到通常動(dòng) 作。根據(jù)本發(fā)明的第2方案，在檢測(cè)出多個(gè)單元電路進(jìn)行誤動(dòng)作時(shí)，復(fù)原執(zhí)行電路輸 出導(dǎo)通電壓，使放電電路激活。如果放電電路激活，則輸出控制晶體管成為截止?fàn)顟B(tài)，截?cái)?施加有時(shí)鐘信號(hào)的一方導(dǎo)通端子和輸出端子。其結(jié)果是時(shí)鐘信號(hào)線的負(fù)荷變輕，會(huì)對(duì)輸出 復(fù)位晶體管的控制端子瞬間施加導(dǎo)通電壓，對(duì)輸出端子輸出截止電壓。這樣，即使單元電路 誤動(dòng)作，也能夠通過(guò)強(qiáng)制下拉輸出信號(hào)瞬間復(fù)原到通常動(dòng)作。根據(jù)本發(fā)明的第3方案，輸出復(fù)位晶體管通過(guò)從復(fù)原執(zhí)行電路施加的導(dǎo)通電壓成 為導(dǎo)通狀態(tài)，對(duì)輸出端子輸出截止電壓。因此，即使單元電路誤動(dòng)作，也能夠通過(guò)強(qiáng)制下拉 輸出信號(hào)瞬間復(fù)原到通常動(dòng)作。根據(jù)本發(fā)明的第4方案，當(dāng)單元電路所內(nèi)置的檢測(cè)電路根據(jù)前方的單元電路的輸 出信號(hào)和后方的單元電路的輸出信號(hào)而檢測(cè)出移位寄存器進(jìn)行誤動(dòng)作時(shí)，單元電路所內(nèi)置 的復(fù)原執(zhí)行電路使單元電路瞬間復(fù)原到通常動(dòng)作。根據(jù)本發(fā)明的第5方案，單元電路所內(nèi)置的檢測(cè)電路根據(jù)從連接到相同的時(shí)鐘信 號(hào)線的第偶數(shù)級(jí)或者第奇數(shù)級(jí)單元電路中的任一方任意選擇的2個(gè)以上的單元電路的輸 出信號(hào)來(lái)檢測(cè)出移位寄存器是否進(jìn)行誤動(dòng)作。并且，在檢測(cè)出進(jìn)行誤動(dòng)作的情況下，內(nèi)置的 復(fù)原執(zhí)行電路使單元電路瞬間復(fù)原到通常動(dòng)作。根據(jù)本發(fā)明的第6方案，當(dāng)初始化電路激活時(shí)，復(fù)原執(zhí)行電路使放電電路激活，使 輸出控制晶體管成為截止?fàn)顟B(tài)，因此，截?cái)嗍┘佑袝r(shí)鐘信號(hào)的一方導(dǎo)通端子和輸出端子。其 結(jié)果是時(shí)鐘信號(hào)線的負(fù)荷變輕，對(duì)輸出復(fù)位晶體管的控制端子瞬間施加導(dǎo)通電壓，因此， 對(duì)輸出端子輸出截止電壓。這樣，單元電路即使誤動(dòng)作也會(huì)通過(guò)強(qiáng)制下拉輸出信號(hào)而被初 始化。另外，還能夠?qū)?fù)原執(zhí)行電路用于單元電路的初始化，因此，能夠?qū)⒕邆涑跏蓟δ?的移位寄存器的電路數(shù)量的增加抑制到最小限度。根據(jù)本發(fā)明的第7方案，當(dāng)初始化電路激活時(shí)，復(fù)原執(zhí)行電路使輸出復(fù)位晶體管 為導(dǎo)通狀態(tài)。因此，對(duì)輸出端子輸出截止電壓，單元電路被初始化。因此，能夠得到與第6 方案的發(fā)明同樣的效果。根據(jù)本發(fā)明的第8方案，根據(jù)與激活的單元電路的個(gè)數(shù)相應(yīng)的檢測(cè)信號(hào)，使單元 電路所內(nèi)置的復(fù)原執(zhí)行電路動(dòng)作，由此即使單元電路誤動(dòng)作也能夠瞬間復(fù)原到通常動(dòng)作。
根據(jù)本發(fā)明的第9方案，根據(jù)基于與多個(gè)單元電路分別逐一連接的晶體管的導(dǎo)通電阻而生成的個(gè)數(shù)檢測(cè)信號(hào)是否在規(guī)定的范圍，由此能夠檢測(cè)出移位寄存器的誤動(dòng)作。另 夕卜，能通過(guò)調(diào)整串聯(lián)地連接到晶體管的電阻元件的電阻值來(lái)改變個(gè)數(shù)檢測(cè)信號(hào)的規(guī)定的范圍。根據(jù)本發(fā)明的第10方案，在檢測(cè)電路檢測(cè)出多個(gè)單元電路的誤動(dòng)作時(shí)，復(fù)原執(zhí)行 電路能夠使進(jìn)行誤動(dòng)作的所有單元電路瞬間復(fù)原到通常動(dòng)作。根據(jù)本發(fā)明的第11方案，當(dāng)移位寄存器誤動(dòng)作時(shí)，復(fù)原執(zhí)行電路使輸出控制晶體 管成為截止?fàn)顟B(tài)，使時(shí)鐘信號(hào)線的負(fù)荷較輕。另一方面，在復(fù)位信號(hào)生成電路中，如果時(shí)鐘 信號(hào)線的負(fù)荷變輕，則能夠瞬間生成導(dǎo)通電壓的復(fù)位信號(hào)。當(dāng)對(duì)輸出復(fù)位晶體管的控制端 子施加所生成的復(fù)位信號(hào)時(shí)，輸出復(fù)位晶體管成為導(dǎo)通狀態(tài)。因此，單元電路能夠強(qiáng)制下拉 輸出信號(hào)而瞬間復(fù)原到通常動(dòng)作。根據(jù)本發(fā)明的第12方案，能夠得到包括即使誤動(dòng)作也能夠瞬間復(fù)原到通常動(dòng)作 的移位寄存器的顯示裝置。
圖1是示出本發(fā)明的第1實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖2是圖1示出的移位寄存器所包括的單元電路的電路圖。圖3是圖2示出的單元電路所包括的誤動(dòng)作復(fù)原電路的電路圖。圖4是圖1示出的移位寄存器進(jìn)行通常動(dòng)作時(shí)的時(shí)序圖。圖5是圖1示出的移位寄存器進(jìn)行誤動(dòng)作時(shí)的時(shí)序圖。圖6是示出具備圖1所示的移位寄存器的液晶顯示裝置的結(jié)構(gòu)的框圖。圖7是示出具備圖1所示的移位寄存器的其它的液晶顯示裝置的結(jié)構(gòu)的框圖。圖8是示出本發(fā)明的第2實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖9是圖8示出的移位寄存器所包括的單元電路的電路圖。圖10是圖8示出的移位寄存器進(jìn)行誤動(dòng)作時(shí)的時(shí)序圖。圖11是示出圖8所示的移位寄存器的第3變形例和第4變形例所包括的誤動(dòng)作 檢測(cè)部的電路圖。圖12是示出圖8所示的移位寄存器的第5變形例和第6變形例所包括的誤動(dòng)作 檢測(cè)部的電路圖。圖13是示出本發(fā)明的第3實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖14是本發(fā)明的第1實(shí)施方式的移位寄存器所包括的單元電路的其它變形例的 電路圖。圖15是圖14示出的單元電路所包括的誤動(dòng)作復(fù)原電路的電路圖。圖16移位寄存器所包括的自舉電路的電路圖。圖17是示出現(xiàn)有移位寄存器的結(jié)構(gòu)的電路圖。圖18是示出以往的其它移位寄存器的結(jié)構(gòu)的電路圖。附圖標(biāo)記說(shuō)明10、20、30 移位寄存器；11、21、31、51 單元電路；12 復(fù)位信號(hào)生成電路；13 預(yù) 充電電路；17、18 誤動(dòng)作復(fù)原電路；19 復(fù)原執(zhí)行電路；20b、22b、23b、24b、25b 誤動(dòng)作檢測(cè)電路；23d、24d、25d 初始化部；110,120 液晶顯示裝置；11U121 像素陣列；112,122 顯示控制電路；113、123 掃描信號(hào)線驅(qū)動(dòng)電路；114、124 數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路。
具體實(shí)施例方式<1.第1實(shí)施方式>圖1是示出本發(fā)明的第1實(shí)施方式的移位寄存器10的結(jié)構(gòu)的框圖。圖1示出的 移位寄存器10是將η個(gè)(η是2以上的整數(shù))單元電路11級(jí)聯(lián)連接而構(gòu)成的。單元電路 11具有時(shí)鐘端子CK、CKB、輸入端子INp、INn以及輸出端子OUT。下面將經(jīng)由各端子而輸入 輸出的信號(hào)用與該端子相同的名稱稱呼(例如，將經(jīng)由時(shí)鐘端子CK而輸入的信號(hào)稱為時(shí)鐘 信號(hào)CK)。從外部對(duì)移位寄存器10供給啟動(dòng)脈沖ST和2相的時(shí)鐘信號(hào)CK1、CK2。對(duì)第1級(jí)單元電路11的輸入端子INp施加啟動(dòng)脈沖ST。對(duì)第奇數(shù)級(jí)單元電路11的時(shí)鐘端子CK和 第偶數(shù)級(jí)單元電路11的時(shí)鐘端子CKB施加時(shí)鐘信號(hào)CK1。對(duì)第奇數(shù)級(jí)單元電路11的時(shí)鐘 端子CKB和第偶數(shù)級(jí)單元電路11的時(shí)鐘端子CK施加時(shí)鐘信號(hào)CK2。輸出信號(hào)SROUTl SROUTn從各單元電路11的輸出端子分別輸出到外部，并且施加到后級(jí)單元電路11的輸入 端子INp和前級(jí)單元電路11的輸入端子INn。在該移位寄存器10中，將在單元電路11的 編號(hào)變小的方向(圖1中的上方向)上編號(hào)減小1的單元電路11稱為前級(jí)單元電路，將在 其反方向(圖1中的下方向)上編號(hào)增大1的單元電路11稱為后級(jí)單元電路。圖2是移位寄存器10所包括的單元電路11的電路圖。圖2示出的單元電路11 包括相同導(dǎo)電型的晶體管，包括7個(gè)N溝道晶體管Tl T7、3個(gè)電容Cl C3以及2個(gè)誤 動(dòng)作復(fù)原電路17、18。下面將當(dāng)對(duì)柵極端子施加時(shí)使晶體管處于導(dǎo)通狀態(tài)的電壓(信號(hào)的 電平)稱為導(dǎo)通電壓(導(dǎo)通電平)，將當(dāng)對(duì)柵極端子施加時(shí)使晶體管處于截止?fàn)顟B(tài)的電壓 (信號(hào)的電平)稱為截止電壓(截止電平)。在N溝道晶體管中，高電壓成為導(dǎo)通電壓(高 電平是導(dǎo)通電平)，低電壓成為截止電壓(低電平是截止電平)，在P溝道晶體管中與其相 反。晶體管Tl的漏極端子被施加電源電壓VDD，柵極端子連接到輸入端子INp。晶體 管Tl的源極端子連接到晶體管Τ2的柵極端子和晶體管Τ4的漏極端子。下面將該連接點(diǎn) 稱為節(jié)點(diǎn)W。晶體管T2的漏極端子連接到時(shí)鐘端子CK，源極端子連接到輸出端子OUT和 晶體管T3的漏極端子。晶體管T3、T4的源極端子接地。晶體管T5的漏極端子被施加電源電壓VDD，源極端子連接到晶體管T6的漏極端 子。晶體管T6的源極端子連接到晶體管T7的漏極端子，晶體管T7的源極端子接地。晶體 管T5 T7的柵極端子分別連接到時(shí)鐘端子CK、CKB以及輸入端子INp。晶體管T6的源極 端子和晶體管T7的漏極端子的連接點(diǎn)還連接到晶體管T3、T4的柵極端子。下面將該連接 點(diǎn)稱為節(jié)點(diǎn)N2，將晶體管T5的源極端子和晶體管T6的漏極端子的連接點(diǎn)稱為節(jié)點(diǎn)N3。電容Cl C3包括電容元件。在晶體管T2的柵極端子和源極端子之間設(shè)置電容 Cl，在節(jié)點(diǎn)N3和接地之間設(shè)置電容C2，在節(jié)點(diǎn)N2和接地之間設(shè)置電容C3。電容Cl發(fā)揮自 舉電容的功能，電容C2、C3發(fā)揮電荷泵電容的功能。下面假定電容C2、C3的電容值相等。在單元電路11中，晶體管T5 T7和電容C2、C3形成復(fù)位信號(hào)生成電路12，晶體 管Tl T4分別發(fā)揮預(yù)充電電路13、輸出控制晶體管、輸出復(fù)位晶體管以及放電電路的功能。晶體管T2根據(jù)柵極端子的電位來(lái)切換是否從輸出端子OUT輸出時(shí)鐘信號(hào)CK。晶體管Tl在輸入信號(hào)INp是高電平的期間，對(duì)節(jié)點(diǎn)Nl (晶體管T2的柵極端子)施加高電壓。復(fù) 位信號(hào)生成電路12生成通常是高電平、當(dāng)輸入信號(hào)INp成為高電平時(shí)變?yōu)榈碗娖降膹?fù)位信 號(hào)。晶體管T4在復(fù)位信號(hào)是高電平的期間對(duì)節(jié)點(diǎn)m施加低電壓。晶體管T3在復(fù)位信號(hào) 是高電平的期間對(duì)輸出端子OUT施加低電壓誤動(dòng)作復(fù)原電路17的輸入端子mi連接到輸入端子INp，輸入端子IN2連接到輸 入端子INn。輸出端子ROUT 1連接到節(jié)點(diǎn)N2。另外，誤動(dòng)作復(fù)原電路18的輸入端子IN3 連接到輸入端子INp，輸出端子IN4連接到輸入端子INn。輸出端子R0UT2連接到節(jié)點(diǎn)W。圖3的㈧是單元電路11中設(shè)置的誤動(dòng)作復(fù)原電路17的電路圖。圖3的㈧示 出的誤動(dòng)作復(fù)原電路17包括2個(gè)N溝道晶體管T11、T12，晶體管Tll的漏極端子被施加電 源電壓VDD，源極端子連接到晶體管Τ12的漏極端子。晶體管Τ12的源極端子連接到輸出端 子R0UT1。另外，晶體管Tll的柵極端子連接到輸入端子ΙΝ1，晶體管Τ12的柵極端子連接 到輸入端子ΙΝ2。因此，僅在各柵極端子分別被施加高電平的輸入信號(hào)mi、IN2的情況下， 晶體管Tll和T12成為導(dǎo)通狀態(tài)，誤動(dòng)作復(fù)原電路17從輸出端子ROUTl對(duì)節(jié)點(diǎn)N2輸出高 電壓。圖3的⑶是單元電路11中設(shè)置的誤動(dòng)作復(fù)原電路18的電路圖。圖3的⑶示 出的誤動(dòng)作復(fù)原電路18包括2個(gè)N溝道晶體管T13、T14，晶體管T14的漏極端子接地，漏極 端子連接到晶體管Τ13的源極端子。晶體管Τ13的漏極端子連接到輸出端子R0UT2。另外， 晶體管Τ13的柵極端子連接到輸入端子ΙΝ3，晶體管Τ14的柵極端子連接到輸入端子ΙΝ4。 因此，僅在各柵極端子分別被施加高電平的輸入信號(hào)ΙΝ3、ΙΝ4的情況下，晶體管Τ13和Τ14 成為導(dǎo)通狀態(tài)，誤動(dòng)作復(fù)原電路18從輸出端子R0UT2對(duì)節(jié)點(diǎn)m輸出低電壓。圖4是進(jìn)行通常動(dòng)作的移位寄存器10的時(shí)序圖。在圖4中，期間t0 tn+Ι分別 被分為前半和后半，啟動(dòng)脈沖ST在期間to的前半成為高電平，時(shí)鐘信號(hào)CKl在期間tod (Od 是奇數(shù)，下面稱為奇數(shù)期間)的前半成為高電平，時(shí)鐘信號(hào)CK2在期間tev (ev是偶數(shù)，下面 稱為偶數(shù)期間)的前半成為高電平。當(dāng)除此以外時(shí)，這3個(gè)信號(hào)成為低電平。這樣時(shí)鐘信 號(hào)CK1、CK2具有高電平期間不重復(fù)的特性。下面，只要沒(méi)有特別否定，包括時(shí)鐘信號(hào)CK1、 CK2、移位寄存器10的內(nèi)部信號(hào)和輸入輸出信號(hào)的電位在高電平時(shí)是VDD，在低電平時(shí)是 VSS(零)。在此，移位寄存器10進(jìn)行通常動(dòng)作一般是指移位寄存器10按順序每次輸出所決 定的個(gè)數(shù)的高電壓的輸出信號(hào)的情況。但是，在下面的說(shuō)明中，移位寄存器10進(jìn)行通常動(dòng) 作是指逐一順序輸出高電壓的輸出信號(hào)的情況，移位寄存器10進(jìn)行誤動(dòng)作是指移位寄存 器10順序地每次同時(shí)輸出2個(gè)以上的高電壓的輸出信號(hào)的情況。當(dāng)施加圖4示出的啟動(dòng)脈沖ST作為輸入信號(hào)INp時(shí)，第1級(jí)單元電路11 (下面稱 為單元電路SRl)進(jìn)行如下的動(dòng)作。在單元電路SRl中，輸入信號(hào)INp在期間t0的前半成 為高電平，并且時(shí)鐘信號(hào)CK在奇數(shù)期間的前半成為高電平，時(shí)鐘信號(hào)CKB在偶數(shù)期間的前 半成為高電平。在期間t0之前，輸入信號(hào)INp是低電平，因此，晶體管Tl、T7是截止?fàn)顟B(tài)。此時(shí)， 節(jié)點(diǎn)N2、N3的電位是VDD (原因后敘)，因此，晶體管T3、T4是導(dǎo)通狀態(tài)。因此，節(jié)點(diǎn)m和 輸出端子OUT的電位是VSS，晶體管T2是截止?fàn)顟B(tài)。在該時(shí)刻，在電容Cl中不蓄積電荷，在電容C2、C3中蓄積有與電源電壓VDD相應(yīng)的電荷。在期間t0的前半，輸入信號(hào)INp和時(shí)鐘信號(hào)CKB成為高電平，因此，晶體管T1、T6、Τ7成為導(dǎo)通狀態(tài)。因此，電容C2、C3所蓄積的電荷被釋放，節(jié)點(diǎn)Ν2、Ν3的電位成為VSS，晶體 管Τ3、Τ4成為截止?fàn)顟B(tài)。另外，當(dāng)晶體管Tl成為導(dǎo)通狀態(tài)時(shí)，節(jié)點(diǎn)m的電位成為(VDD-Vth) (此處，Vth是晶體管Tl的閾值電壓)，晶體管T2成為導(dǎo)通狀態(tài)。此時(shí)，時(shí)鐘信號(hào)CK是低 電平，因此，輸出信號(hào)OUT仍然是低電平。因此，在電容Cl中蓄積有與晶體管T2的柵極源 極之間的電位差(VDD-Vth)相應(yīng)的電荷。在期間t0的后半，輸入信號(hào)INp和時(shí)鐘信號(hào)CKB成為低電平，因此，晶體管T1、T6、 Τ7成為截止?fàn)顟B(tài)。當(dāng)晶體管τι成為截止?fàn)顟B(tài)時(shí)，節(jié)點(diǎn)m成為懸浮狀態(tài)，但是節(jié)點(diǎn)m的電 位通過(guò)電容Cl保持為(VDD-Vth)。在期間tl的前半，時(shí)鐘信號(hào)CK成為高電平。此時(shí)，晶體管T2是導(dǎo)通狀態(tài)，因此， 輸出信號(hào)OUT也成為高電平。節(jié)點(diǎn)m是懸浮狀態(tài)，通過(guò)保持有電位差(VDD-Vth)的電容Cl 而連接節(jié)點(diǎn)m和晶體管T2的源極端子，因此，當(dāng)晶體管T2的源極端子的電位從VSS變?yōu)?VDD時(shí)，節(jié)點(diǎn)m的電位改變相同的量而變得比電源電壓VDD高(自舉效應(yīng))。因此，最大電 壓是VDD的時(shí)鐘信號(hào)CK不降低電壓地通過(guò)晶體管T2，時(shí)鐘信號(hào)CK從輸出端子OUT以其原 有的電壓電平被輸出。另外，當(dāng)時(shí)鐘信號(hào)CK成為高電平時(shí)，晶體管T5成為導(dǎo)通狀態(tài)。此時(shí)， 晶體管T6是截止?fàn)顟B(tài)，因此，節(jié)點(diǎn)N3的電位成為VDD，在電容C2中蓄積有與電源電壓VDD 相應(yīng)的電荷。在期間tl的后半，時(shí)鐘信號(hào)CK成為低電平。此時(shí)晶體管T2是導(dǎo)通狀態(tài)，因此，輸 出信號(hào)OUT也成為低電平，節(jié)點(diǎn)m的電位返回到(VDD-Vth)。另外，晶體管T5成為截止?fàn)?態(tài)。在期間tl的終端，節(jié)點(diǎn)N2的電位是VSS，節(jié)點(diǎn)N3的電位是VDD。在期間t2的前半，時(shí)鐘信號(hào)CKB成為高電平，因此，晶體管T6成為導(dǎo)通狀態(tài)。此 時(shí)，電容C2所蓄積的電荷的一部分移動(dòng)到電容C3，節(jié)點(diǎn)N2的電位上升。在電容C2、C3的電 容值相等的情況下，節(jié)點(diǎn)N2、N3成為等電位，節(jié)點(diǎn)N2的電位上升到VDD/2。當(dāng)決定電容C2、 C3的電容值時(shí)，決定為該時(shí)刻的節(jié)點(diǎn)N2的電位變得比晶體管T3、T4的閾值電壓高。因此， 在期間t2的前半，晶體管T3、T4成為導(dǎo)通狀態(tài)，節(jié)點(diǎn)m和輸出端子OUT的電位成為VSS。其后，單元電路SRl內(nèi)的復(fù)位信號(hào)生成電路12進(jìn)行如下的動(dòng)作。在奇數(shù)期間的前 半，時(shí)鐘信號(hào)CK成為高電平，時(shí)鐘信號(hào)CKB成為低電平，因此，晶體管T5成為導(dǎo)通狀態(tài)，晶 體管T6成為截止?fàn)顟B(tài)。此時(shí)，節(jié)點(diǎn)N3的電位成為VDD，在電容C2中蓄積有與電源電壓VDD 相應(yīng)的電荷。另一方面，在偶數(shù)期間的前半，時(shí)鐘信號(hào)CK成為低電平，時(shí)鐘信號(hào)CKB成為高 電平，因此，晶體管T5成為截止?fàn)顟B(tài)，晶體管T6成為導(dǎo)通狀態(tài)。此時(shí)，電容C2所蓄積的電 荷的一部分移動(dòng)到電容C3，節(jié)點(diǎn)N2的電位上升。在電容C2、C3的電容值相等的情況下，節(jié) 點(diǎn)N2的電位階段性地上升，最終到達(dá)VDD。其結(jié)果是如圖4所示，單元電路SRl內(nèi)的節(jié)點(diǎn)m的電位(記載為SR1_N1，下面相 同)在期間to和期間tl的后半成為(VDD-Vth)，在期間t 1的前半成為比VDD高的電平， 除此以外成為VSS。單元電路SRl內(nèi)的節(jié)點(diǎn)N2的電位在期間t0和期間tl中成為VSS，在期 間t2以后階段性地上升，最終成為VDD。單元電路SRl的輸出信號(hào)OUT (輸出信號(hào)SR0UT1) 在期間tl的前半成為高電平，除此以外成為低電平。輸出信號(hào)SR0UT1作為移位寄存器10 的輸出信號(hào)被輸出，并且成為第2級(jí)單元電路SR2的輸入信號(hào)INp。
同樣，第i級(jí)(i是1以上η以下的整數(shù))的單元電路11 (下面稱為單元電路SRi) 的輸出信號(hào)OUT(輸出信號(hào)SROUTi)在期間ti的前半成為高電平，除此以外成為低電平。 輸出信號(hào)SROUTi作為移位寄存器10的輸出信號(hào)被輸出。這樣移位寄存器10根據(jù)2相的 時(shí)鐘信號(hào)CK1、CK2逐一順序地使輸出信號(hào)SROUTl SROUTn成為高電平。此外，輸出信號(hào) SROUTi作為第(i-Ι)級(jí)單元電路SR(i-l)的輸入信號(hào)INn和第(i+Ι)級(jí)單元電路SR(i+l) 的輸入信號(hào)INp被輸出。當(dāng)移位寄存器10進(jìn)行通常動(dòng)作時(shí)，如果單元電路SRi的輸出信號(hào)SROUTi是高電平，則其前級(jí)單元電路SR(i-l)和后級(jí)單元電路SR(i+l)的輸出信號(hào)SROUT(i-1)和 SROUT(i+Ι)都是低電平。因此，對(duì)單元電路SRi施加的輸入信號(hào)INp、INn成為低電平，誤 動(dòng)作復(fù)原電路17、18不進(jìn)行動(dòng)作，其輸出端子R0UT1、R0UT2都成為高阻抗?fàn)顟B(tài)。下面，說(shuō)明使因?yàn)樵肼暥M(jìn)行誤動(dòng)作的移位寄存器10復(fù)原到通常動(dòng)作的情況。圖 5是在進(jìn)行通常動(dòng)作的移位寄存器10誤動(dòng)作的情況下，用于使移位寄存器10復(fù)原到通常動(dòng) 作的時(shí)序圖。當(dāng)移位寄存器10進(jìn)行通常動(dòng)作時(shí)，從前級(jí)單元電路SR(i-l)和后級(jí)單元電路 SR(i+l)對(duì)單元電路SRi的輸入端子INp、INn分別施加低電平的輸出信號(hào)SROUT(i-l)、 SROUT(i+1)。因此，單元電路SRi的誤動(dòng)作復(fù)原電路17、18的輸出端子R0UT1、R0UT2都成 為高阻抗?fàn)顟B(tài)，既不會(huì)輸出高電壓也不會(huì)輸出低電壓。此時(shí)，如圖4的時(shí)序圖所示，從單元 電路SRi的輸出端子OUT輸出高電平的輸出信號(hào)SROUTi。然后，當(dāng)單元電路SR(i-l)、SR(i+l)誤動(dòng)作時(shí)，輸入端子INp、INn分別被施加高 電平的輸出信號(hào)SROUT(i-1)、SROUT(i+1)。在這種情況下，對(duì)誤動(dòng)作復(fù)原電路17、18的輸 入端子INI、IN3輸入高電平的輸入信號(hào)INp，對(duì)輸入端子IN2、IN4輸入高電平的輸入信號(hào) INn。因此，誤動(dòng)作復(fù)原電路17從輸出端子ROUTl對(duì)節(jié)點(diǎn)N2輸出高電壓，誤動(dòng)作復(fù)原電路 18從輸出端子R0UT2對(duì)節(jié)點(diǎn)m輸出低電壓。節(jié)點(diǎn)N2的電位成為(VDD-Vth)(此處，Vth是晶體管T11、T12的閾值電壓)，因此， 晶體管Τ3和Τ4都成為導(dǎo)通狀態(tài)。因此，輸出端子OUT的電位成為VSS，輸出信號(hào)SROUTi被 強(qiáng)制下拉。另外，節(jié)點(diǎn)m也被放電，其電位成為VSS，因此，晶體管T2的柵極源極之間的電 位差消失，電容Cl所蓄積的電荷被強(qiáng)制放電。這樣，輸出信號(hào)SROUTi成為低電平。在單元電路SR(i-l)、SR(i+l)中也同樣，輸 出信號(hào)SROUT (i-1)、SROUT (i+Ι)成為低電平。因此，移位寄存器10能夠從誤動(dòng)作瞬間復(fù)原。移位寄存器10用于例如顯示裝置、攝像裝置的驅(qū)動(dòng)電路等。圖6是示出具備移位 寄存器10的液晶顯示裝置的結(jié)構(gòu)的框圖。圖6示出的液晶顯示裝置110是具備像素陣列 111、顯示控制電路112、掃描信號(hào)線驅(qū)動(dòng)電路113以及數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路114的有源矩陣 型的顯示裝置。在液晶顯示裝置110中，移位寄存器10被用作掃描信號(hào)線驅(qū)動(dòng)電路113。圖6示出的像素陣列111包括η個(gè)掃描信號(hào)線Gl Gn，m個(gè)數(shù)據(jù)信號(hào)線Sl Sm 以及(mXn)個(gè)像素電路Pij (此處，m是2以上的整數(shù)，j是1以上m以下的整數(shù))。相互 平行地配置掃描信號(hào)線Gl Gn，相互平行地配置數(shù)據(jù)信號(hào)線Sl Sm，使其與掃描信號(hào)線 Gl Gn正交。在掃描信號(hào)線Gi和數(shù)據(jù)信號(hào)線Sj的交點(diǎn)附近配置像素電路Pi j。這樣，2 維狀地配置(mXn)個(gè)像素電路Pij，在行方向上各配置m個(gè)，在列方向上各配置η個(gè)。掃描信號(hào)線Gi公共連接到配置在第i行的像素電路Pi j，數(shù)據(jù)信號(hào)線Sj公共連接到配置在第j列的像素電路Pij。從液晶顯示裝置110的外部供給水平同步信號(hào)HSYNC、垂直同步信號(hào)VSYNC等控制 信號(hào)和顯示數(shù)據(jù)DT。顯示控制電路112根據(jù)這些信號(hào)對(duì)掃描信號(hào)線驅(qū)動(dòng)電路113輸出時(shí)鐘 信號(hào)CK1、CK2以及啟動(dòng)脈沖ST，對(duì)數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路114輸出控制信號(hào)SC和顯示數(shù)據(jù) DT0掃描信號(hào)線驅(qū)動(dòng)電路113包括η級(jí)移位寄存器10。移位寄存器10根據(jù)時(shí)鐘信號(hào) CKU CK2使輸出信號(hào)SROUTl SROUTn逐一順序地成為高電平(示出選擇狀態(tài))。分別對(duì) 掃描信號(hào)線Gl Gn施加輸出信號(hào)SROUTl SROUTn。由此，逐一順序地選擇掃描信號(hào)線 Gl Gn，一并選擇一行的像素電路Pij。數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路114根據(jù)控制信號(hào)SC和顯示數(shù)據(jù)DT對(duì)數(shù)據(jù)信號(hào)線Sl Sm 施加與顯示數(shù)據(jù)DT相應(yīng)的電壓。由此，對(duì)所選擇的一行的像素電路Pij寫入與顯示數(shù)據(jù)DT 相應(yīng)的電壓。這樣，液晶顯示裝置110顯示影像。圖7是示出具備移位寄存器10的其它的液晶顯示裝置的結(jié)構(gòu)的框圖。圖7示出 的液晶顯示裝置120是具備像素陣列121、顯示控制電路122、掃描信號(hào)線驅(qū)動(dòng)電路123以 及數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路124的有源矩陣型的顯示裝置。在液晶顯示裝置120中，在進(jìn)行點(diǎn) 順序驅(qū)動(dòng)的數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路124中內(nèi)置使用移位寄存器10。圖7示出的像素陣列121具有與圖6示出的像素陣列111同樣的結(jié)構(gòu)。此處，在像 素陣列121中，掃描信號(hào)線的個(gè)數(shù)是m個(gè)，數(shù)據(jù)信號(hào)線的個(gè)數(shù)是η個(gè)，2維狀地配置(mXn) 個(gè)像素電路Pij，在行方向上各配置η個(gè)，在列方向上各配置m個(gè)。顯示控制電路122根據(jù)從外部供給的控制信號(hào)和顯示數(shù)據(jù)DT對(duì)掃描信號(hào)線驅(qū)動(dòng) 電路123輸出控制信號(hào)GC，對(duì)數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路124輸出時(shí)鐘信號(hào)CK1、CK2、啟動(dòng)脈沖 ST以及模擬顯示數(shù)據(jù)ADT。掃描信號(hào)線驅(qū)動(dòng)電路123根據(jù)控制信號(hào)GC逐一順序地選擇掃 描信號(hào)線Gl Gm。數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路124包括η級(jí)的移位寄存器10和η個(gè)采樣開(kāi)關(guān)125。η個(gè)采 樣開(kāi)關(guān)125的一端分別連接到數(shù)據(jù)信號(hào)線Sl Sn，另一端被施加模擬顯示數(shù)據(jù)ADT。對(duì)η 個(gè)采樣開(kāi)關(guān)125的柵極端子分別施加移位寄存器10的輸出信號(hào)SROUTl SROUTn。輸出信號(hào)SROUTl SROUTn逐一順序地成為高電平，因此，η個(gè)采樣開(kāi)關(guān)125逐一 順序地成為導(dǎo)通狀態(tài)，對(duì)連接到導(dǎo)通狀態(tài)的采樣開(kāi)關(guān)125的數(shù)據(jù)信號(hào)線施加模擬顯示數(shù)據(jù) ADT0由此，對(duì)通過(guò)掃描信號(hào)線驅(qū)動(dòng)電路123選擇的1行的像素電路Pij逐一順序地寫入與 顯示數(shù)據(jù)DT相應(yīng)的電壓。這樣，液晶顯示裝置120顯示影像。此外，也可以對(duì)多個(gè)采樣開(kāi) 關(guān)125的柵極端子施加1個(gè)輸出信號(hào)SROUTi。這樣，移位寄存器10被用作顯示裝置的掃描信號(hào)線驅(qū)動(dòng)電路，或者內(nèi)置在顯示裝 置的數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路內(nèi)使用。除此以外，移位寄存器10還用于攝像裝置的驅(qū)動(dòng)電路 等。將移位寄存器10用于顯示裝置、攝像裝置等，由此即使因?yàn)樵肼?，顯示裝置的掃描信號(hào) 線驅(qū)動(dòng)電路或者數(shù)據(jù)信號(hào)線驅(qū)動(dòng)電路誤動(dòng)作而發(fā)生影像的混亂，也能夠瞬間消除該混亂。下面說(shuō)明本實(shí)施方式的移位寄存器10的效果。如上所述，當(dāng)由于移位寄存器10 誤動(dòng)作而從前級(jí)單元電路11和后級(jí)單元電路11施加的輸出信號(hào)同時(shí)成為高電平時(shí)，單元 電路11所內(nèi)置的誤動(dòng)作復(fù)原電路17、18檢測(cè)出誤動(dòng)作。在這種情況下，誤動(dòng)作復(fù)原電路17對(duì)節(jié)點(diǎn)N2施加高電壓，強(qiáng)制地下拉輸出信號(hào)OUT。另外，誤動(dòng)作復(fù)原電路18對(duì)節(jié)點(diǎn)m施加低電壓，強(qiáng)制地使節(jié)點(diǎn)m放電，釋放電容Cl所蓄積的電荷。其結(jié)果是能夠使進(jìn)行誤動(dòng)作 的移位寄存器10瞬間復(fù)原到通常動(dòng)作。<1. 1第1變形例〉在第1實(shí)施方式中，在各單元電路11中內(nèi)置有2個(gè)誤動(dòng)作復(fù)原電路17、18。但是， 沒(méi)有必要必須內(nèi)置有2個(gè)誤動(dòng)作復(fù)原電路17、18，也可以僅內(nèi)置有任一方。在僅內(nèi)置有誤動(dòng) 作復(fù)原電路17的情況下，如上所述，從誤動(dòng)作復(fù)原電路17的輸出端子ROUTl對(duì)節(jié)點(diǎn)N2輸 出高電壓(VDD-Vth)。因此，節(jié)點(diǎn)N2的電位成為(VDD-Vth)。其結(jié)果是晶體管T3成為導(dǎo) 通狀態(tài)，輸出信號(hào)OUT被強(qiáng)制下拉。另外，晶體管T4成為導(dǎo)通狀態(tài)，因此，節(jié)點(diǎn)m的電位成 為VSS，節(jié)點(diǎn)m被強(qiáng)制放電。另一方面，在僅內(nèi)置有誤動(dòng)作復(fù)原電路18的情況下，從誤動(dòng)作復(fù)原電路18的輸出 端子R0UT2對(duì)節(jié)點(diǎn)m輸出低電壓。因此，節(jié)點(diǎn)m被強(qiáng)制放電，對(duì)晶體管T2的柵極端子施 加VSS，因此，晶體管T2成為截止?fàn)顟B(tài)，并且時(shí)鐘端子CK的負(fù)荷變輕。其結(jié)果是縮短了到 復(fù)位信號(hào)生成電路12輸出高電平的復(fù)位信號(hào)為止的時(shí)間。當(dāng)對(duì)晶體管T3的柵極電極施加 高電平的復(fù)位信號(hào)時(shí)，晶體管T3成為導(dǎo)通狀態(tài)而強(qiáng)制地將輸出信號(hào)OUT下拉到VSS。這樣，即使在單元電路11中僅內(nèi)置誤動(dòng)作復(fù)原電路17、18中的任一方，也會(huì)強(qiáng)制 使節(jié)點(diǎn)m放電，并且能夠強(qiáng)制地下拉對(duì)輸出端子OUT所輸出的輸出信號(hào)OUT。因此，能夠削 減單元電路11的電路量，進(jìn)而能夠使移位寄存器 ο變小。<1.2第2變形例〉在第1實(shí)施方式中，對(duì)第i級(jí)單元電路SRi輸入第(i-Ι)級(jí)單元電路SR(i-l)的 輸出信號(hào)SROUT (i-Ι)和第(i+Ι)級(jí)單元電路SR(i+l)的輸出信號(hào)SROUT (i+1)，但是不限于 此，也可以分別輸入第(i_q)級(jí)(q是1以上(i_l)以下的整數(shù))單元電路SR(i-q)的輸出 信號(hào)SROUT(i-q)和第(i+r)級(jí)(r是1以上(η-i)以下的整數(shù))單元電路SR(i+r)的輸出 信號(hào)SR0UT(i+r)。這種情況下的效果與第1實(shí)施方式的效果相同。<2.第2實(shí)施方式〉圖8是示出第2實(shí)施方式的移位寄存器20的結(jié)構(gòu)的電路圖。第2實(shí)施方式的移 位寄存器20具有與移位寄存器10同樣的結(jié)構(gòu)，以與移位寄存器10同樣的方式使用。因 此，在下面的說(shuō)明中，說(shuō)明與第1實(shí)施方式的不同點(diǎn)，對(duì)于與第1實(shí)施方式的共同點(diǎn)則省略 說(shuō)明。圖8示出的移位寄存器20具備將η個(gè)單元電路21級(jí)聯(lián)連接的基本移位寄存器 20a和誤動(dòng)作檢測(cè)電路20b。單元電路21具有被施加前級(jí)單元電路21的輸出信號(hào)OUT的 輸入端子IN和被施加檢測(cè)信號(hào)DET (詳細(xì)情況后述)的錯(cuò)誤端子ERR。誤動(dòng)作檢測(cè)電路20b是在基本移位寄存器20a外分開(kāi)設(shè)置的，根據(jù)與相同的時(shí)鐘 信號(hào)線連接的第偶數(shù)級(jí)的任意2個(gè)單元電路21的輸出信號(hào)或者從與相同的時(shí)鐘信號(hào)線連 接的第奇數(shù)級(jí)的任意2個(gè)單元電路21輸出的輸出信號(hào)，檢測(cè)基本移位寄存器20a是否進(jìn)行 誤動(dòng)作。并且，在誤動(dòng)作檢測(cè)電路20b檢測(cè)出基本移位寄存器20a進(jìn)行誤動(dòng)作的情況下，對(duì) 所有單元電路21的錯(cuò)誤端子ERR施加高電平的檢測(cè)信號(hào)DET。誤動(dòng)作檢測(cè)電路20b包括2個(gè)N溝道晶體管T21、T22和1個(gè)電阻元件R21，晶體管 Τ21的漏極端子被施加電源電壓VDD，源極端子連接到晶體管Τ22的漏極端子。晶體管Τ22的源極端子通過(guò)電阻元件R21接地。另外，晶體管T22的源極端子和電阻元件R21的連接點(diǎn)連接到單元電路SRl SRn的各錯(cuò)誤端子ERR。晶體管T21、T22的柵極端子連接到分別與相同的時(shí)鐘信號(hào)線連接的第偶數(shù)級(jí)的 任意2個(gè)單元電路21。在下面的說(shuō)明中，說(shuō)明了將晶體管T21、T22的柵極端子連接到第g 級(jí)(g是2以上η以下的偶數(shù))單元電路SRg的輸出端子OUTg和第h級(jí)(h是2以上η以 下的偶數(shù))單元電路SRh的輸出端子OUTh作為第偶數(shù)級(jí)的任意2個(gè)單元電路21。當(dāng)對(duì)晶體管Τ21和Τ22的柵極端子分別施加高電平(VDD)的輸出信號(hào)SROUTg和 SROUTh時(shí)，晶體管Τ21、Τ22都成為導(dǎo)通狀態(tài)。因此，晶體管Τ22的源極端子和電阻元件R21 的連接點(diǎn)的電位成為(VDD-Vth)(此處，Vth是晶體管Τ21、Τ22的閾值電壓)，對(duì)單元電路 SRl SRn的各錯(cuò)誤端子ERR施加高電平(VDD-Vth)的檢測(cè)信號(hào)DET。另一方面，當(dāng)對(duì)晶體 管Τ21和Τ22的柵極端子分別施加的輸出信號(hào)SROUTg和SROUTh中的至少任一方是低電平 時(shí)，施加有低電平的輸出信號(hào)的晶體管成為截止?fàn)顟B(tài)。因此，晶體管Τ22的源極端子和電阻 元件R21的連接點(diǎn)的電位成為VSS，對(duì)各單元電路SRl SRn的錯(cuò)誤端子ERR施加低電平的 檢測(cè)信號(hào)DET。圖9是基本移位寄存器20a所包括的單元電路21的電路圖。圖9示出的單元電 路21的不同點(diǎn)在于設(shè)置有連接到錯(cuò)誤端子ERR的復(fù)原執(zhí)行電路19來(lái)代替第1實(shí)施方式的 單元電路11所設(shè)置的誤動(dòng)作復(fù)原電路17、18，其它的結(jié)構(gòu)要素與單元電路11相同。在復(fù)原執(zhí)行電路19所包括的2個(gè)N溝道晶體管T8、T9中，晶體管T8的漏極端子 被施加電源電壓VDD，源極端子連接到節(jié)點(diǎn)N2。晶體管T9的漏極端子連接到節(jié)點(diǎn)Ni，源極 端子接地。另外，晶體管T8、T9的柵極端子連接到錯(cuò)誤端子ERR。在進(jìn)行通常動(dòng)作的第1實(shí)施方式的單元電路11中，對(duì)輸入端子INp、INn分別施加 低電平輸入信號(hào)INp、INn，而在單元電路21中，不同點(diǎn)在于對(duì)錯(cuò)誤端子ERR施加檢測(cè)信號(hào) DET0但是，兩者實(shí)質(zhì)上相同，因此，進(jìn)行通常動(dòng)作時(shí)的基本移位寄存器20a的動(dòng)作與移位寄 存器10的動(dòng)作相同。因此，省略基本移位寄存器20a進(jìn)行通常動(dòng)作時(shí)的說(shuō)明。下面說(shuō)明使因?yàn)樵肼暥M(jìn)行誤動(dòng)作的基本移位寄存器20a復(fù)原到通常動(dòng)作的情 況。圖10是進(jìn)行通常動(dòng)作的基本移位寄存器20a發(fā)生了誤動(dòng)作，因此使基本移位寄存器 20a復(fù)原到通常動(dòng)作的情況的時(shí)序圖。當(dāng)基本移位寄存器20a進(jìn)行通常動(dòng)作時(shí)，從誤動(dòng)作檢測(cè)電路20b對(duì)各單元電路21 施加低電平的檢測(cè)信號(hào)DET。當(dāng)對(duì)構(gòu)成復(fù)原執(zhí)行電路19的晶體管T8、T9的各柵極端子施 加低電平的檢測(cè)信號(hào)DET時(shí)，晶體管T8、T9都保持截止?fàn)顟B(tài)，因此，分別不能使VDD、VSS通 過(guò)。即，在進(jìn)行通常動(dòng)作期間，晶體管T8的源極端子和晶體管T9的漏極端子成為高阻抗?fàn)?態(tài)。當(dāng)基本移位寄存器20a誤動(dòng)作時(shí)，對(duì)錯(cuò)誤端子ERR施加高電平(VDD-Vth)的檢 測(cè)信號(hào)DET，因此，晶體管T8、T9都成為導(dǎo)通狀態(tài)。因此，從晶體管T8的源極端子輸出 (VDD-Vth)(此處，Vth是晶體管T8的閾值電壓)，從晶體管T9的源極端子輸出VSS。其結(jié) 果是節(jié)點(diǎn)N2的電位成為(VDD-2Vth)，因此，晶體管T3成為導(dǎo)通狀態(tài)，強(qiáng)制地下拉輸出信 號(hào)OUT。另外，節(jié)點(diǎn)m的電位被強(qiáng)制放電而成為VSS，因此，電容Cl所蓄積的電荷也被釋放。 其結(jié)果是輸出信號(hào)OUT和檢測(cè)信號(hào)DET都成為低電平，基本移位寄存器20a能夠從誤動(dòng)作 瞬間復(fù)原。
下面說(shuō)明本實(shí)施方式的移位寄存器20的效果。如上所述，當(dāng)從與相同時(shí)鐘信號(hào)線連接的第偶數(shù)級(jí)的任意2個(gè)單元電路SRg、SRh的輸出端子OUT分別輸出的輸出信號(hào) SROUTg,SROUTh都成為高電平時(shí)，誤動(dòng)作檢測(cè)電路20b對(duì)各單元電路21的錯(cuò)誤端子ERR施 加高電平的檢測(cè)信號(hào)DET。因此，各單元電路21強(qiáng)制地將輸出信號(hào)OUT下拉到VSS，并且使 節(jié)點(diǎn)m放電而釋放電容Cl所蓄積的電荷。因此，與相同時(shí)鐘信號(hào)線連接的多個(gè)單元電路 21同時(shí)導(dǎo)通，由此即使在基本移位寄存器20a中發(fā)生誤動(dòng)作，也能夠使基本移位寄存器20a 瞬間復(fù)原到通常動(dòng)作。此外，在與相同時(shí)鐘信號(hào)線連接的第偶數(shù)級(jí)的多個(gè)單元電路21輸出高電平的輸 出信號(hào)OUT的情況下，輸出高電平的輸出信號(hào)OUT的所有單元電路21的時(shí)鐘端子CK通過(guò) 輸出端子OUT連接到外部，因此，時(shí)鐘信號(hào)線的負(fù)荷變重，單元電路21變得難以從誤動(dòng)作復(fù) 原。因此，與相同時(shí)鐘信號(hào)線連接的第偶數(shù)級(jí)的所有單元電路21同時(shí)輸出高電平的輸出信 號(hào)OUT的情況較多。因此，如果使用移位寄存器20，選擇與相同時(shí)鐘信號(hào)線連接的第偶數(shù)級(jí) 的任意2個(gè)單元電路21，由此能夠以高概率檢測(cè)出誤動(dòng)作。此處，在所選擇的單元電路21 是未進(jìn)行誤動(dòng)作的電路的情況下，有時(shí)即使未選擇的單元電路21進(jìn)行誤動(dòng)作，移位寄存器 20也不能檢測(cè)出其誤動(dòng)作。另外，為了檢測(cè)出是否進(jìn)行誤動(dòng)作，輸出端子OUT連接到誤動(dòng)作 檢測(cè)電路20b的單元電路21沒(méi)有限定于任意的2個(gè)，也可以是任意的3個(gè)或者其以上。<2.1第1變形例〉在第2實(shí)施方式中，在單元電路21內(nèi)設(shè)置有2個(gè)晶體管T8、T9作為復(fù)原執(zhí)行電路 19。但是，沒(méi)有必要必須設(shè)置2個(gè)晶體管Τ8、Τ9作為復(fù)原執(zhí)行電路19，也可以僅設(shè)置任一 方。在僅設(shè)置晶體管Τ8的情況下，與在第1實(shí)施方式的第1變形例中設(shè)置誤動(dòng)作復(fù)原電路 17的情況一樣，輸出信號(hào)OUT被強(qiáng)制地下拉，并且，節(jié)點(diǎn)m被強(qiáng)制地放電。另一方面，在僅設(shè)置晶體管T9的情況下，與在第1實(shí)施方式的第1變形例中設(shè)置 誤動(dòng)作復(fù)原電路18的情況一樣，節(jié)點(diǎn)m被強(qiáng)制地放電，并且，從復(fù)位信號(hào)生成電路12輸出 高電平的復(fù)位信號(hào)，由此輸出信號(hào)OUT被強(qiáng)制地下拉。這樣，即使在復(fù)原執(zhí)行電路19中僅設(shè)置晶體管T8、T9中的任一方，也能夠使節(jié)點(diǎn) m強(qiáng)制放電，并且能夠強(qiáng)制地下拉輸出信號(hào)OUT。因此，能夠進(jìn)一步削減單元電路21的電 路量，進(jìn)而能夠使移位寄存器20較小。<2. 2第2變形例〉在第2實(shí)施方式中，對(duì)誤動(dòng)作檢測(cè)電路20b施加輸出信號(hào)的單元電路21是與相同 時(shí)鐘信號(hào)線連接的第偶數(shù)級(jí)的任意2個(gè)單元電路21。但是，也可以將與相同時(shí)鐘信號(hào)線連 接的第奇數(shù)級(jí)的任意2個(gè)單元電路21的輸出端子與誤動(dòng)作檢測(cè)電路20b的晶體管T21、T22 的柵極端子連接。在這種情況下的效果與第2實(shí)施方式的效果相同。另外，為了檢測(cè)出是 否進(jìn)行誤動(dòng)作，其輸出端子與誤動(dòng)作檢測(cè)電路20b連接的單元電路21沒(méi)有限定于任意的2 個(gè)，也可以是任意的3個(gè)或者其以上。此外，如果在使用第偶數(shù)級(jí)單元電路21的情況下，使用第2級(jí)單元電路21的輸出 信號(hào)和來(lái)自第最大偶數(shù)個(gè)單元電路21的輸出信號(hào)，在使用第奇數(shù)級(jí)單元電路21的情況下， 使用第1級(jí)單元電路21的輸出信號(hào)和來(lái)自第最大奇數(shù)個(gè)單元電路21的輸出信號(hào)，就能夠 容易地設(shè)計(jì)移位寄存器20。下面針對(duì)移位寄存器20所用的誤動(dòng)作檢測(cè)電路20b說(shuō)明第3 第6變形例。此夕卜，在任一變形例中，基本移位寄存器和單元電路都與第2實(shí)施方式的基本移位寄存器20a和單元電路21相同，因此，省略其說(shuō)明。<2. 3第3變形例〉圖11的(A)是作為第1變形例的誤動(dòng)作檢測(cè)電路22b的電路圖。在圖11的(A) 示出的誤動(dòng)作檢測(cè)電路22b中，通過(guò)電阻元件R31對(duì)晶體管T31的漏極端子施加電源電壓 VDD0晶體管T31的源極端子連接到晶體管T32的漏極端子，晶體管T32的源極端子接地。 另外，晶體管T33的漏極端子被施加電源電壓VDD，源極端子連接到晶體管T34的漏極端子。 晶體管T34的源極端子連接到晶體管T35的漏極端子，晶體管T35的漏極端子接地。晶體 管T35的柵極端子連接到晶體管T31的漏極端子和電阻元件R31的連接點(diǎn)。晶體管T31、T33的柵極端子連接到單元電路SRg的輸出端子OUTg，晶體管T32、 T34的柵極端子連接到單元電路SRh的輸出端子OUTh。晶體管T34的源極端子和晶體管 T35的漏極端子的連接點(diǎn)連接到各單元電路21的錯(cuò)誤端子ERR。當(dāng)基本移位寄存器20a誤動(dòng)作，由此對(duì)晶體管T31、T33的柵極端子施加從單元電 路SRg施加的高電平(VDD)的輸出信號(hào)SR0UTg2，對(duì)晶體管T32、T34的柵極端子施加從單元 電路SRh施加的高電平(VDD)的輸出信號(hào)SROUTh時(shí)，晶體管Τ31 Τ34都成為導(dǎo)通狀態(tài)。 此時(shí)，晶體管Τ31的漏極端子和電阻元件R31的連接點(diǎn)的電位成為VSS，因此，對(duì)晶體管Τ35 的柵極端子施加截止電壓，晶體管Τ35成為截止?fàn)顟B(tài)。因此，晶體管Τ34的源極端子和晶體 管Τ35的漏極端子的連接點(diǎn)的電位成為(VDD-Vth)(此處，Vth是晶體管Τ33、Τ34的閾值電 壓)，誤動(dòng)作檢測(cè)電路22b對(duì)各單元電路21的錯(cuò)誤端子ERR施加高電平(VDD-Vth)的檢測(cè) 信號(hào)DET。另外，在誤動(dòng)作檢測(cè)電路22b中，當(dāng)單元電路SRg、SRh誤動(dòng)作時(shí)，通常對(duì)晶體管 T35的柵極端子施加VSS，因此，可靠地輸出高電平的檢測(cè)信號(hào)DET。<2. 4第4變形例〉圖11的⑶是第2變形例的誤動(dòng)作檢測(cè)電路23b的電路圖。圖11的⑶示出的 誤動(dòng)作檢測(cè)電路23b是將誤動(dòng)作檢測(cè)部23c和初始化部23d組合的電路。誤動(dòng)作檢測(cè)部 23c是與第2實(shí)施方式的誤動(dòng)作檢測(cè)電路20b相同的結(jié)構(gòu)，因此，對(duì)與誤動(dòng)作檢測(cè)電路20b 的結(jié)構(gòu)要素相同的結(jié)構(gòu)要素附上相同的參照符號(hào)且省略其說(shuō)明。初始化部23d包括1個(gè)N溝道晶體管T41，其漏極端子被施加電源電壓VDD，源極 端子連接到晶體管T22的源極端子和電阻元件R21的連接點(diǎn)。當(dāng)基本移位寄存器20a誤動(dòng)作時(shí)，如上所述誤動(dòng)作檢測(cè)部23c對(duì)各單元電路21施 加高電平(VDD-Vth)(此處，Vth是晶體管T21、T22的閾值電壓)的檢測(cè)信號(hào)DET。另外，當(dāng)從外部對(duì)晶體管T41的柵極端子施加高電平(VDD)的初始化信號(hào)INIT 時(shí)，晶體管T41成為導(dǎo)通狀態(tài)，晶體管T41的源極端子和電阻元件R21的連接點(diǎn)的電位成為 (VDD-Vth)(此處，Vth是晶體管T41的閾值電壓)。其結(jié)果是對(duì)各單元電路21的錯(cuò)誤端 子ERR施加高電平(VDD-Vth)的初始化信號(hào)INIT，因此，各單元電路21被初始化。這樣，誤動(dòng)作檢測(cè)電路23b對(duì)各單元電路21的錯(cuò)誤端子ERR —起施加來(lái)自誤動(dòng)作 檢測(cè)部23c的檢測(cè)信號(hào)DET和來(lái)自初始化部23d的初始化信號(hào)INIT。其結(jié)果是不僅對(duì)各 單元電路21內(nèi)的復(fù)原執(zhí)行電路19施加檢測(cè)信號(hào)DET，由此單元電路21從誤動(dòng)作瞬間復(fù)原， 而且還對(duì)復(fù)原執(zhí)行電路19施加初始化信號(hào)miT，由此單元電路21被初始化。另外，復(fù)原執(zhí) 行電路19不僅用于使各單元電路21從誤動(dòng)作復(fù)原的情況，還用于將其初始化的情況。因此，與在單元電路21中內(nèi)置初始化電路的情況相比，能夠?qū)卧娐?1的電路量的增加抑制到最小限度。<2. 5第5變形例〉圖12的㈧是示出第3變形例的誤動(dòng)作檢測(cè)電路24b的電路圖。圖12的㈧示 出的誤動(dòng)作檢測(cè)電路24b是將誤動(dòng)作檢測(cè)部24c和初始化部24d組合的電路。誤動(dòng)作檢測(cè) 部24c是與第1變形例的誤動(dòng)作檢測(cè)電路22b相同的結(jié)構(gòu)，初始化部24d是與第2變形例 的初始化部23d相同的結(jié)構(gòu)。因此，對(duì)與各自的結(jié)構(gòu)要素相同的結(jié)構(gòu)要素附上相同的參照 符號(hào)且省略其說(shuō)明。當(dāng)基本移位寄存器20a誤動(dòng)作時(shí)，如上所述從單元電路SRg、SRh對(duì)誤動(dòng)作檢測(cè)部 24c的晶體管T31 T34的柵極端子分別施加高電平(VDD)的輸出信號(hào)SROUTg、SROUTh。 其結(jié)果是誤動(dòng)作檢測(cè)部24c與誤動(dòng)作檢測(cè)電路22b —樣對(duì)各單元電路21的錯(cuò)誤端子ERR 施加高電平(VDD-Vth)(此處，Vth是晶體管T33、T34的閾值電壓)的檢測(cè)信號(hào)DET。另外，當(dāng)從外部對(duì)初始化部24d的晶體管T41的柵極端子施加高電平(VDD)的初 始化信號(hào)INIT時(shí)，如上所述，初始化部24d對(duì)各單元電路21的錯(cuò)誤端子ERR施加高電平 (VDD-Vth)(此處，Vth是晶體管T41的閾值電壓)的初始化信號(hào)INIT。因此，誤動(dòng)作檢測(cè)電路24b具有與第2變形例的誤動(dòng)作檢測(cè)電路23b相同的效果。 另外，誤動(dòng)作檢測(cè)電路24b的誤動(dòng)作檢測(cè)部24c是與第1變形例的誤動(dòng)作檢測(cè)電路22b相 同的結(jié)構(gòu)，因此，誤動(dòng)作檢測(cè)電路24b能夠可靠地輸出高電平的檢測(cè)信號(hào)DET。<2. 6第6變形例〉圖12的⑶是第4變形例的誤動(dòng)作檢測(cè)電路25b的電路圖。圖12的⑶示出的 誤動(dòng)作檢測(cè)電路25b是將誤動(dòng)作檢測(cè)部25c和初始化部25d組合的電路。誤動(dòng)作檢測(cè)部 25c包括2個(gè)N溝道晶體管T51、T52，晶體管T51的漏極端子被施加電源電壓VDD，源極端 子連接到晶體管T52的漏極端子。晶體管T52的源極端子連接到電阻元件R52的一端，并 且連接到各單元電路21的錯(cuò)誤端子ERR。另外，晶體管T51和T52的柵極端子分別連接到 單元電路SRg和SRh的輸出端子OUTg、OUTh。初始化部25d包括1個(gè)N溝道晶體管T53和1個(gè)電阻元件R51，晶體管T53的源極 端子接地，漏極端子通過(guò)電阻元件R51被施加電源電壓VDD。另外，柵極端子被施加初始化 信號(hào)INITBdNIT的非)。電阻元件R51和晶體管T53的漏極端子的連接點(diǎn)連接到電阻元件 R52的另一端。當(dāng)移位寄存器20誤動(dòng)作，從單元電路SRg、SRh對(duì)誤動(dòng)作檢測(cè)部25c的晶體管T51、 T52的柵極端子分別施加的輸出信號(hào)SR0UTg、SR0UTh都是高電平(VDD)時(shí)，晶體管T51、T52 都成為導(dǎo)通狀態(tài)。因此，晶體管Τ52和電阻元件R52的連接點(diǎn)的電位成為(VDD-Vth)(此處， Vth是晶體管Τ51、Τ52的閾值電壓)，誤動(dòng)作檢測(cè)部25c對(duì)各單元電路21的錯(cuò)誤端子ERR 施加高電平的檢測(cè)信號(hào)DET。另外，如果對(duì)晶體管T53的柵極端子施加低電平的初始化信號(hào)INITB，則晶體管 T53成為截止?fàn)顟B(tài)，因此，晶體管T53的漏子端子和電阻元件R52的連接點(diǎn)的電位成為VDD。 因此，初始化部25d對(duì)各單元電路21的錯(cuò)誤端子ERR施加高電平(VDD)的檢測(cè)信號(hào)DET。 在這種情況下也具有與第2變形例的誤動(dòng)作檢測(cè)電路23b相同的效果。<3.第3實(shí)施方式〉
圖13是示出本發(fā)明的第3實(shí)施方式的移位寄存器30的結(jié)構(gòu)的框圖。移位寄存器30具備將單元電路31級(jí)聯(lián)連接的基本移位寄存器30a和根據(jù)從基本移位寄存器30a輸出 的輸出信號(hào)來(lái)檢測(cè)出基本移位寄存器30a是否進(jìn)行誤動(dòng)作的誤動(dòng)作檢測(cè)電路30b?；疽?位寄存器30a與第2實(shí)施方式的情況同樣是將單元電路31級(jí)聯(lián)連接的電路，另外，單元電 路31與在第2實(shí)施方式中所用的單元電路21相同。因此，省略這些說(shuō)明。說(shuō)明誤動(dòng)作檢測(cè)電路30b。在誤動(dòng)作檢測(cè)電路30b中設(shè)置與η個(gè)單元電路SRl SRn對(duì)應(yīng)的η個(gè)N溝道晶體管Τ611 Τ61η。晶體管Τ611 Τ61Ν的源極端子分別接地，漏 極端子連接到電阻元件R61的一端，使各晶體管Τ611 Τ61η并聯(lián)地連接。對(duì)電阻元件R61 的另一端施加電源電壓VDD。另外，通過(guò)電阻元件R62，對(duì)晶體管Τ62的漏極端子施加電源 電壓VDD，晶體管Τ62的源極端子接地。晶體管Τ62的柵極端子連接到電阻元件R61和晶體管Τ611 Τ61η的漏極端子的 連接點(diǎn)，電阻元件R62和晶體管Τ62的柵極端子的連接點(diǎn)連接到各單元電路31的錯(cuò)誤端子 ERR。此外，預(yù)先調(diào)整電阻元件R61的電阻值，使得當(dāng)晶體管T611 T61n中的導(dǎo)通狀態(tài)的 晶體管是1個(gè)時(shí)，即晶體管的導(dǎo)通電阻是1個(gè)晶體管的量時(shí)，晶體管Τ62成為截止?fàn)顟B(tài)，當(dāng) 導(dǎo)通狀態(tài)的晶體管是2個(gè)以上時(shí)，即晶體管的導(dǎo)通電阻是2個(gè)以上的量時(shí)，晶體管Τ62成為 導(dǎo)通狀態(tài)。這樣，晶體管Τ62具有檢測(cè)出單元電路31的誤動(dòng)作的檢測(cè)晶體管的功能。下面說(shuō)明誤動(dòng)作檢測(cè)電路30b的動(dòng)作。首先，說(shuō)明移位寄存器30進(jìn)行通常動(dòng)作的 情況。在這種情況下，總是從任一單元電路SRx(x是1以上η以下的整數(shù))輸出高電平的 輸出信號(hào)SROUTx，該輸出信號(hào)SROUTx被施加到所對(duì)應(yīng)的晶體管T61x的柵極端子。因此，僅 晶體管T61x成為導(dǎo)通狀態(tài)。在這種情況下，在誤動(dòng)作檢測(cè)電路30b中，電阻元件R61和晶體管T61x的導(dǎo)通電 阻成為串聯(lián)連接的狀態(tài)，對(duì)晶體管Τ62的柵極端子施加電阻元件R61和晶體管Τ61χ的漏極 端子的連接點(diǎn)的電位。預(yù)先調(diào)整電阻元件R61的電阻值，使得僅在晶體管Τ611 Τ61η中 的導(dǎo)通狀態(tài)的晶體管是1個(gè)的情況下，如上所述，晶體管Τ62成為導(dǎo)通狀態(tài)。因此，在僅晶 體管Τ61χ成為導(dǎo)通狀態(tài)的情況下，晶體管Τ62成為導(dǎo)通狀態(tài)，因此，晶體管Τ62的漏極端子 和電阻元件R62的連接點(diǎn)的電位成為VSS。因此，對(duì)各單元電路31的錯(cuò)誤端子ERR施加低 電平的檢測(cè)信號(hào)DET。下面，說(shuō)明如下情況由于基本移位寄存器30a誤動(dòng)作，從單元電路31中的2個(gè)單 元電路SRx、SRy(y是1以上η以下的整數(shù))對(duì)對(duì)應(yīng)的晶體管T61x、T61y的柵極端子分別 施加的輸出信號(hào)SROUTx、SROUTy同時(shí)成為高電平。在這種情況下，僅柵極端子被施加高電 平的輸出信號(hào)SROUTx、SROUTy的2個(gè)晶體管T61x、T61y成為導(dǎo)通狀態(tài)。因此，2個(gè)晶體管 T61x、T61y的導(dǎo)通電阻并聯(lián)連接所得的電阻成為串聯(lián)連接到電阻元件R61的狀態(tài)。在這種 情況下，與1個(gè)晶體管T61x的導(dǎo)通電阻串聯(lián)連接到電阻元件R61時(shí)相比，導(dǎo)通電阻的電阻 值變小。因此，電阻元件R61和晶體管T61x、T61y的漏極端子的連接點(diǎn)的電位變得比1個(gè) 晶體管T61x是導(dǎo)通狀態(tài)時(shí)的電位小。另一方面，如上所述，電阻元件R62的電阻值被調(diào)整成在2個(gè)晶體管T61x、T61y成 為導(dǎo)通狀態(tài)的情況下晶體管T62成為截止?fàn)顟B(tài)。因此，晶體管T62成為截止?fàn)顟B(tài)，電阻元件 R62和晶體管T62的連接點(diǎn)的電位成為VDD。因此，對(duì)各單元電路31的錯(cuò)誤端子ERR施加 高電平(VDD)的檢測(cè)信號(hào)DET。
同樣，當(dāng)3個(gè)以上的單元電路31的輸出信號(hào)同時(shí)成為高電平時(shí)，導(dǎo)通狀態(tài)的晶體管的導(dǎo)通電阻并聯(lián)連接，因此，其電阻值變得更低。因此，晶體管T62成為截止?fàn)顟B(tài)，電阻元 件R62和晶體管T62的連接點(diǎn)的電位成為VDD。因此，對(duì)單元電路31的錯(cuò)誤端子ERR施加 高電平(VDD)的檢測(cè)信號(hào)DET。此外，單元電路31與圖8示出的第2實(shí)施方式的單元電路21的電路相同。因此， 當(dāng)在單元電路31中對(duì)錯(cuò)誤端子ERR施加高電平檢測(cè)信號(hào)DET時(shí)，如已經(jīng)說(shuō)明的那樣，單元 電路31強(qiáng)制下拉輸出信號(hào)，并且，使節(jié)點(diǎn)m放電而使電容Cl所蓄積的電荷放電，從誤動(dòng)作 瞬間復(fù)原到通常動(dòng)作。說(shuō)明本實(shí)施方式的移位寄存器30的效果。當(dāng)從所有單元電路31的輸出端子輸出 的輸出信號(hào)SROUTl SROUTn中的至少2個(gè)以上的單元電路31同時(shí)輸出高電平的輸出信 號(hào)時(shí)，晶體管T611 T61n中的柵極端子被施加高電平的輸出信號(hào)的晶體管成為導(dǎo)通狀態(tài)。 因此，電阻R61和晶體管Τ611 Τ61η的漏極端子的連接點(diǎn)的電位變低。其結(jié)果是晶體管 Τ62成為截止?fàn)顟B(tài)，對(duì)各單元電路31的錯(cuò)誤端子ERR施加高電平的檢測(cè)信號(hào)DET，因此，各 單元電路31能夠瞬間復(fù)原到通常動(dòng)作。此外，調(diào)整電阻R61的電阻值，由此能夠改變?yōu)榱?輸出高電平的檢測(cè)信號(hào)DET所需的導(dǎo)通狀態(tài)的晶體管的個(gè)數(shù)。另外，誤動(dòng)作檢測(cè)電路30b 還可以應(yīng)用于由P溝道晶體管形成的情況，在該情況下，電阻R61和晶體管T611 T61n的 漏極端子的連接點(diǎn)的電位變高。<4.其它〉上述的第1實(shí)施方式 第3實(shí)施方式以及其變形例所包括的電路使用N溝道晶體 管構(gòu)成，但也可以使用P溝道晶體管構(gòu)成。作為其一個(gè)例子，在圖14中，示出了用P溝道晶 體管構(gòu)成單元電路51的電路。另外，圖15是用P溝道晶體管構(gòu)成單元電路51所包括的誤 動(dòng)作復(fù)原電路57、58的電路。單元電路51以及誤動(dòng)作復(fù)原電路57、58的構(gòu)成和動(dòng)作與單 元電路11以及誤動(dòng)作復(fù)原電路17、18—樣，因此在此省略說(shuō)明。另外，在上述的第1實(shí)施方式 第3實(shí)施方式以及其變形例中，說(shuō)明了根據(jù)2相的時(shí)鐘信號(hào)進(jìn)行動(dòng)作的移位寄存器。但是，沒(méi)有限定于用2相的時(shí)鐘信號(hào)進(jìn)行動(dòng)作的移位寄 存器，根據(jù)多相的時(shí)鐘信號(hào)進(jìn)行動(dòng)作的移位寄存器也與2相的時(shí)鐘信號(hào)的情況一樣地動(dòng)作 且產(chǎn)生一樣的效果。工業(yè)上的可利用性本發(fā)明應(yīng)用于當(dāng)級(jí)聯(lián)連接的多個(gè)單元電路同時(shí)導(dǎo)通而進(jìn)行輸出高電平的輸出信 號(hào)的誤動(dòng)作時(shí)，使所有單元電路瞬間復(fù)原到通常動(dòng)作的移位寄存器，特別應(yīng)用于顯示裝置、 攝像裝置的驅(qū)動(dòng)電路等。
權(quán)利要求
一種移位寄存器，將包括相同導(dǎo)電型的晶體管的多個(gè)單元電路級(jí)聯(lián)連接，根據(jù)多相的時(shí)鐘信號(hào)進(jìn)行動(dòng)作，其特征在于具備檢測(cè)電路，其在檢測(cè)出上述多個(gè)單元電路為激活時(shí)，輸出激活的檢測(cè)信號(hào)；和復(fù)原執(zhí)行電路，其根據(jù)上述激活的檢測(cè)信號(hào)使上述多個(gè)單元電路成非激活。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于 上述單元電路具備輸出控制晶體管，其一方導(dǎo)通端子被施加上述多相的時(shí)鐘信號(hào)中的任一個(gè)，另一方導(dǎo) 通端子連接到輸出端子；預(yù)充電電路，其在輸入信號(hào)是導(dǎo)通電平的期間，對(duì)上述輸出控制晶體管的控制端子施 加導(dǎo)通電壓；放電電路，其對(duì)上述輸出控制晶體管的上述控制端子施加截止電壓；以及 輸出復(fù)位晶體管，其一方導(dǎo)通端子被施加截止電壓，另一方導(dǎo)通端子連接到上述輸出 端子，上述復(fù)原執(zhí)行電路激活上述放電電路，由此對(duì)上述輸出控制晶體管的上述控制端子施 加截止電壓。
3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于上述復(fù)原執(zhí)行電路對(duì)上述輸出復(fù)位晶體管的控制端子輸出導(dǎo)通電壓。
4.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于 上述單元電路包括上述檢測(cè)電路和上述復(fù)原執(zhí)行電路，上述檢測(cè)電路在檢測(cè)出從前方的上述單元電路的輸出信號(hào)和后方的上述單元電路的 輸出信號(hào)中分別各選擇一個(gè)的輸出信號(hào)都為激活時(shí)，輸出上述激活的檢測(cè)信號(hào)。
5.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于 上述單元電路包括上述復(fù)原執(zhí)行電路，上述檢測(cè)電路在檢測(cè)出從連接到同一時(shí)鐘信號(hào)線的第偶數(shù)級(jí)單元電路或者第奇數(shù)級(jí) 單元電路中的任一方中任意選擇的2個(gè)以上的單元電路的所有輸出信號(hào)為激活時(shí)，對(duì)上述 多個(gè)單元電路施加上述激活的檢測(cè)信號(hào)。
6.根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于上述檢測(cè)電路還包括初始化電路，所述初始化電路在從外部施加初始化信號(hào)時(shí)被激活，上述復(fù)原執(zhí)行電路在上述初始化電路為激活時(shí)，使上述放電電路激活。
7.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于上述復(fù)原執(zhí)行電路在上述初始化電路為激活時(shí)，對(duì)上述輸出復(fù)位晶體管的上述控制端 子施加導(dǎo)通電壓。
8.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于 上述單元電路包括上述復(fù)原執(zhí)行電路，上述檢測(cè)電路根據(jù)上述多個(gè)單元電路的所有輸出，檢測(cè)已激活的單元電路的個(gè)數(shù)，輸 出與上述個(gè)數(shù)相應(yīng)的激活的檢測(cè)信號(hào)。
9.根據(jù)權(quán)利要求8所述的移位寄存器，其特征在于上述檢測(cè)電路具備個(gè)數(shù)檢測(cè)電路，其輸出與上述多個(gè)單元電路中已激活的單元電路的個(gè)數(shù)相應(yīng)的個(gè)數(shù)檢 測(cè)信號(hào)；和信號(hào)輸出電路，其在來(lái)自上述個(gè)數(shù)檢測(cè)電路的上述個(gè)數(shù)檢測(cè)信號(hào)超過(guò)規(guī)定的范圍時(shí)， 對(duì)上述檢測(cè)電路輸出激活的檢測(cè)信號(hào)， 上述個(gè)數(shù)檢測(cè)電路包括 電阻元件；和多個(gè)晶體管，上述多個(gè)單元電路的輸出端子連接到所述多個(gè)晶體管各自的柵極端子， 并且所述多個(gè)晶體管是并聯(lián)連接的，其一方導(dǎo)通端子連接到上述電阻元件的一端，對(duì)上述信號(hào)輸出電路輸出上述電阻元件與上述多個(gè)晶體管的一方導(dǎo)通端子的連接點(diǎn) 的電位。
10.一種移位寄存器，將包括相同導(dǎo)電型的晶體管的多個(gè)單元電路級(jí)聯(lián)連接，根據(jù)多相 的時(shí)鐘信號(hào)進(jìn)行動(dòng)作，其特征在于具備誤動(dòng)作復(fù)原電路，其在上述移位寄存器進(jìn)行誤動(dòng)作時(shí)使上述移位寄存器復(fù)原到通 常動(dòng)作，上述單元電路具備輸出控制晶體管，其一方導(dǎo)通端子被施加上述多相的時(shí)鐘信號(hào)中的任一個(gè)，另一方導(dǎo) 通端子連接到輸出端子；預(yù)充電電路，其在輸入信號(hào)是導(dǎo)通電平的期間，對(duì)上述輸出控制晶體管的控制端子施 加導(dǎo)通電壓；放電電路，其對(duì)上述輸出控制晶體管的上述控制端子施加截止電壓；以及 輸出復(fù)位晶體管，其一方導(dǎo)通端子被施加截止電壓，另一方導(dǎo)通端子連接到上述輸出 端子，上述誤動(dòng)作復(fù)原電路具備檢測(cè)電路，其在檢測(cè)出上述多個(gè)單元電路為激活時(shí)，輸出激活的檢測(cè)信號(hào)；和 復(fù)原執(zhí)行電路，其根據(jù)上述激活的檢測(cè)信號(hào)使上述多個(gè)單元電路為非激活。
11.根據(jù)權(quán)利要求10所述的移位寄存器，其特征在于還具備復(fù)位信號(hào)生成電路，其生成復(fù)位信號(hào)，所述復(fù)位信號(hào)通常是導(dǎo)通電平，當(dāng)上述輸 入信號(hào)成為導(dǎo)通電平時(shí)變?yōu)榻刂闺娖剑?上述復(fù)位信號(hào)生成電路包括第1晶體管，其控制端子被施加與上述多相的時(shí)鐘信號(hào)中施加到上述輸出控制晶體管 的上述一方導(dǎo)通端子的時(shí)鐘信號(hào)相同的時(shí)鐘信號(hào)；第2晶體管，其控制端子被施加與上述多相的時(shí)鐘信號(hào)中施加到上述輸出控制晶體管 的上述一方導(dǎo)通端子的時(shí)鐘信號(hào)不同的任一時(shí)鐘信號(hào)，一方導(dǎo)通端子連接到上述第1晶體 管的另一方導(dǎo)通端子；以及第3晶體管，其控制端子被施加上述輸入信號(hào)，一方導(dǎo)通端子連接到上述第2晶體管的 另一方導(dǎo)通端子，另一方導(dǎo)通端子被施加截止電壓，上述第2晶體管和上述第3晶體管的連接點(diǎn)與上述輸出復(fù)位晶體管的控制端子連接。
12.—種顯示裝置，其特征在于具備2維狀配置的多個(gè)像素電路和包括權(quán)利要求1 11中的任一項(xiàng)所述的移位寄存 器的驅(qū)動(dòng)電路，上述多個(gè)像素電路和上述移位寄存器包括相同導(dǎo)電型的晶體管。
全文摘要
本發(fā)明的目的是在包括級(jí)聯(lián)連接的多個(gè)單元電路的移位寄存器中，即使多個(gè)單元電路同時(shí)導(dǎo)通而輸出高電平的輸出信號(hào)，也能使所有單元電路瞬間復(fù)原到通常動(dòng)作。當(dāng)由于移位寄存器10進(jìn)行誤動(dòng)作，從前級(jí)單元電路11和后級(jí)單元電路11施加的輸出信號(hào)同時(shí)成為高電平時(shí)，單元電路11所內(nèi)置的誤動(dòng)作復(fù)原電路17、18檢測(cè)出誤動(dòng)作。誤動(dòng)作復(fù)原電路17對(duì)節(jié)點(diǎn)N2施加高電壓而強(qiáng)制下拉輸出信號(hào)OUT。另外，誤動(dòng)作復(fù)原電路18使節(jié)點(diǎn)N1強(qiáng)制放電，釋放電容C1所蓄積的電荷。其結(jié)果是能夠使進(jìn)行誤動(dòng)作的移位寄存器10瞬間復(fù)原到通常動(dòng)作。本發(fā)明應(yīng)用于顯示裝置、攝像裝置的驅(qū)動(dòng)電路等。
文檔編號(hào)G09G3/36GK101861625SQ20088011610
公開(kāi)日2010年10月13日 申請(qǐng)日期2008年8月26日 優(yōu)先權(quán)日2007年12月27日
發(fā)明者佐佐木寧, 古田成, 村上祐一郎, 橫山真 申請(qǐng)人:夏普株式會(huì)社