示意圖。當(dāng)選擇與漏極線DL2、源極線SL2、主柵極線GL2及輔助柵極線GL2A耦接的存儲(chǔ)單 元11，并擦除其電阻存儲(chǔ)單元Rw 1時(shí)，漏極線DL2、源極線SL2、主柵極線GL2及輔助柵極線 GL2A如表1所示。其中，漏極線DL2被接地，源極線SL2被施加源極偏壓+Ve_SL，主柵極線 GL2及輔助柵極線GL2A被施加?xùn)艠O偏壓+Ve_GL。柵極偏壓+Ve GL可隨主柵極線GL2及輔 助柵極線GL2A所在位置而調(diào)整。未被選擇的漏極線（如漏極線DLl及DL3)、未被選擇的源 極線（如源極線SLl及SL3)、未被選擇的主柵極線（如主柵極線GLI及GL3)、未被選擇的 輔助柵極線（如輔助柵極線GLlA及GL3A)及晶體管本體被接地。
[0049] 請(qǐng)同時(shí)參照?qǐng)D8及表1，圖8繪示為對(duì)依照第一實(shí)施例的電阻式存儲(chǔ)器進(jìn)行讀取的 示意圖。當(dāng)選擇與漏極線DL2、源極線SL2、主柵極線GL2及輔助柵極線GL2A耦接的存儲(chǔ)單 元11，并讀取其電阻存儲(chǔ)單元Rw 1時(shí)，漏極線DL2、源極線SL2、主柵極線GL2及輔助柵極線 GL2A如表1所示。其中，漏極線DL2被施加漏極電壓+Vr_DL，源極線SL2被接地，主柵極線 GL2被施加?xùn)艠O偏壓+Vr_GL，輔助柵極線GL2A被接地或被施加?xùn)艠O偏壓+Vr_GL。柵極偏壓 +Vr_GL可隨主柵極線GL2所在位置而調(diào)整。未被選擇的漏極線（如漏極線DLl及DL3)、未 被選擇的源極線（如源極線SLl及SL3)、未被選擇的主柵極線（如主柵極線GLl及GL3)、 未被選擇的輔助柵極線（如輔助柵極線GLlA及GL3A)及晶體管本體被接地。
[0050] 第二實(shí)施例
[0051] 請(qǐng)同時(shí)參照?qǐng)D9及圖10,圖9繪示為依照第二實(shí)施例的電阻式存儲(chǔ)器的電路圖， 圖10繪示為依照第二實(shí)施例的電阻式存儲(chǔ)器的電路布局圖。前述漏極線于圖9是以漏極 線DLl~DL3為例說明，且前述源極線于圖9是以源極線SLl~SL4為例說明。前述主柵 極線于圖9是以主柵極線GLl~GL3為例說明，且前述輔助柵極線于圖9是以輔助柵極線 GLlA~GL3A為例說明。電阻式存儲(chǔ)器2包括存儲(chǔ)單元11、漏極線DLl~DL3、主柵極線 GLl~GL3、輔助柵極線GLlA~GL3A及源極線SLl~SL4。漏極線DLl~DL3、主柵極線 GLl~GL3、輔助柵極線GLlA~GL3A及源極線SLl~SL4耦接至對(duì)應(yīng)的存儲(chǔ)單元11。漏極 線DLl~DL3垂直于源極線SLl~SL4、柵極線GLl~GL3及輔助柵極線GLlA~GL3A。
[0052] 請(qǐng)同時(shí)參照?qǐng)D11及表2,圖11繪示為對(duì)依照第二實(shí)施例的電阻式存儲(chǔ)器進(jìn)行編程 的示意圖。表2為編程、擦除及讀取電阻式存儲(chǔ)器時(shí)，漏極線、源極線、主柵極線及輔助柵極 線所對(duì)應(yīng)的電壓電平。
[0053]
CN 105097020 A 說明書 5/6 頁(yè)
[0054]
[0055] 當(dāng)選擇與漏極線DL2、源極線SL2、源極線SL3、主柵極線GL2及輔助柵極線GL2A耦 接的存儲(chǔ)單元11，并編程其電阻存儲(chǔ)單元R rall時(shí)，漏極線DL2、源極線SL2、源極線SL3、主柵 極線GL2及輔助柵極線GL2A如表2所示。其中，漏極線DL2被施加漏極偏壓+Vp_DL，主柵 極線GL2被施加?xùn)艠O偏壓+Vp_GL，源極線SL2、源極線SL3及輔助柵極線GL2A被接地（即 0V)。柵極偏壓+Vp_GL可隨主柵極線GL2所在位置而調(diào)整。未被選擇的漏極線（如漏極線 DLl及DL3)、未被選擇的源極線（如源極線SLl及SL4)、未被選擇的主柵極線（如主柵極線 GLl及GL3)、未被選擇的輔助柵極線（如輔助柵極線GLlA及GL3A)及晶體管本體被接地。
[0056] 請(qǐng)同時(shí)參照?qǐng)D12及表2,圖12繪示為對(duì)依照第二實(shí)施例的電阻式存儲(chǔ)器進(jìn)行擦除 的示意圖。當(dāng)選擇與漏極線DL2、源極線SL2、源極線SL3、主柵極線GL2及輔助柵極線GL2A 耦接的存儲(chǔ)單元11，并擦除其電阻存儲(chǔ)單元Rrall時(shí)，漏極線DL2、源極線SL2、源極線SL3、主 柵極線GL2及輔助柵極線GL2A如表2所示。其中，漏極線DL2被接地，源極線SL2及源極 線SL3被施加源極偏壓+Ve_SL，主柵極線GL2及輔助柵極線GL2A被施加?xùn)艠O偏壓+Ve_GL。 柵極偏壓+Ve_GL可隨主柵極線GL2及輔助柵極線GL2A所在位置而調(diào)整。未被選擇的漏極 線（如漏極線DLl及DL3)被施加源極偏壓+Ve_SL。未被選擇的源極線（如源極線SLl及 SL4)、未被選擇的主柵極線（如主柵極線GLl及GL3)、未被選擇的輔助柵極線（如輔助柵極 線GLlA及GL3A)及晶體管本體被接地。
[0057] 請(qǐng)同時(shí)參照?qǐng)D13及表2,圖13繪示為對(duì)依照第二實(shí)施例的電阻式存儲(chǔ)器進(jìn)行讀取 的示意圖。當(dāng)選擇與漏極線DL2、源極線SL2、源極線SL3、主柵極線GL2及輔助柵極線GL2A 耦接的存儲(chǔ)單元11，并讀取其電阻存儲(chǔ)單元Rrall時(shí)，漏極線DL2、源極線SL2、源極線SL3、主 柵極線GL2及輔助柵極線GL2A如表2所示。其中，漏極線DL2被施加漏極電壓+Vr_DL，源 極線SL2及源極線SL3被接地，主柵極線GL2被施加?xùn)艠O偏壓+Vr_GL，輔助柵極線GL2A被 接地或被施加?xùn)艠O偏壓+Vr_GL。柵極偏壓+Vr_GL可隨主柵極線GL2所在位置而調(diào)整。未 被選擇的漏極線（如漏極線DLl及DL3)、未被選擇的源極線（如源極線SLl及SL4)、未被 選擇的主柵極線（如主柵極線GLl及GL3)、未被選擇的輔助柵極線（如輔助柵極線GLlA及 GL3A)及晶體管本體被接地。
[0058] 綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā) 明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng) 與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1. 一種電阻式存儲(chǔ)器，包括： 一電阻存儲(chǔ)單元； 一主晶體管； 一輔助晶體管，該主晶體管及該輔助晶體管的漏極耦接該電阻存儲(chǔ)單元的一端，當(dāng)編 程該電阻存儲(chǔ)單元時(shí)，該主晶體管導(dǎo)通，且該輔助晶體管截止，當(dāng)擦除該電阻存儲(chǔ)單元時(shí)， 該主晶體管及該輔助晶體管導(dǎo)通。2. 根據(jù)權(quán)利要求1所述的電阻式存儲(chǔ)器，更包括： 一漏極線，耦接至該電阻存儲(chǔ)單元的另一端； 一主柵極線，耦接于該主晶體管的柵極；以及 一輔助柵極線，耦接于該輔助晶體管的柵極。3. 根據(jù)權(quán)利要求2所述的電阻式存儲(chǔ)器，其中該主柵極線被施壓一柵極電壓時(shí)，該柵 極電壓是隨該主柵極線所在位置而調(diào)整。4. 根據(jù)權(quán)利要求2所述的電阻式存儲(chǔ)器，更包括： 一源極線，耦接于該主晶體管及該輔助晶體管的源極。5. 根據(jù)權(quán)利要求4所述的電阻式存儲(chǔ)器，其中該漏極線平行于該源極線，且垂直于該 主柵極線及該輔助柵極線。6. 根據(jù)權(quán)利要求5所述的電阻式存儲(chǔ)器，更包括： 一第一源極線，耦接于該主晶體管的源極；以及 一第二源極線，耦接于該輔助晶體管的源極。7. 根據(jù)權(quán)利要求6所述的電阻式存儲(chǔ)器，其中該漏極線垂直于該第一源極線、該第二 源極線、該主柵極線及該輔助柵極線。8. -種電阻式存儲(chǔ)器的操作方法，該電阻式存儲(chǔ)器包括該電阻存儲(chǔ)單元、一主晶體管 及一輔助晶體管，該操作方法包括： 當(dāng)編程該電阻存儲(chǔ)單元時(shí)，控制與該電阻存儲(chǔ)單元耦接的該主晶體管導(dǎo)通，且控制與 該電阻存儲(chǔ)單元及該主晶體管耦接的該輔助晶體管截止；以及 當(dāng)擦除該電阻存儲(chǔ)單元時(shí)，控制該主晶體管及該輔助晶體管導(dǎo)通。9. 根據(jù)權(quán)利要求8所述的操作方法，其中當(dāng)讀取該電阻存儲(chǔ)單元時(shí)，該主晶體管導(dǎo)通， 且該輔助晶體管截止。10. 根據(jù)權(quán)利要求8所述的操作方法，其中當(dāng)讀取該電阻存儲(chǔ)單元時(shí)，該主晶體管及該 輔助晶體管導(dǎo)通。
【專利摘要】本發(fā)明公開了一種電阻式存儲(chǔ)器及其操作方法。電阻式存儲(chǔ)器包括電阻存儲(chǔ)單元、主晶體管及輔助晶體管。主晶體管及輔助晶體管的漏極耦接電阻存儲(chǔ)單元的一端。當(dāng)編程電阻存儲(chǔ)單元時(shí)，主晶體管導(dǎo)通，且輔助晶體管截止。當(dāng)擦除電阻存儲(chǔ)單元時(shí)，主晶體管及輔助晶體管導(dǎo)通。
【IPC分類】H01L45/00, G11C13/00
【公開號(hào)】CN105097020
【申請(qǐng)?zhí)枴緾N201410211489
【發(fā)明人】李明修
【申請(qǐng)人】旺宏電子股份有限公司
【公開日】2015年11月25日
【申請(qǐng)日】2014年5月19日