存儲器的測試電路及測試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造領(lǐng)域，尤其涉及一種存儲器的測試方法及其測試電路。
【背景技術(shù)】
[0002]半導體存儲器件(例如，閃存或嵌入式存儲器等)不斷地朝著高集成度和高容量存儲單元的方向發(fā)展。在閃存設(shè)計中，通常采用各種錯誤檢查及糾正修復方法來提高閃存存儲器的成品率。
[0003]存儲器(例如嵌入式存儲器)的可測試設(shè)計技術(shù)可包括直接測試、用嵌入式CPU進行測試和內(nèi)建自測試技術(shù)(Built-1n SelfTest, BIST) ο
[0004]內(nèi)建自測BIST技術(shù)是在設(shè)計時在電路中植入相關(guān)功能電路用于提供自我測試功能的技術(shù)，以此降低器件測試對自動測試設(shè)備的依賴程度?，F(xiàn)在，高度集成的電路被廣泛應用，測試這些電路需要高速的混合信號測試設(shè)備。內(nèi)建自測BIST技術(shù)可以通過實現(xiàn)自我測試從而減少對自動測試設(shè)備的需求。并且，存儲器的內(nèi)建自測(Memory Built-1nSelfTest,MBIST)技術(shù)通常采用一種或多種算法為測試存儲器一種或多種缺陷類型而特別設(shè)計。
[0005]對于存儲器而言，CP測試時間和成本均十分敏感，如何降低測試時間始終是測試追求的目標。然而，測試中的擦除、編程以及讀取時間無法被減少，因此，想要降低測試時間就必須采用多個平行測試的方法，即同時對多個存儲器進行測試，以降低測試時間?，F(xiàn)有技術(shù)中，對一個存儲器進行測試時通常會采用測試通道(Signal pin)的個數(shù)為6/4/2，假設(shè)測試機臺總的測試通道數(shù)是768個，能夠同時測試的存儲器的個數(shù)分別為128/256/384。由于現(xiàn)有的晶圓上的集成度越來越高，同一片晶圓上的芯片個數(shù)大幅增加，采用現(xiàn)有技術(shù)中的測試方法對一片晶圓測試，測試時間會不斷增加，這也就造成測試的成本不斷的提高。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種存儲器的測試電路及測試方法，能夠使用單根測試通道對存儲器進行測試，在測試機測試通道數(shù)量一定的情況下，也就是測試成本固定的情況下，大大增加平行測試時可測試存儲器的個數(shù)，從而降低測試時間。
[0007]為了實現(xiàn)上述目的，本發(fā)明提出了一種存儲器的測試電路及測試方法，用于對待測存儲器進行測試，包括:存儲器內(nèi)建自測電路、VPP1輸入輸出模塊和芯片內(nèi)部固有時鐘電路；
[0008]其中，所述時鐘電路與所述存儲器內(nèi)建自測電路的時鐘接口相連，所述待測存儲器與所述存儲器內(nèi)建自測電路的數(shù)據(jù)接口、地址接口及控制接口相連，所述待測存儲器的模擬電壓輸入輸出接口與所述VPP1輸入輸出模塊的VPP1模擬接口相連，所述存儲器內(nèi)建自測電路的輸入接口和輸出接口分別與所述VPP1輸入輸出模塊的數(shù)字輸入接口和數(shù)字輸出接口相連；
[0009]所述VPP1輸入輸出模塊包括編碼電路，用于對來自測試通道中的輸入激勵進行編碼；
[0010]所述內(nèi)建自測電路設(shè)有譯碼電路，對來自測試通道或VPP1輸入輸出模塊中的輸入激勵進行譯碼。
[0011]進一步的，在所述的存儲器的測試電路中，所述VPP1輸入輸出模塊兼容數(shù)字信號和模擬信號傳輸功能，用于傳輸測試通道的輸入激勵和內(nèi)建自測試電路以及來自待測存儲器內(nèi)的反饋信號。
[0012]進一步的，在所述的存儲器的測試電路中，所述芯片內(nèi)部固有時鐘振蕩電路為振蕩器模塊或者分頻器。
[0013]進一步的，在所述的存儲器的測試電路中，所述時鐘振蕩器模塊提供時鐘給存儲器內(nèi)建自測電路。
[0014]本發(fā)明還提出了一種存儲器的測試方法，使用如上文中任一項存儲器的測試電路進行測試，包括步驟:
[0015]采用單個測試通道將輸入激勵通過VPP1輸入輸出模塊傳輸?shù)絻?nèi)建自測電路模塊，或者通過VPP1輸入輸出模塊直接將電壓和電流等模擬信號從測試通道傳輸?shù)酱郎y存儲器；
[0016]所述內(nèi)建自測電路模塊譯碼并將所述輸入激勵轉(zhuǎn)換為并行信號，再將所述并行信號輸入至所述待測存儲器；
[0017]通過所述內(nèi)建自測電路模塊和VPP1輸入輸出模塊接收來自待測存儲器的反饋信號，判斷所述反饋信號和預期的信號是否一致，從而實現(xiàn)對待測存儲器的測試。
[0018]進一步的，在所述的存儲器的測試電路中，所述VPP1輸入輸出模塊兼容數(shù)字信號和模擬信號傳輸功能，用于傳輸測試通道的輸入激勵和內(nèi)建自測試電路以及來自待測存儲器內(nèi)的反饋信號。
[0019]進一步的，在所述的存儲器的測試電路中，所述內(nèi)建自測電路控制所述VPP1輸入輸出模塊傳輸數(shù)字信號或是模擬信號。
[0020]進一步的，在所述的存儲器的測試電路中，所述內(nèi)建自測電路控制所述VPP1輸入輸出模塊處于輸入狀態(tài)或是輸出狀態(tài)。
[0021]進一步的，在所述的存儲器的測試電路中，所述芯片內(nèi)部固有時鐘振蕩電路為振蕩器模塊或者分頻器。
[0022]進一步的，在所述的存儲器的測試電路中，所述反饋信號包括數(shù)字信號和模擬信號。
[0023]進一步的，在所述的存儲器的測試電路中，所述內(nèi)建自測電路設(shè)有譯碼電路，對來自測試通道的輸入激勵進行譯碼，所述輸入信號遵循編碼規(guī)則，使所述譯碼電路讀取所述輸入激勵。
[0024]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果主要體現(xiàn)在:在待測存儲器內(nèi)重新設(shè)計包括存儲器內(nèi)建自測電路和包含數(shù)字輸入輸出、高壓模擬電壓輸入輸出及電流輸入輸出多功能VPP1輸入輸出接口的測試電路，復用芯片內(nèi)部固有的振蕩器模塊提供測試時鐘信號，VPP1輸入輸出接口模塊用于將來自單個測試通道的串行輸入激勵通過存儲器內(nèi)建自測電路轉(zhuǎn)化為內(nèi)部存儲器可以識別的并行信號和模擬電壓電流信號，從而對待測存儲器進行相應的測試，實現(xiàn)了一個測試通道測試一個待測存儲器完整功能的目的，提高了測試機臺平行測試晶圓上待測存儲器的個數(shù)，減少單片晶圓的測試時間，降低測試成本。
【附圖說明】
[0025]圖1為本發(fā)明一實施例中存儲器的測試電路的結(jié)構(gòu)示意圖。
【具體實施方式】
[0026]下面將結(jié)合示意圖對本發(fā)明的存儲器的測試電路及測試方法進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對本發(fā)明的限制。
[0027]為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能和結(jié)構(gòu)，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開發(fā)中，必須做出大量實施細節(jié)以實現(xiàn)開發(fā)者的特定目標，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為這種開發(fā)工作可能是復雜和耗費時間的，但是對于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
[0028]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0029]請參考圖1，在本實施例中，提出了一種存儲器的測試電路，用于對待測存儲器(Flash IP)進行測試，包括:存儲器內(nèi)建自測電路(MBIST)、VPP1輸入輸出模塊(VPP1)和芯片內(nèi)部固有時鐘電路；
[0030]其中，所述時鐘電路與所述存儲器內(nèi)建自測電路的時鐘接口(TCK)相連，所述待測存儲器與所述存儲器內(nèi)建自測電路的數(shù)據(jù)接口(Data)、地址接口(Address)及控制接口(Control)相連，所述待測存儲器的模擬電壓輸入輸出接口(VPP)與所述VPP1輸入輸出模塊的模擬接口(A)相連，該接口可以輸出模擬信號，所述存儲器內(nèi)建自測電路的數(shù)字輸入接口(DI)和數(shù)字輸出接口(DO)分別與所述VPP1輸入輸出模塊的數(shù)字輸入接口⑴和數(shù)字輸出接口(O)相連；
[0031]所述VPP1輸入輸出模塊包括編碼電路，用于對來自測試通道中的輸入激勵進行編碼；
[0032]所述內(nèi)建自測電路設(shè)有譯碼電路，對來自測