專利名稱：存儲器中的字線解碼器電路的形成方法及其構(gòu)造的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于半導(dǎo)體存儲器，特別有關(guān)于減少區(qū)域字線解碼器的半導(dǎo)體面積。
參考

圖1，該圖示出依據(jù)現(xiàn)有技術(shù)的二個(gè)區(qū)域字線解碼器，而一區(qū)域字線解碼器具有三個(gè)晶體管。如圖1所示，其表示用來解碼區(qū)域字線0的一電路100及用來解碼區(qū)域字線1的一電路110。p型溝道晶體管(P1)101及n型溝道晶體管(N1)102在字線驅(qū)動輸入107和一參考電位109之間以串聯(lián)形式連接在一起。輸入(mwln0)104連接到晶體管101與102的柵極。輸出(lw10)106連接到晶體管101及102的連接處。n型溝道晶體管(N11)103的漏極和源極分別連接于輸出106和參考電位109。晶體管103的柵極連接到輸入(wldm)108，此輸入(wldm)108的信號與字線驅(qū)動輸入107的信號反相。
現(xiàn)參考圖2，該圖示出圖1中電路的實(shí)際布置。晶體管(P1)101、(N1)102、(N11)103、(P2)111、(N2)112及(N21)113以二列三行方式排列。尺寸Y是由存儲器單元間的距離所決定的。參考圖3，其表示出晶體管N1和N2的更詳細(xì)的布置。401和402為晶體管N1的有源區(qū)(AA)或n型區(qū)域(源極或漏極)。區(qū)域405為晶體管N1的金屬氧化物柵極。403和404為晶體管N2的有源區(qū)(AA)或n型區(qū)域(源極或漏極)。區(qū)域406為晶體管N2的金屬氧化物柵極。n型區(qū)域402和403分別連接到輸出(lw10)106及輸出(lw11)116。
美國專利5,446,698(McClure)針對區(qū)域字線的一多余全域字線而公開，但區(qū)域字線解碼器的細(xì)節(jié)并沒有被討論。美國專利5,587,960(FERRIS)公開一具有副位線的半導(dǎo)體存儲器，但是并沒有討論副字線解碼器的細(xì)節(jié)。
本發(fā)明的第一目的是提供一可減少存儲器中區(qū)域字線解碼器的半導(dǎo)體面積的方法和電路。
本發(fā)明的第二目的是減少存儲器晶片的面積。
本發(fā)明的第三目的是改善存儲器單元的運(yùn)用。
本發(fā)明上述的目的可借助去除具有三個(gè)晶體管的區(qū)域字線解碼器中的一個(gè)晶體管，以及加入可供二個(gè)區(qū)域字線解碼器共用的第五個(gè)晶體管來達(dá)到。因上述第五個(gè)晶體管被安置在二個(gè)已存在的晶體管之間而不會增加任何面積，所以被去除的兩個(gè)晶體管所占用的面積可不再需要。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附附圖，作詳細(xì)說明如下，附圖中，圖1示出用以說明依據(jù)現(xiàn)有技術(shù)的字線解碼器的電路圖；圖2示出用以說明圖1中字線解碼器的實(shí)際布置；圖3示出用以說明圖2的部分詳細(xì)示意圖；圖4示出用以說明本發(fā)明的高階方框圖；圖5示出用以說明依據(jù)本發(fā)明一較佳實(shí)施例的字線解碼器的電路圖；圖6示出圖5中電路的輸入和輸出信號圖；圖7示出用以說明圖5中電路的實(shí)際字線解碼器布置；以及圖8示出用以說明圖7的部分詳細(xì)示意圖。符號說明100為用來解碼區(qū)域字線0的電路、110為用來解碼區(qū)域字線1的電路、101為晶體管(P1)、102為晶體管(N1)、103為晶體管(N11)、111為晶體管(P2)、112為晶體管(N2)、113為晶體管(N21)、104為主要字線輸入φ(mwln0)、106為區(qū)域字線輸出φ(lw10)、107為字線驅(qū)動輸入(wldr)、108為字線反相驅(qū)動輸入(wldm)、109為參考電位、114為主要字線輸入I(mwln1)、116為區(qū)域字線輸出I(lw11)、131為晶體管(N3)、501為第一區(qū)域字線解碼器、502為第二區(qū)域字線解碼器、503為NMOS器件、401和402為晶體管(N1)的有源區(qū)(AA)、405為晶體管N1的金屬氧化物柵極、403和404為晶體管(N2)的有源區(qū)(AA)、406為晶體管(N2)的金屬氧化物柵極、曲線1為主要字線輸入φ(mwln0)上的信號、曲線2為主要字線輸入I(mwln1)上的信號、曲線3為字線驅(qū)動輸入(wldr)107上的信號、曲線4為字線反相驅(qū)動輸入(wldm)108上的信號、曲線5為區(qū)域字線輸出φ(lw10)106上的信號、曲線6為區(qū)域字線輸出I(lw11)116的信號。
實(shí)施例參考圖4，該圖示出在一半導(dǎo)體存儲器中第一區(qū)域字線解碼器和第二區(qū)域字線解碼器共用一n型溝道金屬氧化物半導(dǎo)體(NMOS)器件。方塊501為具有一第一區(qū)域字線(lw10)106做為輸出的一第一區(qū)域字線解碼器。方塊502為具有一第二區(qū)域字線(lw11)116做為輸出的一第二區(qū)域字線解碼器。接下來，方塊503為連接于上述第一區(qū)域字線(lw10)106和第二區(qū)域字線(lw11)116之間的NMOS器件。因此，方塊503由第一區(qū)域字線解碼器和第二區(qū)域字線解碼器共用，其參與第一區(qū)域字線和第二區(qū)域字線的解碼。
現(xiàn)參考圖5，該圖示出依據(jù)本發(fā)明一較佳實(shí)施例的電路圖。解碼器500包括二個(gè)區(qū)域字線解碼器501、502以及器件503。第一區(qū)域字線解碼器501具有一主要字線輸入φ(mwln0)104、p型溝道晶體管(P1)101、n型溝道晶體管(N1)102及第一區(qū)域字線輸出φ(lw10)106，用來將第一主要字線解碼。第二區(qū)域字線解碼器502具有一主要字線輸入I(mwln1)114、晶體管(P2)111、晶體管(N2)112及第二區(qū)域字線輸出I(lw11)116，用來將第二主要字線解碼。器件503為一n型溝道晶體管，它連接于輸出(lw10)與輸出(lw11)之間，并為這二個(gè)輸出的解碼所共享。
p型溝道晶體管(P1)101和n型溝道晶體管(N1)102以串聯(lián)形式連接于字線驅(qū)動輸入(wldr)107及一參考電位109之間。p型溝道晶體管(P2)111與n型溝道晶體管(N2)112也具有相同的連接方式。晶體管101和102的柵極連接到輸入104，而晶體管111及112的柵極連接到輸入114。輸出106連接到晶體管101和102的連接處。輸出116連接到晶體管111和112的連接處。n型溝道晶體管(N3)131的源極和漏極分別連接到第一區(qū)域字輸出φ(lw10)106和第二區(qū)域字輸出I(lw11)116，而n型溝道晶體管(N3)131的柵極連接于字線反相驅(qū)動輸入(wldm)108。
現(xiàn)參考圖6，該圖示出圖5中電路的輸入及輸出信號。曲線1和2分別代表輸入(mwln0)104及輸入(mwln1)114上的信號，其中輸入(mwln1)114為一固定電位Vh。曲線3和4分別代表字線驅(qū)動輸入(wldr)107及字線反相驅(qū)動輸入(wldrn)108上的信號。曲線5表示出由于圖5中的電路解碼結(jié)果，而使得輸出(lw10)106在一周期間為一正電位。在本范圍例中，因?yàn)閰^(qū)域字線解碼器502沒有被選擇，所以曲線6顯示輸出(lw11)116為0電位。
現(xiàn)參考圖7，該圖示出圖5的電路在一硅晶片上的晶體管排列。晶體管(P1)101、(N1)102、(P2)111及(N2)112為正交排列，其中晶體管(P1)和(P2)在同一行，而晶體管(N1)及(N2)是在另外一相鄰行。此外，晶體管(P1)及(N1)是在同一列上，而晶體管(P2)和(N2)是在另外一相鄰列上。一n型晶體管(N3)131夾于晶體管(N1)和晶體管(N2)之間。值得注意的，是為節(jié)約空間，在本發(fā)明中已刪除現(xiàn)有晶體管(N11)103及(N21)113所占的第三行。
參考圖8，該圖示出晶體管(N1)、(N2)及(N3)的詳細(xì)布置圖。區(qū)域401和402代表晶體管(N1)的有源區(qū)(AA)或n型區(qū)域(源極和漏極)，區(qū)域405為晶體管(N1)的金屬氧化物柵極，其連接到輸入(mwln0)104。區(qū)域403和404為晶體管(N2)的有源區(qū)(AA)或n型區(qū)域(源極和漏極)。區(qū)域406為晶體管(N2)的金屬氧化物柵極，其連接到輸入(mwln1)114。晶體管(N2)131利用區(qū)域402和403做為其源極和漏極而安置于區(qū)域(AA)或n型區(qū)域402和403之間。因?yàn)椴迦雗型溝道晶體管N3，所以區(qū)域402和403不需有隔離程序，因此可放寬n型隔離規(guī)則以及可改善合格率。金屬氧化物柵極407放置于區(qū)域402及403之間，成為晶體管(N3)的柵極。金屬氧化物柵極407連接輸入(wldrn)108。n型區(qū)域402及403分別連接到輸出(lw10)106和(lw11)116。因此晶體管N3不需要額外的空間，而每一區(qū)域字線解碼器幾乎只需用到二個(gè)晶體管所需的布置空間。
從圖7和圖8可明顯了解，用來隔離n型區(qū)域的金屬氧化物柵極彼此平行。同樣地，n型區(qū)域也是彼此平行，并且平行于上述金屬氧化物柵極。晶體管(P1)和(P2)的結(jié)構(gòu)和上述n型溝道晶體管(N1)和(N2)相似，其具有對應(yīng)于源極和漏極的p型區(qū)域及用來將此p型區(qū)域隔離的金屬氧化物柵極。此外，p型溝道晶體管(P1)和(P2)和n型溝道晶體管(N1)和(N2)彼此靠近。
本發(fā)明的優(yōu)點(diǎn)是可減少區(qū)域字線解碼器的尺寸，進(jìn)而減少晶片面積及借助放寬n型隔離規(guī)則來改善存儲器單元的運(yùn)用，進(jìn)而改善合格率。當(dāng)半導(dǎo)體制程進(jìn)入到0.35μm和0.25μm制程時(shí)，晶體管的尺寸比字線間距以更快速度縮小之際，上述本發(fā)明所提出的改善顯得更為重要。因?yàn)樾枰芏嘟獯a器電路，所以需減少使用區(qū)域字線的解碼器的尺寸。
雖然本發(fā)明已以一較佳實(shí)施例揭露如上，然而該實(shí)施例并非用以限定本發(fā)明，任何熟習(xí)此項(xiàng)技術(shù)的人員，在不脫離本發(fā)明的精神和范圍的情況下，可對其做出各種更動與潤飾，而本發(fā)明的保護(hù)范圍以后附的權(quán)利要求書所限定的為準(zhǔn)。
權(quán)利要求
1．一種在半導(dǎo)體存儲器中的一第一區(qū)域字線解碼器和第二區(qū)域字線解碼器間共享一n型金屬氧化物半導(dǎo)體的方法，包括步驟提供具有一第一區(qū)域字線的一第一區(qū)域字線解碼器；提供具有一第二區(qū)域字線的一第二區(qū)域字線解碼器；提供一n型溝道金屬氧化物半導(dǎo)體器件；將該n型溝道金屬氧化物半導(dǎo)體器件連接于該第一區(qū)域字線和該第二區(qū)域字線之間；以及在該第一區(qū)域字線解碼器和該第二區(qū)域字線解碼器之間共享該n型溝道金屬氧化物半導(dǎo)體器件。
2．如權(quán)利要求1所述的方法，其中所述n型金屬氧化物半導(dǎo)體器件參與所述第一區(qū)域字線的解碼。
3．如權(quán)利要求1所述的方法，其中所述n型金屬氧化物半導(dǎo)體器件參與所述第二區(qū)域字線的解碼。
4．具有可供一第一區(qū)域字線解碼器和第二區(qū)域字線解碼器共享的一n型金屬氧化物半導(dǎo)體的一字解碼器電路，包括一第一區(qū)域字線解碼器，用來起動一第一區(qū)域字線；一第二區(qū)域字線解碼器，用來起動一第二區(qū)域字線；以及一n型金屬氧化物半導(dǎo)體器件，它連接于該第一區(qū)域字線和該第二區(qū)域字線之間。
5．存儲器中的一字線解碼器電路，包括一參考電位；一第一區(qū)域字線解碼器，其具有一輸入(mwln0)、輸入(wldr)及輸出(lw10)，該第一區(qū)域字線解碼器起動該輸出(lw10)；一第二區(qū)域字線解碼器，其具有一輸入(mwln1)、輸入(wldr)及輸出(lw11)，該第二區(qū)域字線解碼器起動該輸出(lw11)；以及一n型溝道金屬氧化物半導(dǎo)體器件，其連接于該輸出(lw10)及輸出(lw11)之間，且具有一輸入(wldrn)。
6．如權(quán)利要求5所述的字線解碼器，其中所述第一區(qū)域字線解碼器包括一第一p型溝道晶體管，其具有一源極-漏極路徑及一柵極，該第一p型溝道晶體管的該源極-漏極路徑連接到所述輸入(wldr)和所述輸出(lw10)之間，而該第一p型溝道晶體管的該柵極連接到所述輸入(mwln0)；一第一n型溝道晶體管，其具有一漏極-源極路徑及一柵極，該第一n型溝道晶體管的該漏極-源極連接到所述輸出(lw10)及所述參考電位之間，而該第一n型溝道晶體管的該柵極連接到所述輸入(mwln0)。
7．如權(quán)利要求5所述的字線解碼器，其中所述第二區(qū)域字線解碼器包括一第二p型溝道晶體管，其具有一源極-漏極路徑及一柵極，該第二p型溝道晶體管的該源極-漏極路徑連接于所述輸入(wldr)和所述輸出(lw11)之間，而該第二p型溝道晶體管的該柵極連接到所述輸入(mwln1)；一第二n型溝道晶體管，其具有一漏極-源極路徑及一柵極，該第二n型溝道晶體管的該漏極-源極路徑連接于所述輸出(lw11)及所述參考電位之間，而該第二n型溝道晶體管的該柵極連接到所述輸入(mwln1)。
8．如權(quán)利要求5所述的字線解碼器，其中所述n型溝道金屬氧化物半導(dǎo)體器件包括一第三n型溝道晶體管，其具有一漏極-源極路徑及一柵極，該第三n型溝道晶體管的該漏極-源極連接于所述輸出(lw10)和所述輸出(lw11)之間，而該第三n型溝道晶體管的該柵極連接到所述輸入(wldm)。
9．具有可供一第一區(qū)域字線解碼器和第二區(qū)域字線解碼器共享的一n型金屬氧化物半導(dǎo)體的一字線解碼器電路的結(jié)構(gòu)，包括一第一n型溝道晶體管，其具有一第一n型區(qū)域、第二n型區(qū)域及第一金屬氧化物柵極；一第二n型溝道晶體管，其具有一第三n型區(qū)域、第四n型區(qū)域及第二金屬氧化物柵極；以及一第三n型溝道晶體管，其具有該第二n型區(qū)域、第三n型區(qū)域及第三金屬氧化物柵極。
10．如權(quán)利要求9所述的結(jié)構(gòu)，其中所有所述n型區(qū)域位于一有源區(qū)域中。
11．如權(quán)利要求9所述的結(jié)構(gòu)，其中所述第一n型區(qū)域借助所述第一金屬氧化物柵極而與所述第二n型區(qū)域隔離。
12．如權(quán)利要求9所述的結(jié)構(gòu)，其中所述第三n型區(qū)域借助所述第二金屬氧化物柵極而與所述第四n型區(qū)域隔離。
13．如權(quán)利要求9所述的結(jié)構(gòu)，其中所述第二n型區(qū)域借助所述第三金屬氧化物柵極而與所述第三n型區(qū)域隔離。
14．如權(quán)利要求9所述的結(jié)構(gòu)，其中所述金屬氧化物柵極在所述n型區(qū)域中彼此平行。
15．如權(quán)利要求9所述的結(jié)構(gòu)，其中包括一第一p型溝道晶體管，其具有一第一p型區(qū)域、第二p型區(qū)域及第一金屬氧化物柵極；以及一第二p型溝道晶體管，其具有一第三p型區(qū)域、第四p型區(qū)域及第二金屬氧化物柵極。
16．如權(quán)利要求14所述的結(jié)構(gòu)，其中所述第一p型溝道晶體管靠近所述第一n型溝道晶體管。
17．如權(quán)利要求14所述的結(jié)構(gòu)，其中所述第二p型溝道晶體管靠近所述第二n型溝道晶體管。
18．如權(quán)利要求14所述的結(jié)構(gòu)，其中所述金屬氧化物柵極在所述p型區(qū)域中彼此平行。
全文摘要
本發(fā)明是一種減少存儲器中區(qū)域字線解碼器的半導(dǎo)體面積的方法和電路。該區(qū)域字線解碼器的半導(dǎo)體面積的減少可借助去除具有三個(gè)晶體管的區(qū)域字線解碼器中的一個(gè)晶體管,以及加入可供二個(gè)區(qū)域字線解碼器共用的第五個(gè)晶體管來實(shí)現(xiàn)。因?yàn)樵摰谖鍌€(gè)晶體管被安置在二個(gè)已存在的晶體管之間而不會增加任何面積,所以被去被的兩個(gè)晶體管所占用的面積可不再需要。
文檔編號G11C11/40GK1233835SQ9810776
公開日1999年11月3日 申請日期1998年4月29日 優(yōu)先權(quán)日1998年4月29日
發(fā)明者林元泰, 霍華德·C·基爾希 申請人:世界先進(jìn)積體電路股份有限公司