本實(shí)用新型涉及存儲(chǔ)器技術(shù)領(lǐng)域，特別是涉及一種測(cè)試電路、一種閃存和一種測(cè)試系統(tǒng)。

背景技術(shù)：

NOR Flash(閃存)芯片采用疊柵NMOS管，如圖1所示，疊柵NMOS管包括柵端-控制柵Gc和浮置柵Gf，柵端-控制柵Gc和浮置柵Gf重疊。對(duì)NOR Flash Cell(單元)進(jìn)行Program(編程)的方式是采用熱電子注入使浮置柵Gf充電的方式，而對(duì)NOR Flash Cell進(jìn)行Erase(擦除)的過(guò)程是利用隧道效應(yīng)，使得浮置柵Gf上的電子通過(guò)隧道區(qū)A釋放掉的過(guò)程。當(dāng)對(duì)NOR Flash Cell進(jìn)行Erase操作時(shí)，施加在控制柵Gc和源端S上的電壓，通過(guò)浮置柵Gf-源端S間的電容和浮置柵Gf-控制柵Gc間的電容分壓到隧道區(qū)A上。為了使施加到隧道區(qū)A上的電壓盡量大，需要盡可能減小浮置柵Gf-源端S間的電容，這要求隧道區(qū)A的面積制作的非常小。因此，在制作NOR Flash Cell時(shí)，對(duì)NOR Flash Cell的氧化層厚度和耐壓特性都有比較高的要求。在對(duì)NOR Flash進(jìn)行CP(Circuit Probin，晶圓測(cè)試)測(cè)試中，一個(gè)很重要的測(cè)試環(huán)節(jié)就是對(duì)NOR Flash cell進(jìn)行耐壓測(cè)試。這是因?yàn)樵趯?duì)NOR Flash Cell進(jìn)行Erase操作時(shí)，通常會(huì)在柵端施加負(fù)壓(-9V)，在PWELL端施加較高的正壓(9V)，以滿足Erase操作在強(qiáng)度和速度上的要求。但因?yàn)楦≈脰臛f-溝道間的氧化層極薄，浮置柵Gf-溝道間產(chǎn)生巨大場(chǎng)強(qiáng)時(shí)易導(dǎo)致氧化層擊穿，因此，需要通過(guò)耐壓測(cè)試找到NOR Flash cell所能承受的最大壓差。

現(xiàn)有技術(shù)中，耐壓測(cè)試會(huì)參照Erase操作的加壓方式，直接在柵端-控制柵Gc施加負(fù)壓(-9V)，在PWELL端施加正壓(9V)，持續(xù)一定時(shí)間，這個(gè)過(guò)程相當(dāng)于幾十次的Erase。如果NOR Flash cell的耐壓能力有限，浮置柵Gf-溝道間的氧化層會(huì)被擊穿，從而產(chǎn)生較大的穿通電流，由此，耐壓能力弱的NOR Flash cell即被挑選出來(lái)。

現(xiàn)有技術(shù)中的耐壓測(cè)試方式存在以下缺陷：耐壓測(cè)試類似于進(jìn)行Erase操作的過(guò)程，這樣某些Erase速度強(qiáng)度較快的NOR Flash cell就會(huì)有Over-erase(過(guò)擦除)效應(yīng)產(chǎn)生(即NOR Flash cell的VT電壓降到0V以下)，Over-erase的NOR Flash cell所產(chǎn)生的漏電流會(huì)影響對(duì)其它耐壓能力弱的NOR Flash cell的耐壓性判斷。因此，現(xiàn)有技術(shù)中的耐壓測(cè)試中還包含一個(gè)Over-erase Correction(校正)過(guò)程，以消除Over-erase效應(yīng)的影響。而增加的Over-erase Correction過(guò)程，大大增加了耐壓測(cè)試的時(shí)間。

技術(shù)實(shí)現(xiàn)要素：

鑒于上述問(wèn)題，本實(shí)用新型實(shí)施例的目的在于提供一種測(cè)試電路、一種閃存和一種測(cè)試系統(tǒng)，以解決現(xiàn)有技術(shù)中的耐壓測(cè)試方式耐壓測(cè)試時(shí)間長(zhǎng)的問(wèn)題。

為了解決上述問(wèn)題，本實(shí)用新型實(shí)施例公開了一種測(cè)試電路，應(yīng)用于閃存，所述閃存包括多個(gè)存儲(chǔ)單元，每個(gè)所述存儲(chǔ)單元由疊柵NMOS管構(gòu)成，所述測(cè)試電路包括：

第一加壓模塊，所述第一加壓模塊與至少一個(gè)所述疊柵NMOS管的柵端相連，所述第一加壓模塊接收第一耐壓控制信號(hào)和擦除控制信號(hào)，當(dāng)所述第一耐壓控制信號(hào)有效且所述擦除控制信號(hào)無(wú)效時(shí)，所述第一加壓模塊向所述至少一個(gè)疊柵NMOS管的柵端施加正電壓；

第二加壓模塊，所述第二加壓模塊與所述至少一個(gè)疊柵NMOS管的PWELL端相連，所述第二加壓模塊接收第二耐壓控制信號(hào)和所述擦除控制信號(hào)，當(dāng)所述第二耐壓控制信號(hào)有效且所述擦除控制信號(hào)無(wú)效時(shí)，所述第二加壓模塊向所述至少一個(gè)疊柵NMOS管的PWELL端施加負(fù)電壓。

可選地，所述第一耐壓控制信號(hào)在高電平時(shí)有效，或所述第一耐壓控制信號(hào)在低電平時(shí)有效。

可選地，所述第二耐壓控制信號(hào)在高電平時(shí)有效，或所述第二耐壓控制信號(hào)在低電平時(shí)有效。

可選地，所述擦除控制信號(hào)在高電平時(shí)無(wú)效，或所述擦除控制信號(hào)在低電平時(shí)無(wú)效。

可選地，所述第一加壓模塊包括：

第一反相器，所述第一反相器的輸入端接收所述第一耐壓控制信號(hào)，所述第一反相器的電源端與所述正電壓的提供端相連；

第一PMOS管，所述第一PMOS管的柵端與所述第一反相器的輸出端相連，所述第一PMOS管的源端與所述正電壓的提供端相連，所述第一PMOS管的漏端與所述至少一個(gè)疊柵NMOS管的柵端相連；

第一與非門，所述第一與非門的第一輸入端接收所述擦除控制信號(hào)，所述第一與非門的第二輸入端接收地址譯碼信號(hào)，所述第一與非門的電源端與所述閃存的電源端相連；

第二反相器，所述第二反相器的輸入端與所述第一與非門的輸出端相連，所述第二反相器的電源端與所述閃存的電源端相連；

第一雙阱NMOS管，所述第一雙阱NMOS管的柵端與所述第二反相器的輸出端相連，所述第一雙阱NMOS管的漏端分別與所述第一PMOS管的漏端和所述至少一個(gè)疊柵NMOS管的柵端相連，所述第一雙阱NMOS管的P阱端與所述負(fù)電壓的提供端相連，所述第一雙阱NMOS管的N阱端與所述閃存的電源端相連。

可選地，所述第二加壓模塊包括：

第三反相器，所述第三反相器的輸入端接收所述第二耐壓控制信號(hào)；

第二與非門，所述第二與非門的第一輸入端接收所述擦除控制信號(hào)，所述第二與非門的第二輸入端與所述第三反相器的輸出端相連，所述第二與非門的電源端與所述閃存的電源端相連；

第四反相器，所述第四反相器的輸入端與所述第二與非門的輸出端相連，所述第四反相器的電源端與所述閃存的電源端相連；

第五反相器，所述第五反相器的輸入端與所述第四反相器的輸出端相連，所述第五反相器的電源端與所述正電壓的提供端相連；

第二PMOS管，所述第二PMOS管的柵端與所述第五反相器的輸出端相連，所述第二PMOS管的源端與所述正電壓的提供端相連，所述第二PMOS管的漏端與所述至少一個(gè)疊柵NMOS管的PWELL端相連；

第二雙阱NMOS管，所述第二雙阱NMOS管的柵端接收所述第二耐壓控制信號(hào)，所述第二雙阱NMOS管的漏端分別與所述第二PMOS管的漏端和所述至少一個(gè)疊柵NMOS管的PWELL端相連，所述第二雙阱NMOS管的P阱端與所述負(fù)電壓的提供端相連，所述第二雙阱NMOS管的N阱端與所述閃存的電源端相連。

為了解決上述問(wèn)題，本實(shí)用新型實(shí)施例還公開了一種閃存，包括至少一個(gè)所述的測(cè)試電路和多個(gè)存儲(chǔ)單元，每個(gè)所述存儲(chǔ)單元由疊柵NMOS管構(gòu)成，每個(gè)所述疊柵NMOS管與一所述測(cè)試電路相連。

為了解決上述問(wèn)題，本實(shí)用新型實(shí)施例還公開了一種測(cè)試系統(tǒng)，包括所述的閃存和控制器，所述控制器分別與所述閃存中的各測(cè)試電路相連，所述控制器用于產(chǎn)生第一耐壓控制信號(hào)、第二耐壓控制信號(hào)和擦除控制信號(hào)，并分別輸出至所述各測(cè)試電路。

本實(shí)用新型實(shí)施例包括以下優(yōu)點(diǎn)：在對(duì)閃存進(jìn)行耐壓測(cè)試時(shí)，若第一加壓模塊接收的第一耐壓控制信號(hào)有效且擦除控制信號(hào)無(wú)效時(shí)，則第一加壓模塊分別向至少一個(gè)疊柵NMOS管的柵端施加正電壓，若第二加壓模塊接收的第二耐壓控制信號(hào)有效且擦除控制信號(hào)無(wú)效，則第二加壓模塊分別向至少一個(gè)疊柵NMOS管的PWELL端施加負(fù)電壓，直至所有疊柵NMOS管均被施加電壓。在測(cè)試電路對(duì)疊柵NMOS管進(jìn)行耐壓測(cè)試的過(guò)程中，由于疊柵NMOS管的柵端承受正電壓，疊柵NMOS管的PWELL端承受負(fù)電壓，疊柵NMOS管對(duì)應(yīng)的存儲(chǔ)單元不會(huì)產(chǎn)生Over-erase效應(yīng)，無(wú)需進(jìn)行Over-eraseCorrection的過(guò)程，因此，本實(shí)用新型實(shí)施例可以有效減小存儲(chǔ)單元的耐壓測(cè)試時(shí)間和耐壓測(cè)試成本。

附圖說(shuō)明

圖1是疊柵NMOS管的結(jié)構(gòu)示意圖；

圖2是本實(shí)用新型的一種測(cè)試電路實(shí)施例的結(jié)構(gòu)框圖；

圖3是本實(shí)用新型的一種測(cè)試電路具體實(shí)施例的結(jié)構(gòu)示意圖。

具體實(shí)施方式

為使本實(shí)用新型的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)的說(shuō)明。

參照?qǐng)D2，其示出了本實(shí)用新型的一種測(cè)試電路1實(shí)施例的結(jié)構(gòu)框圖，其中，閃存包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元由疊柵NMOS管2構(gòu)成，該測(cè)試電路1具體可以包括如下模塊：第一加壓模塊10，第一加壓模塊10與至少一個(gè)疊柵NMOS管2的柵端相連，第一加壓模塊10用于接收第一耐壓控制信號(hào)TBALLWL和擦除控制信號(hào)ERS_EN，當(dāng)?shù)谝荒蛪嚎刂菩盘?hào)TBALLWL有效且擦除控制信號(hào)ERS_EN無(wú)效時(shí)，第一加壓模塊10向至少一個(gè)疊柵NMOS管2的柵端施加正電壓V+；第二加壓模塊20，第二加壓模塊20與至少一個(gè)疊柵NMOS管2的PWELL端相連，第二加壓模塊20用于接收第二耐壓控制信號(hào)TBPWNV和擦除控制信號(hào)ERS_EN，當(dāng)?shù)诙蛪嚎刂菩盘?hào)TBPWNV有效且擦除控制信號(hào)ERS_EN無(wú)效時(shí)，第二加壓模塊20向至少一個(gè)疊柵NMOS管2的PWELL端施加負(fù)電壓V-。

其中，當(dāng)?shù)谝荒蛪嚎刂菩盘?hào)TBALLWL有效且擦除控制信號(hào)ERS_EN無(wú)效時(shí)，第一加壓模塊10向至少一個(gè)疊柵NMOS管2的柵端施加正電壓V+，當(dāng)?shù)诙蛪嚎刂菩盘?hào)TBPWNV有效且擦除控制信號(hào)ERS_EN無(wú)效時(shí)，第二加壓模塊20向至少一個(gè)疊柵NMOS管2的PWELL端施加負(fù)電壓V-，此時(shí)，測(cè)試電路1對(duì)至少一個(gè)疊柵NMOS管2進(jìn)行耐壓測(cè)試。由于在耐壓測(cè)試過(guò)程中，疊柵NMOS管2的柵端承受正電壓V+，疊柵NMOS管2的PWELL端承受負(fù)電壓V-，因此，疊柵NMOS管2對(duì)應(yīng)的存儲(chǔ)單元不會(huì)產(chǎn)生Over-erase效應(yīng)，無(wú)需對(duì)疊柵NMOS管2對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行Over-erase Correction的過(guò)程，因此，本實(shí)用新型實(shí)施例可以有效減小存儲(chǔ)單元的耐壓測(cè)試時(shí)間和耐壓測(cè)試成本。

可選地，第一耐壓控制信號(hào)TBALLWL可以在高電平時(shí)有效，或第一耐壓控制信號(hào)TBALLWL可以在低電平時(shí)有效?？蛇x地，第二耐壓控制信號(hào)TBPWNV可以在高電平時(shí)有效，或第二耐壓控制信號(hào)TBPWNV可以在低電平時(shí)有效?？蛇x地，擦除控制信號(hào)ERS_EN可以在高電平時(shí)無(wú)效，或擦除控制信號(hào)ERS_EN可以在低電平時(shí)無(wú)效。

可選地，參照?qǐng)D3，在本實(shí)用新型的一個(gè)具體實(shí)施例中，第一加壓模塊10可以包括：第一反相器F1，第一反相器F1的輸入端接收第一耐壓控制信號(hào)TBALLWL，第一反相器F1的電源端與正電壓V+的提供端相連；第一PMOS管P1，第一PMOS管P1的柵端與第一反相器F1的輸出端相連，第一PMOS管P1的源端與正電壓V+的提供端相連，第一PMOS管P1的漏端與至少一個(gè)疊柵NMOS管2的柵端相連；第一與非門AN1，第一與非門AN1的第一輸入端接收擦除控制信號(hào)ERS_EN，第一與非門AN1的第二輸入端接收地址譯碼信號(hào)，第一與非門AN1的電源端與閃存的電源端相連，閃存的電源端提供電壓VCC；第二反相器F2，第二反相器F2的輸入端與第一與非門AN1的輸出端相連，第二反相器F2的電源端與閃存的電源端相連；第一雙阱NMOS管N1，第一雙阱NMOS管N1的柵端與第二反相器F2的輸出端相連，第一雙阱NMOS管N1的漏端分別與第一PMOS管P1的漏端和至少一個(gè)疊柵NMOS管2的柵端相連，第一雙阱NMOS管N1的P阱端與負(fù)電壓V-的提供端相連，第一雙阱NMOS管N1的N阱端與閃存的電源端相連。

可選地，參照?qǐng)D3，在本實(shí)用新型的一個(gè)具體實(shí)施例中，第二加壓模塊20可以包括：第三反相器F3，第三反相器F3的輸入端接收第二耐壓控制信號(hào)TBPWNV；第二與非門AN2，第二與非門AN2的第一輸入端接收擦除控制信號(hào)ERS_EN，第二與非門AN2的第二輸入端與第三反相器F3的輸出端相連，第二與非門AN2的電源端與閃存的電源端相連；第四反相器F4，第四反相器F4的輸入端與第二與非門AN2的輸出端相連，第四反相器F4的電源端與閃存的電源端相連；第五反相器F5，第五反相器F5的輸入端與第四反相器F4的輸出端相連，第五反相器F5的電源端與正電壓V+的提供端相連；第二PMOS管P2，第二PMOS管P2的柵端與第五反相器F5的輸出端相連，第二PMOS管P2的源端與正電壓V+的提供端相連，第二PMOS管P2的漏端與至少一個(gè)疊柵NMOS管2的PWELL端相連；第二雙阱NMOS管N2，第二雙阱NMOS管N2的柵端接收第二耐壓控制信號(hào)TBPWNV，第二雙阱NMOS管N2的漏端分別與第二PMOS管P2的漏端和至少一個(gè)疊柵NMOS管2的PWELL端相連，第二雙阱NMOS管N2的P阱端與負(fù)電壓V-的提供端相連，第二雙阱NMOS管N2的N阱端與閃存的電源端相連。圖3中，至少一個(gè)疊柵NMOS管2為一個(gè)疊柵NMOS管2。

圖3中，第一耐壓控制信號(hào)TBALLWL、第二耐壓控制信號(hào)TBPWNV為高電平時(shí)有效，擦除控制信號(hào)ERS_EN為低電平時(shí)無(wú)效。當(dāng)?shù)谝荒蛪嚎刂菩盘?hào)TBALLWL有效且擦除控制信號(hào)ERS_EN無(wú)效時(shí)，第一加壓模塊10中第一PMOS管P1導(dǎo)通，第一雙阱NMOS管N1關(guān)閉，此時(shí)，第一加壓模塊10向疊柵NMOS管2的柵端施加正電壓V+；當(dāng)?shù)诙蛪嚎刂菩盘?hào)TBPWNV有效且擦除控制信號(hào)ERS_EN無(wú)效時(shí)，第二加壓模塊20中第二PMOS管P2關(guān)閉，第二雙阱NMOS管N2導(dǎo)通，此時(shí)，第二加壓模塊20向疊柵NMOS管2的PWELL端施加負(fù)電壓V-。

需要說(shuō)明的是，圖3中，當(dāng)?shù)谝荒蛪嚎刂菩盘?hào)TBALLWL無(wú)效且擦除控制信號(hào)ERS_EN有效時(shí)，第一加壓模塊10中第一PMOS管P1關(guān)閉，第一雙阱NMOS管N1導(dǎo)通，此時(shí)，第一加壓模塊10向疊柵NMOS管2的柵端施加負(fù)電壓V-，當(dāng)?shù)诙蛪嚎刂菩盘?hào)TBPWNV無(wú)效且擦除控制信號(hào)ERS_EN有效時(shí)，第二加壓模塊20中第二PMOS管P2導(dǎo)通，第二雙阱NMOS管N2關(guān)閉，此時(shí)，第二加壓模塊20向疊柵NMOS管2的PWELL端施加正電壓V+。由此可見，圖3所示的測(cè)試電路1還可以實(shí)現(xiàn)對(duì)疊柵NMOS管2進(jìn)行擦除操作的加壓方式。

本實(shí)用新型實(shí)施例的測(cè)試電路包括以下優(yōu)點(diǎn)：在對(duì)閃存進(jìn)行耐壓測(cè)試時(shí)，若第一加壓模塊接收的第一耐壓控制信號(hào)有效且擦除控制信號(hào)無(wú)效時(shí)，則第一加壓模塊分別向至少一個(gè)疊柵NMOS管的柵端施加正電壓，若第二加壓模塊接收的第二耐壓控制信號(hào)有效且擦除控制信號(hào)無(wú)效，則第二加壓模塊分別向至少一個(gè)疊柵NMOS管的PWELL端施加負(fù)電壓，直至所有疊柵NMOS管均被施加電壓。在測(cè)試電路對(duì)疊柵NMOS管進(jìn)行耐壓測(cè)試的過(guò)程中，疊柵NMOS管對(duì)應(yīng)的存儲(chǔ)單元不會(huì)產(chǎn)生Over-erase效應(yīng)，無(wú)需進(jìn)行Over-erase Correction的過(guò)程，因此，本實(shí)用新型實(shí)施例的測(cè)試電路可以有效減小存儲(chǔ)單元的耐壓測(cè)試時(shí)間和耐壓測(cè)試成本。另外，本實(shí)用新型實(shí)施例的測(cè)試電路還可以實(shí)現(xiàn)對(duì)疊柵NMOS管進(jìn)行擦除操作的加壓方式。

本實(shí)用新型實(shí)施例還公開了一種閃存，包括至少一個(gè)上述的測(cè)試電路1和多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元由疊柵NMOS管2構(gòu)成，每個(gè)疊柵NMOS管2與一測(cè)試電路1相連。

具體地，當(dāng)測(cè)試電路1與閃存中全部的疊柵NMOS管2相連時(shí)，則通過(guò)一個(gè)測(cè)試電路1即可完成對(duì)閃存中各存儲(chǔ)單元的耐壓測(cè)試。當(dāng)測(cè)試電路1與閃存中部分疊柵NMOS管2相連時(shí)，則可以通過(guò)多個(gè)測(cè)試電路1完成對(duì)閃存中各存儲(chǔ)單元的耐壓測(cè)試，其中，每個(gè)測(cè)試電路1分別與不同的疊柵NMOS管2相連。

本實(shí)用新型實(shí)施例的閃存包括以下優(yōu)點(diǎn)：通過(guò)至少一個(gè)上述的測(cè)試電路對(duì)多個(gè)存儲(chǔ)單元進(jìn)行耐壓測(cè)試，由于在耐壓測(cè)試過(guò)程中，疊柵NMOS管的柵端承受正電壓，疊柵NMOS管的PWELL端承受負(fù)電壓，因此，疊柵NMOS管對(duì)應(yīng)的存儲(chǔ)單元不會(huì)產(chǎn)生Over-erase效應(yīng)，無(wú)需對(duì)疊柵NMOS管對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行Over-erase Correction的過(guò)程，因此，本實(shí)用新型實(shí)施例可以有效減小存儲(chǔ)單元的耐壓測(cè)試時(shí)間和耐壓測(cè)試成本。另外，閃存中的測(cè)試電路還可以實(shí)現(xiàn)對(duì)疊柵NMOS管進(jìn)行擦除操作的加壓方式。

本實(shí)用新型實(shí)施例還公開了一種測(cè)試系統(tǒng)，包括上述的閃存和控制器，控制器分別與閃存中的各測(cè)試電路1相連，控制器用于產(chǎn)生第一耐壓控制信號(hào)TBALLWL、第二耐壓控制信號(hào)TBPWNV和擦除控制信號(hào)ERS_EN，并分別輸出至各測(cè)試電路1。

本實(shí)用新型實(shí)施例的測(cè)試系統(tǒng)包括以下優(yōu)點(diǎn)：采用上述的閃存，并通過(guò)控制器產(chǎn)生第一耐壓控制信號(hào)、第二耐壓控制信號(hào)和擦除控制信號(hào)，并分別輸出至各測(cè)試電路，以控制各測(cè)試電路對(duì)上述的閃存進(jìn)行耐壓測(cè)試、擦除操作。由于在耐壓測(cè)試過(guò)程中，閃存中疊柵NMOS管的柵端承受正電壓，疊柵NMOS管的PWELL端承受負(fù)電壓，因此，疊柵NMOS管對(duì)應(yīng)的存儲(chǔ)單元不會(huì)產(chǎn)生Over-erase效應(yīng)，無(wú)需對(duì)疊柵NMOS管對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行Over-erase Correction的過(guò)程，因此，本實(shí)用新型實(shí)施例可以有效減小存儲(chǔ)單元的耐壓測(cè)試時(shí)間和耐壓測(cè)試成本。

對(duì)于閃存實(shí)施例和測(cè)試系統(tǒng)實(shí)施例而言，由于其包括測(cè)試電路，所以描述的比較簡(jiǎn)單，相關(guān)之處參見方法實(shí)施例的部分說(shuō)明即可。

本說(shuō)明書中的各個(gè)實(shí)施例均采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說(shuō)明的都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似的部分互相參見即可。

盡管已描述了本實(shí)用新型實(shí)施例的優(yōu)選實(shí)施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造性概念，則可對(duì)這些實(shí)施例做出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu)選實(shí)施例以及落入本實(shí)用新型實(shí)施例范圍的所有變更和修改。

最后，還需要說(shuō)明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語(yǔ)僅僅用來(lái)將一個(gè)實(shí)體或者操作與另一個(gè)實(shí)體或操作區(qū)分開來(lái)，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語(yǔ)“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過(guò)程、方法、物品或者終端設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過(guò)程、方法、物品或者終端設(shè)備所固有的要素。在沒有更多限制的情況下，由語(yǔ)句“包括一個(gè)……”限定的要素，并不排除在包括所述要素的過(guò)程、方法、物品或者終端設(shè)備中還存在另外的相同要素。

以上對(duì)本實(shí)用新型所提供的一種測(cè)試電路、一種閃存和一種測(cè)試系統(tǒng)，進(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個(gè)例對(duì)本實(shí)用新型的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說(shuō)明只是用于幫助理解本實(shí)用新型的方法及其核心思想；同時(shí)，對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本實(shí)用新型的思想，在具體實(shí)施方式及應(yīng)用范圍上均會(huì)有改變之處，綜上所述，本說(shuō)明書內(nèi)容不應(yīng)理解為對(duì)本實(shí)用新型的限制。