本申請涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種位線驅(qū)動電路及非易失性存儲電路。

背景技術(shù)：

nvm(nonvolatilememory，非易失性存儲電路)需要許多驅(qū)動電路來控制非易失性存儲電路的工作，驅(qū)動電路用于控制字線(wordline，wl)、控制柵極(controlgate，cg)、位線驅(qū)動(bitline，bl)、源極線(sourceline，sl)和選擇柵極(selectline，sl)，以控制非易失性存儲電路在各操作過程的偏置電壓，包括編程操作、刪除操作和讀操作。

圖1示出在現(xiàn)有技術(shù)中bl驅(qū)動電路1’(位線驅(qū)動電路)和sl驅(qū)動電路2’(源極線驅(qū)動電路)。如圖1所示，讀模式下，第一pmos晶體管p1的源極與電壓源vcc連接，當(dāng)所述第一pmos晶體管p1的柵極輸入電壓為低電平值(例如0v)時，所述第一pmos晶體管p1導(dǎo)通，并將所述電壓源vcc的電壓經(jīng)漏極傳輸至位線bl中，以完成預(yù)充電(pre-charging)，接著所述第一pmos晶體管p1的柵極輸入電壓為高電平值(例如3.3v)時，所述第一pmos晶體管p1截止，當(dāng)選擇柵極sg選擇到該存儲單元時，第二pmos晶體管p2、第三pmos晶體管p3和第一nmos晶體管n1導(dǎo)通，則傳感放大電路3’通過所述第二pmos晶體管p2、第三pmos晶體管p3和所述第一nmos晶體管n1經(jīng)位線bl獲取讀信號。通常pmos晶體管的vg(柵極電壓)為0.7v，當(dāng)電壓源vcc超過1.5v情況下，毫無疑問地，傳感放大電路3’經(jīng)第二pmos管p2和第三pmos管p3可以加快讀速度。然而，當(dāng)電壓源vcc降低(例如1.2v或1v)時，較低的電壓源vcc輸入會降低從位線bl 到傳感放大電路3’(senseamplifier，sa)的傳輸速度，進而影響讀取速度。

技術(shù)實現(xiàn)要素：

本申請要解決的技術(shù)問題是，提供一種位線驅(qū)動電路及包括位線驅(qū)動電路的非易失性存儲電路，以能夠在低電源供應(yīng)產(chǎn)品中利用nmos晶體管的更高的柵極和基底的電壓差來提高讀傳感速度。

為解決上述技術(shù)問題，本申請?zhí)峁┝艘环N位線驅(qū)動電路，其中，所述位線驅(qū)動電路包括：

位線充電單元，其連接至第一穩(wěn)壓電源和第一輸入信號，以基于所述第一輸入信號將存儲單元充電至第一穩(wěn)壓電源值；

位線驅(qū)動單元，其連接至第二輸入信號、第三輸入信號、高壓開關(guān)電路的輸出端和所述位線充電單元的輸出端、以基于所述第二輸入信號控制所述存儲單元的開啟；

傳感放大電路保護單元，其連接至第四輸入信號、所述高壓開關(guān)電路的輸出端和傳感放大電路的輸入端，以控制所述傳感放大電路的輸入電壓；

第二穩(wěn)壓電源，其與所述位線充電單元、所述位線驅(qū)動單元和所述傳感放大電路保護單元相連；

第三穩(wěn)壓電源，其與所述位線驅(qū)動單元和所述傳感放大電路保護單元相連。

進一步地，所述位線充電單元包括：

第一nmos晶體管，其柵極連接至所述第一輸入信號、漏極連接至所述第一穩(wěn)壓電源、源極連接至所述存儲單元的輸入端、基底連接至所述第二穩(wěn)壓電源。

進一步地，所述位線驅(qū)動單元包括：

所述第二nmos晶體管，其柵極連接至第二輸入信號、漏極連接至所述第一nmos晶體管的源極、基底通過第一二極管連接至所述第二穩(wěn)壓電源；

所述第一二極管，其正極連接至所述第二nmos晶體管和所述第三穩(wěn)壓電源、負極連接至所述第二穩(wěn)壓電源；

所述第三nmos晶體管，其柵極連接至第三輸入信號、漏極連接至所述第二nmos晶體管的源極、基底通過第二二極管連接至所述第二穩(wěn)壓電源；

所述第二二極管，其正極連接至所述第三nmos晶體管和所述第三穩(wěn)壓電源、負極連接至所述第二穩(wěn)壓電源。

進一步地，所述傳感放大電路保護單元包括：

第四nmos晶體管，其柵極連接至所述第四輸入信號、漏極連接至所述第三nmos晶體管的源極、基底通過第三二極管連接至所述第二穩(wěn)壓電源、源極連接至傳感放大電路的輸入端；

所述第三二極管，其正極連接至所述第四nmos晶體管和所述第三穩(wěn)壓電源、負極連接至所述第二穩(wěn)壓電源。

進一步地，所述第一nmos晶體管、第二nmos晶體管、第三nmos晶體管和第四nmos晶體管均為高壓nmos晶體管。

進一步地，在讀模式下，所述第一穩(wěn)壓電源和所述第二穩(wěn)壓電源的電壓值均為1.0v～1.5v，在其他模式下，所述第一穩(wěn)壓電源的電壓值小于第二穩(wěn)壓電源的電壓值。所述第一輸入信號輸出2.8v～3.5v的高電平和接地電壓值的低電平。

根據(jù)本申請另一方面提供了一種非易失性存儲電路，其中，包括位線驅(qū)動電路、存儲單元、傳感放大電路、高壓開關(guān)電路和源極驅(qū)動電路。

其中，所述位線驅(qū)動電路包括：

位線充電單元，其連接至第一穩(wěn)壓電源和第一輸入信號，以基于所述第一輸入信號將所述存儲單元充電至第一穩(wěn)壓電源值；

位線驅(qū)動單元，其連接至第二輸入信號、高壓開關(guān)電路的輸出端和所述位線充電單元的輸出端、以基于所述第二輸入信號控制所述存儲單元的開啟；

傳感放大電路保護單元，其連接至第四輸入信號、所述高壓開關(guān) 電路的輸出端和傳感放大電路的輸入端，以控制所述傳感放大電路的輸入電壓；

第二穩(wěn)壓電源，其與所述位線充電單元、所述位線驅(qū)動單元和所述傳感放大電路保護單元相連；

第三穩(wěn)壓電源，其與所述位線驅(qū)動單元和所述傳感放大電路保護單元相連；

所述傳感放大電路用于感測和放大存儲單元的輸入電壓；

所述源極驅(qū)動電路，其連接至所述高壓開關(guān)電路的輸出端、第四輸入信號和第三穩(wěn)壓電源。

進一步地，所述位線充電單元包括：

第一nmos晶體管，其柵極連接至所述第一輸入信號、漏極連接至所述第一穩(wěn)壓電源、源極連接至所述存儲單元的輸入端、基底連接至所述第二穩(wěn)壓電源。

進一步的，所述位線驅(qū)動單元包括：

所述第二nmos晶體管，其柵極連接至第二輸入信號、漏極連接至所述第一nmos晶體管的源極、基底通過第一二極管連接至所述第二穩(wěn)壓電源；

所述第一二極管，其正極連接至所述第二nmos晶體管和所述第三穩(wěn)壓電源、負極連接至所述第二穩(wěn)壓電源；

所述第三nmos晶體管，其柵極連接至第三輸入信號、漏極連接至所述第二nmos晶體管的源極、基底通過第二二極管連接至所述第二穩(wěn)壓電源；

所述第二二極管，其正極連接至所述第三nmos晶體管和所述第三穩(wěn)壓電源、負極連接至所述第二穩(wěn)壓電源。

進一步的，所述傳感放大電路保護單元包括：

第四nmos晶體管，其柵極連接至所述第四輸入信號、漏極連接至所述第三nmos晶體管的源極、基底通過第三二極管連接至所述第二穩(wěn)壓電源、源極連接至傳感放大電路的輸入端；

所述第三二極管，其正極連接至所述第四nmos晶體管和所述第 三穩(wěn)壓電源、負極連接至所述第二穩(wěn)壓電源。

進一步地，所述第一nmos晶體管、第二nmos晶體管、第三nmos晶體管和第四nmos晶體管均為高壓nmos晶體管。

進一步地，在讀模式下，所述第一穩(wěn)壓電源和所述第二穩(wěn)壓電源的電壓值均為1.0v～1.5v，在其他模式下，所述第一穩(wěn)壓電源的電壓值小于第二穩(wěn)壓電源的電壓值。所述第一輸入信號輸出2.8v～3.5v的高電平和接地電壓值的低電平。

相比于現(xiàn)有技術(shù)，本申請所述位線驅(qū)動電路及包括位線驅(qū)動電路的非易失性存儲電路，通過利用nmos晶體管的更高的柵極和基底的電壓差來提高讀傳感速度，尤其在讀模式下，在較低的電壓源下，仍可以增加傳感放大電路讀信號的讀取速度，進而提高非易失性存儲電路的性能。

附圖說明

通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本申請的其它特征、目的和優(yōu)點將會變得更明顯：

圖1示出現(xiàn)有技術(shù)中非易失性存儲電路的簡要結(jié)構(gòu)示意圖；

圖2示出根據(jù)本申請一方面提供的一種具有優(yōu)選的位線驅(qū)動電路的非易失性存儲電路；

圖3示出根據(jù)本申請一優(yōu)選實施例中，第一電壓源為1.2v時，傳感放大電路輸入端的輸入信號的仿真結(jié)果示意圖；

圖4示出根據(jù)本申請另一優(yōu)選實施例中，第一電壓源為1.0v時，傳感放大電路輸入端的輸入信號的仿真結(jié)果示意圖。

附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。

具體實施方式

下面結(jié)合附圖對本申請作進一步詳細描述。

為解決上述技術(shù)問題，本申請?zhí)峁┝艘环N位線驅(qū)動電路1，其中，所述位線驅(qū)動電路1包括：位線充電單元、位線驅(qū)動單元、傳感放大電 路保護單元、第二穩(wěn)壓電源v2、第三穩(wěn)壓電源v3。

所述位線充電單元，其連接至第一穩(wěn)壓電源v1和第一輸入信號vin1，以基于所述第一輸入信號vin1將存儲單元4充電至第一穩(wěn)壓電源v1的電壓值。

所述位線驅(qū)動單元，其連接至第二輸入信號vin2、第三輸入信號vin3、高壓開關(guān)電路5的輸出端和所述位線充電單元的輸出端，以基于所述第二輸入信號vin2控制所述存儲單元4的開啟。

所述傳感放大電路保護單元，其連接至第四輸入信號vin4、所述高壓開關(guān)電路5的輸出端和傳感放大電路3的輸入端vsa，以控制所述傳感放大電路3的輸入電壓。

所述第二穩(wěn)壓電源v2，其與所述位線充電單元、所述位線驅(qū)動單元和所述傳感放大電路保護單元相連；其中，在不同的編程操作模式中，所述第二穩(wěn)壓電源v2的阱偏置電壓(wellbias)始終高于所述第一穩(wěn)壓電源v1和第四穩(wěn)壓電源v4(圖2所示)的偏置電壓(bias)。在讀模式下，所述第二穩(wěn)壓電源v2的電壓值可以與第一穩(wěn)壓電源v1和第四穩(wěn)壓電源v4的電壓值相同，例如均為1.2v。

所述第三穩(wěn)壓電源v3，其與所述位線驅(qū)動單元和所述傳感放大電路保護單元相連。所述第三穩(wěn)壓電源v3是p阱偏置電壓(pwellbias)，其為0v或負偏置電壓，在讀模式下，所述第三穩(wěn)壓電源v3為0v，在其他模式下可以設(shè)置為負偏置電壓。

進一步地，所述位線充電單元包括一第一nmos晶體管n1。

所述第一nmos晶體管n1的柵極連接至所述第一輸入信號vin1、漏極連接至所述第一穩(wěn)壓電源v1、源極連接至所述存儲單元4的輸入端、基底連接至所述第二穩(wěn)壓電源v2。所述第一nmos晶體管n1用于在讀模式未選中(readunselect)情況下，在第一輸入信號vin1為高時，傳輸?shù)谝环€(wěn)壓電源v1的偏置電壓(例如1.2v)到位線bl。在未選中的讀模式(unselectreadmode)下，所述第一輸入信號vin1在開啟狀態(tài)時輸出3.3v，在關(guān)閉狀態(tài)輸出0v。

進一步地，所述位線驅(qū)動單元包括一第二nmos晶體管n2及一第 三nmos晶體管n3。

所述第二nmos晶體管n2，其柵極連接至第二輸入信號vin2、漏極連接至所述第一nmos晶體管n1的源極、基底通過第一二極管d1連接至所述第二穩(wěn)壓電源v2；所述第一二極管d1，其正極連接至所述第二nmos晶體管n2和所述第三穩(wěn)壓電源v3，負極連接至所述第二穩(wěn)壓電源v2；。

所述第三nmos晶體管n3，其柵極連接至第三輸入信號vin3、漏極連接至所述第二nmos晶體管n2的源極、基底通過第二二極管d2連接至所述第二穩(wěn)壓電源v2；所述第二二極管d2，其正極連接至所述第三nmos晶體管n3和所述第三穩(wěn)壓電源v3，、負極連接至所述第二穩(wěn)壓電源v2。

進一步地，所述傳感放大電路保護單元包括一第四nmos晶體管n4。

所述第四nmos晶體管n4，其柵極連接至所述第四輸入信號vin4、漏極連接至所述第三nmos晶體管n3的源極、基底通過第三二極管d3連接至所述第二穩(wěn)壓電源v2、源極連接至傳感放大電路3的輸入端vsa；所述第三二極管d3，其正極連接至所述第四nmos晶體管n4和所述第三穩(wěn)壓電源v3、，負極連接至所述第二穩(wěn)壓電源v2。

進一步地，所述第一nmos晶體管n1、第二nmos晶體管n2、第三nmos晶體管n3和第四nmos晶體管n4均為高壓nmos晶體管(highvoltagenmos)，在此，所述高壓nmos晶體管具有較高的柵極-漏極偏置電壓差(vgddifferentbias)，最大約3.6v～4v。高壓nmos晶體管可以使用不同的供電條件(例如1.2v和3.3v)，從而能夠使電路使用所有模式(讀模式、編程模式、擦出模式等)，例如在讀模式下，最高偏置電壓可達到3.6v。

在所述第一nmos晶體管n1對所述位線bl預(yù)充電到第一穩(wěn)壓電源v1的電壓值后，所述第二nmos晶體管n2、第三nmos晶體管n3和第四nmos晶體管n4開啟并將所述位線bl電壓傳輸?shù)絺鞲新窂?經(jīng)第五nmos晶體管n5傳輸?shù)剿鰝鞲蟹糯箅娐?的輸入端vsa)源極 線sl的偏置電壓為1.2v，從源極線sl到位線bl到傳感放大電路3的輸入端vsa，從而在選中狀態(tài)下開始讀感應(yīng)。

所述第一二極管d1、第二二極管d2和第三二極管d3為模擬和版圖仿真時展示的寄生二極管。進一步地，在讀模式下，所述第一穩(wěn)壓電源v1和所述第二穩(wěn)壓電源v2的電壓值均為1.0v～1.5v，優(yōu)選地1.2v，在其他模式下，所述第一穩(wěn)壓電源v1的電壓值小于第二穩(wěn)壓電源v2的電壓值。所述第一輸入信號vin1輸出2.8v～3.5v的高電平和接地電壓值的低電平。

根據(jù)本申請另一方面提供了一種非易失性存儲電路，其中，包括位線驅(qū)動電路1、存儲單元4、傳感放大電路3、高壓開關(guān)電路5和源極驅(qū)動電路2。

其中，所述傳感放大電路3用于感測和放大存儲單元4的輸入電壓；所述源極驅(qū)動電路2，其連接至所述高壓開關(guān)電路5的輸出端、第四輸入信號vin4和第三穩(wěn)壓電源v3。

進一步地，所述位線充電單元包括一第一nmos晶體管n1。

所述第一nmos晶體管n1，其柵極連接至所述第一輸入信號vin1、漏極連接至所述第一穩(wěn)壓電源v1、源極連接至所述存儲單元4的輸入端、基底連接至所述第二穩(wěn)壓電源v2。

進一步地，所述位線驅(qū)動單元包括：第二nmos晶體管n2和第三nmos晶體管n3。

所述第二nmos晶體管n2，其柵極連接至第二輸入信號vin2、漏極連接至所述第一nmos晶體管n1的源極、基底柵極通過第一二極管d1連接至所述第二穩(wěn)壓電源v2；。

所述第一二極管d1，其正極連接至所述第二nmos晶體管n2和所述第三穩(wěn)壓電源v3，負極連接至所述第二穩(wěn)壓電源v2。

所述第三nmos晶體管n3，其柵極連接至第三輸入信號vin3、漏極連接至所述第二nmos晶體管n2的源極、基底柵極通過第二二極管d2連接至所述第二穩(wěn)壓電源v2。

所述第二二極管d2，其正極連接至所述第三nmos晶體管n3和 所述第三穩(wěn)壓電源v3、負極連接至所述第二穩(wěn)壓電源v2。

進一步地，所述傳感放大電路保護單元包括一第四nmos晶體管n4。

所述第四nmos晶體管n4，其柵極連接至所述第四輸入信號vin4、漏極連接至所述第三nmos晶體管n3的源極、基底通過第三二極管d3連接至所述第二穩(wěn)壓電源v2、源極連接至傳感放大電路3的輸入端vsa。

所述第三二極管d3，其正極連接至所述第四nmos晶體管n4和所述第三穩(wěn)壓電源v3、負極連接至所述第二穩(wěn)壓電源v2。

進一步地，所述第一nmos晶體管n1、第二nmos晶體管n2、第三nmos晶體管n3和第四nmos晶體管n4均為高壓nmos晶體管(highvoltagenmos)。使用高壓nmos晶體管既能夠適應(yīng)讀模式下第一穩(wěn)壓源v1為1v～1.2v，同時能夠使用其他模式例如編程模式和擦除模式。

進一步地，所述第一穩(wěn)壓電源v1為2.8v～3.5v，所述第二穩(wěn)壓電源v2值為1.0v～1.5v，所述第一輸入信號vin1輸出2.8v～3.5v的高電平和接地電壓值的低電平。

本申請實施例中，所述非易失性存儲電路在源極驅(qū)動電路2到位線驅(qū)動電路1以及位線驅(qū)動電路1到傳感放大電路3之間的路徑均設(shè)置了nmos晶體管，具有更高的柵極-漏極偏置電壓，在開啟狀態(tài)下，柵極的偏置電壓使用3.3v，源極線sl的偏置電壓為1.2v。所述高壓開關(guān)電路5用于在其他操作模式，其在讀模式中，所述高壓開關(guān)電路5為關(guān)閉狀態(tài)(disabled)，所述源極線sl的偏置電壓為1.2v，在源極線電路2中，所述第五nmos晶體管n5的漏極接所述第四穩(wěn)壓電源v4，柵極接入信號sx，其中柵極輸入信號sx輸入電壓為2.8～3.3v時，所述第五nmso管n5將所述第四穩(wěn)壓電源v4的電壓值(優(yōu)選地為1.2v)傳輸?shù)皆礃O線sl，其中，所述第四二極管d4其正極接入所述第五nmos管n5基底，負極接入第二穩(wěn)壓電源v2，所述第四二極管d4為模擬和版圖仿真時展示的寄生二極管。

圖3示出根據(jù)本申請一優(yōu)選實施例中，第一穩(wěn)壓電源為1.2v時，傳感放大電路輸入端的輸入信號的仿真結(jié)果示意圖；圖4示出根據(jù)本申請另一優(yōu)選實施例中，第一穩(wěn)壓電源為1.0v時，傳感放大電路輸入端的輸入信號的仿真結(jié)果示意圖。圖3中，第一穩(wěn)壓電源為1.2v時，p-type(210mv@30ns)為圖1所示現(xiàn)有技術(shù)中采用pmos晶體管時在30ns內(nèi)，傳感放大電路輸入端的輸入信號vsa上升了210mv，n-type(332mv@30ns)為本申請實施例中采用nmos晶體管時在30ns內(nèi)，傳感放大電路輸入端的輸入信號vsa上升了332mv；圖4中，第一電壓源為1.0v時，p-type(87mv@30ns)為圖1所示現(xiàn)有技術(shù)中采用pmos晶體管時在30ns內(nèi)，傳感放大電路輸入端的輸入信號vsa上升了87mv，87mv是無法滿足傳感放電路的感應(yīng)偏置電壓要求，則現(xiàn)有技術(shù)在第一電壓源為1.0v時是需要等待超過30ns的感應(yīng)時間，無法滿足器件要求，n-type(157mv@30ns)為本申請實施例中采用nmos晶體管時在30ns內(nèi)，傳感放大電路輸入端的輸入信號vsa上升了157mv，157mv可以滿足傳感放電電路的感應(yīng)偏置電壓要求，則在第一電壓源為1.0v時可以滿足器件要求。

相比于現(xiàn)有技術(shù)，本申請所述位線驅(qū)動電路及包括位線驅(qū)動電路的非易失性存儲電路，通過利用nmos晶體管的更高的柵極和基底的電壓差來提高讀傳感速度，使電壓源為1.0v～1.5v，仍可以增加傳感放大電路讀信號的讀取速度，進而提高非易失性存儲電路的性能。

對于本領(lǐng)域技術(shù)人員而言，顯然本申請不限于上述示范性實施例的細節(jié)，而且在不背離本申請的精神或基本特征的情況下，能夠以其他的具體形式實現(xiàn)本申請。因此，無論從哪一點來看，均應(yīng)將實施例看作是示范性的，而且是非限制性的，本申請的范圍由所附權(quán)利要求而不是上述說明限定，因此旨在將落在權(quán)利要求的等同要件的含義和范圍內(nèi)的所有變化涵括在本申請內(nèi)。不應(yīng)將權(quán)利要求中的任何附圖標(biāo)記視為限制所涉及的權(quán)利要求。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變形而不脫離本發(fā)明的精神和范圍。這樣，倘若對本發(fā)明的這些修改和變型屬 于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些變動和變型。