本發(fā)明是關(guān)于移位寄存器電路以及具備其的顯示裝置，詳細(xì)而言，用于驅(qū)動(dòng)配置于顯示裝置的顯示部的掃描信號(hào)線的移位寄存器電路。

背景技術(shù)：

近年來，液晶顯示裝置等顯示裝置中，正在發(fā)展用于驅(qū)動(dòng)?xùn)艠O總線(掃描信號(hào)線)的柵極驅(qū)動(dòng)器(掃描信號(hào)線驅(qū)動(dòng)電路)的單片化。現(xiàn)有技術(shù)中，大多數(shù)是柵極驅(qū)動(dòng)器作為ic(integratedcircuit)芯片搭載于構(gòu)成顯示面板的基板的周邊部上，近年來，基板上直接形成柵極驅(qū)動(dòng)器的情況逐漸增多。這樣的柵極驅(qū)動(dòng)器稱為“單片柵極驅(qū)動(dòng)器”。具備單片柵極驅(qū)動(dòng)器的顯示裝置中，現(xiàn)有技術(shù)中典型地為，將利用非晶硅(a-si)的薄膜晶體管作為驅(qū)動(dòng)元件采用。但是，近年來，利用多晶硅、微晶硅、氧化物半導(dǎo)體(例如，銦鎵鋅氧化物)等的薄膜晶體管作為驅(qū)動(dòng)元件采用。尤其是，通過利用氧化物半導(dǎo)體的薄膜晶體管作為驅(qū)動(dòng)元件采用，發(fā)展低耗電化以及高精細(xì)化。

但是，有源矩陣型的顯示裝置的顯示部形成有像素電路，所述像素電路含有多條的源極總線(視頻信號(hào)線)、多條的柵極總線、分別對(duì)應(yīng)這些多條源極總線和多條柵極總線的交叉點(diǎn)設(shè)置的多個(gè)像素形成部。上述多個(gè)像素形成部以陣列狀配置而構(gòu)成像素陣列。例如，液晶顯示裝置中，各像素形成部包含薄膜晶體管和用于保持像素電壓值的像素電容，所述薄膜晶體管作為開關(guān)元件，柵極端子連接于通過對(duì)應(yīng)的交叉點(diǎn)的柵極總線，并且源極端子連接于通過該交叉點(diǎn)的源極總線。另外，液晶顯示裝置中設(shè)有上述的柵極驅(qū)動(dòng)器、和用于驅(qū)動(dòng)源極總線的源極驅(qū)動(dòng)器(視頻信號(hào)線驅(qū)動(dòng)電路)。

表示像素電壓值的視頻信號(hào)通過源極總線傳送，但是各源極總線不能將表示多個(gè)行量的像素電壓值的視頻信號(hào)一并(同時(shí))傳送。因此，對(duì)以矩陣狀配置的上述像素形成部?jī)?nèi)的像素電容，視頻信號(hào)的寫入(充電)是每一行每一行地依次進(jìn)行。并且，柵極驅(qū)動(dòng)器通過移位寄存器電路構(gòu)成，所述移位寄存器電路由多個(gè)段構(gòu)成，使多條柵極總線以規(guī)定期間依次被選擇。并且，通過從移位寄存器電路的各段(以下，構(gòu)成移位寄存器電路的各段的電路稱為“單位電路”)依次輸出有效的掃描信號(hào)，對(duì)像素電容的視頻輸入是每一行每一行地依次進(jìn)行。

圖21是表示現(xiàn)有的單位電路的最簡(jiǎn)單的構(gòu)成的電路圖。該單位電路包括四個(gè)薄膜晶體管m81～m84和一個(gè)自舉電容cb。另外，該單位電路除了低電平的直流電源電位vss用的輸入端子之外，具有三個(gè)輸入端子41～43和一個(gè)輸出端子88。此時(shí)，接收輸入信號(hào)s的輸入端子上附上符號(hào)81，接收時(shí)鐘信號(hào)cka的輸入端子上附上符號(hào)82，接收復(fù)位信號(hào)r的輸入端子上附上符號(hào)83，輸出輸出信號(hào)q的輸出端子上附上符號(hào)88。薄膜晶體管m81的源極端子、薄膜晶體管m82的漏極端子、薄膜晶體管m83的柵極端子以及自舉電容cb的一端相互連接。此外，這些相互連接的區(qū)域(配線)稱為“內(nèi)部節(jié)點(diǎn)”。該內(nèi)部節(jié)點(diǎn)上附上符號(hào)vc。

如上所述的構(gòu)成中，在內(nèi)部節(jié)點(diǎn)vc為預(yù)充電的狀態(tài)時(shí)，若時(shí)鐘信號(hào)cka從低電平(截止電平)變化為高電平(導(dǎo)通電平)時(shí)，則通過自舉電容cb的自舉效果，內(nèi)部節(jié)點(diǎn)vc的電位大抬升，對(duì)薄膜晶體管m5的柵極端子施加大的電壓。因此，高電平的時(shí)鐘信號(hào)cka以原來的水平通過薄膜晶體管m83而施加于輸出端子88。并且，與該單位電路的輸出端子88連接的柵極總線處于選擇狀態(tài)。

但是，由于時(shí)鐘信號(hào)cka重復(fù)時(shí)鐘動(dòng)作，與該單位電路的輸出端子88連接的柵極總線應(yīng)該維持非選擇狀態(tài)的期間(以下稱為“非選擇期間”)中，會(huì)有因薄膜晶體管m83的寄生電容的存在所導(dǎo)致的時(shí)鐘信號(hào)cka的噪聲(時(shí)鐘噪聲)混入于內(nèi)部節(jié)點(diǎn)vc的情況。因此，內(nèi)部節(jié)點(diǎn)vc的電位抬升時(shí)，薄膜晶體管m83流動(dòng)漏電流而輸出端子88的電位抬升。其結(jié)果，發(fā)生動(dòng)作不良。

并且，一般為了防止動(dòng)作不良的發(fā)生，單位電路內(nèi)設(shè)有用于在適當(dāng)?shù)臅r(shí)間將內(nèi)部節(jié)點(diǎn)vc的電位和輸出端子88的電位引入到低電平的電路素子。但是，近年來，高精細(xì)化和窄邊框化的需求日益增加。例如，期望具有超過400ppi的分辨率的高精細(xì)面板和具有1mm以下的邊框的窄邊框面板的實(shí)現(xiàn)。并且，通過較少的數(shù)量的電路元件，提供作為對(duì)時(shí)鐘噪聲實(shí)施了措施的(移位寄存器電路的)單位電路構(gòu)成如圖22所示的構(gòu)成。

圖22所示的單位電路其特征在于具有基于時(shí)鐘信號(hào)cka控制內(nèi)部節(jié)點(diǎn)vc-輸出端子98之間的電性連接狀態(tài)的薄膜晶體管m94、和基于與時(shí)鐘信號(hào)cka相反的相位的時(shí)鐘信號(hào)ckb控制內(nèi)部節(jié)點(diǎn)vc-輸入端子91之間的電性連接狀態(tài)的薄膜晶體管m93。這樣，時(shí)鐘信號(hào)cka在高電平的期間中，薄膜晶體管m94處于導(dǎo)通狀態(tài)，內(nèi)部節(jié)點(diǎn)vc-輸出端子98之間處于電性連接的狀態(tài)。另外，時(shí)鐘信號(hào)cka在低電平的期間中，薄膜晶體管m93處于導(dǎo)通狀態(tài)，內(nèi)部節(jié)點(diǎn)vc-輸入端子91之間處于電性連接的狀態(tài)。并且，抑制因時(shí)鐘噪聲的內(nèi)部節(jié)點(diǎn)vc的電位的抬升。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本特開2005-050502號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題

但是，根據(jù)如圖22所示的構(gòu)成，薄膜晶體管m95具有耗盡特性時(shí)，會(huì)有發(fā)生動(dòng)作不良的情況。對(duì)此，參照?qǐng)D23以下說明。此時(shí)，著眼于n段的內(nèi)部節(jié)點(diǎn)vc。此外，(n-1)段中作為時(shí)鐘信號(hào)cka施加的信號(hào)和n段中作為時(shí)鐘信號(hào)ckb施加的信號(hào)為相同信號(hào)，(n-1)段中作為時(shí)鐘信號(hào)ckb施加的信號(hào)和n段中作為時(shí)鐘信號(hào)cka施加的信號(hào)為相同信號(hào)。

薄膜晶體管m95具有耗盡特性時(shí)，(n-1)段中，時(shí)鐘信號(hào)cka變?yōu)楦唠娖?，薄膜晶體管m95流動(dòng)漏電流。因此，(n-1)段的輸出端子98的電位會(huì)抬升。此時(shí)，n段中，由于時(shí)鐘信號(hào)ckb變?yōu)楦唠娖剑∧ぞw管m93處于導(dǎo)通狀態(tài)。因此，上述漏電流流入n段的內(nèi)部節(jié)點(diǎn)vc(參照?qǐng)D23中以符號(hào)901表示的箭頭)。另外，由于各單位電路內(nèi)的薄膜晶體管m96的柵極端子被施加復(fù)位信號(hào)(從下一個(gè)段的輸出端子98輸出的輸出信號(hào))r，薄膜晶體管m96處于導(dǎo)通狀態(tài)的是一垂直掃描期間中僅有一次。因此，無法期待n段的內(nèi)部節(jié)點(diǎn)vc經(jīng)由(n-1)段的薄膜晶體管m96被下拉(參照?qǐng)D23中以符號(hào)902表示的箭頭)。如上所述，由于所述漏電流從(n-1)段流動(dòng)到n段，n段的內(nèi)部節(jié)點(diǎn)vc的電位抬升。由于重復(fù)同樣的動(dòng)作，后段被施加大的噪聲。如上所述，根據(jù)圖22所示的構(gòu)成，有可能發(fā)生動(dòng)作不良。

并且，本發(fā)明目的在于，盡量以少的元件數(shù)量，實(shí)現(xiàn)不發(fā)生動(dòng)作不良且能夠達(dá)到顯示裝置的高精細(xì)化的移位寄存器電路。

用于解決技術(shù)問題的技術(shù)方案

本發(fā)明的第一方面是一種移位寄存器電路，所述移位寄存器電路由用于驅(qū)動(dòng)配置于顯示裝置的顯示部的多個(gè)掃描信號(hào)線的多個(gè)段構(gòu)成，其特征在于，構(gòu)成各段的單位電路包含：內(nèi)部節(jié)點(diǎn)；輸出節(jié)點(diǎn)，其連接于對(duì)應(yīng)的掃描信號(hào)線；輸出控制用晶體管，其控制端子連接于所述內(nèi)部節(jié)點(diǎn)，輸出控制用時(shí)鐘信號(hào)施加于第一導(dǎo)通端子，第二導(dǎo)通端子連接于所述輸出節(jié)點(diǎn)；

內(nèi)部節(jié)點(diǎn)預(yù)充電部，其基于從與本段相比前面的段的輸出節(jié)點(diǎn)輸出的導(dǎo)通電平的信號(hào)，預(yù)充電所述內(nèi)部節(jié)點(diǎn)；內(nèi)部節(jié)點(diǎn)下拉部，其用于下拉所述內(nèi)部節(jié)點(diǎn)；輸出節(jié)點(diǎn)下拉部，其用于下拉所述輸出節(jié)點(diǎn)，所述內(nèi)部節(jié)點(diǎn)下拉部在前段的輸出節(jié)點(diǎn)被下拉的期間的至少一部分期間，通過本段的內(nèi)部節(jié)點(diǎn)和前段的輸出節(jié)點(diǎn)的電性連接，下拉本段的內(nèi)部節(jié)點(diǎn)，經(jīng)過對(duì)前段的輸出控制用晶體管的第一導(dǎo)通端子所施加的輸出控制用時(shí)鐘信號(hào)變?yōu)閷?dǎo)通電平的期間，本段的內(nèi)部節(jié)點(diǎn)和前段的輸出節(jié)點(diǎn)處于非電連接狀態(tài)。

本發(fā)明的第二方面的特征在于，在本發(fā)明的第一方面中，所述內(nèi)部節(jié)點(diǎn)下拉部基于四相的時(shí)鐘信號(hào)所包含的相位不同的多個(gè)時(shí)鐘信號(hào)，在大約時(shí)鐘周期的四分之一期間中下拉所述內(nèi)部節(jié)點(diǎn)。

本發(fā)明的第三方面的特征在于，在本發(fā)明的第二方面中，所述內(nèi)部節(jié)點(diǎn)下拉部由串聯(lián)連接于本段的內(nèi)部節(jié)點(diǎn)和前段的輸出節(jié)點(diǎn)之間的兩個(gè)晶體管構(gòu)成。

本發(fā)明的第四方面的特征在于，在本發(fā)明的第三方面中，所述內(nèi)部節(jié)點(diǎn)下拉部作為兩個(gè)晶體管包含：第一內(nèi)部節(jié)點(diǎn)下拉用晶體管，其將與施加于前段的輸出控制用晶體管的第一導(dǎo)通端子的輸出控制用時(shí)鐘信號(hào)相反的相位的時(shí)鐘信號(hào)施加于控制端子；第二內(nèi)部節(jié)點(diǎn)下拉用晶體管，其將與施加于前段的輸出控制用晶體管的第一導(dǎo)通端子的輸出控制用時(shí)鐘信號(hào)相比相位延遲90度的時(shí)鐘信號(hào)施加于控制端子。

本發(fā)明的第五方面的特征在于，在本發(fā)明的第四方面中，所述輸出節(jié)點(diǎn)下拉部基于與所述輸出控制用時(shí)鐘信號(hào)相反的相位的時(shí)鐘信號(hào)，大約時(shí)鐘周期的二分之一期間中下拉所述輸出節(jié)點(diǎn)。

本發(fā)明的第六方面的特征在于，在本發(fā)明的第五方面中，所述輸出節(jié)點(diǎn)下拉部由輸出節(jié)點(diǎn)下拉用晶體管構(gòu)成，所述輸出節(jié)點(diǎn)下拉用晶體管將與所述輸出控制用時(shí)鐘信號(hào)相反的相位的時(shí)鐘信號(hào)施加于控制端子，第一導(dǎo)通端子連接于所述輸出節(jié)點(diǎn)，所述輸出控制用時(shí)鐘信號(hào)施加于第二導(dǎo)通端子。

本發(fā)明的第七方面的特征在于，在本發(fā)明的第一方面中，構(gòu)成各段的單位電路還包括第三內(nèi)部節(jié)點(diǎn)下拉用晶體管，所述第三內(nèi)部節(jié)點(diǎn)下拉用晶體管將第一導(dǎo)通端子連接于所述內(nèi)部節(jié)點(diǎn)，第二導(dǎo)通端子連接于所述輸出節(jié)點(diǎn)。

本發(fā)明的第八方面的特征在于，在本發(fā)明的第七方面中，所述第三內(nèi)部節(jié)點(diǎn)下拉用晶體管的控制端子被施加所述輸出控制用時(shí)鐘信號(hào)。

本發(fā)明的第九方面的特征在于，在本發(fā)明的第一方面中，所述內(nèi)部節(jié)點(diǎn)預(yù)充電部基于表示2段前的段的內(nèi)部節(jié)點(diǎn)的水平的信號(hào)、和從前段的輸出節(jié)點(diǎn)輸出的信號(hào)，預(yù)充電所述內(nèi)部節(jié)點(diǎn)。

本發(fā)明的第十方面的特征在于，在本發(fā)明的第一方面中，所述內(nèi)部節(jié)點(diǎn)預(yù)充電部包含內(nèi)部節(jié)點(diǎn)預(yù)充電用晶體管，所述內(nèi)部節(jié)點(diǎn)預(yù)充電用晶體管的控制端子以及第一導(dǎo)通端子連接于前段的輸出節(jié)點(diǎn)，第二導(dǎo)通端子連接于本段的內(nèi)部節(jié)點(diǎn)。

本發(fā)明的第十一方面的特征在于，在本發(fā)明的第一方面中，構(gòu)成各段的單位電路還包括初始化部，所述初始化部下拉所述內(nèi)部節(jié)點(diǎn)以及所述輸出節(jié)點(diǎn)兩者。

本發(fā)明的第十二方面的特征在于，在本發(fā)明的第十一方面中，所述初始化部由第一初始化用晶體管和第二初始化用晶體管構(gòu)成，所述第一初始化用晶體管將初始化信號(hào)施加于控制端子，第一導(dǎo)通端子連接于所述內(nèi)部節(jié)點(diǎn)，第二導(dǎo)通端子連接于所述輸出節(jié)點(diǎn)，所述第二初始化用晶體管將初始化信號(hào)施加于控制端子，第一導(dǎo)通端子連接于所述輸出節(jié)點(diǎn)，輸出控制用時(shí)鐘信號(hào)施加于第二導(dǎo)通端子。

本發(fā)明的第十三方面的特征在于，在本發(fā)明的第一方面中，所述輸出控制用晶體管是由氧化物半導(dǎo)體形成溝道層的薄膜晶體管。

本發(fā)明的第十四方面是一種顯示裝置，所述顯示裝置包括本發(fā)明的第一方面的移位寄存器電路。

本發(fā)明的第十五方面是一種移位寄存器電路，所述移位寄存器電路由用于驅(qū)動(dòng)配置于顯示裝置的顯示部的多個(gè)掃描信號(hào)線的多個(gè)段構(gòu)成，其特征在于，構(gòu)成各段的單位電路包含：內(nèi)部節(jié)點(diǎn)；輸出節(jié)點(diǎn)，其連接于對(duì)應(yīng)的掃描信號(hào)線；輸出控制用晶體管，其控制端子連接于所述內(nèi)部節(jié)點(diǎn)，輸出控制用時(shí)鐘信號(hào)施加于第一導(dǎo)通端子，第二導(dǎo)通端子連接于所述輸出節(jié)點(diǎn)；內(nèi)部節(jié)點(diǎn)預(yù)充電部，其基于從與本段相比前面的段的輸出節(jié)點(diǎn)輸出的導(dǎo)通電平的信號(hào)，預(yù)充電所述內(nèi)部節(jié)點(diǎn)；內(nèi)部節(jié)點(diǎn)下拉部，其用于下拉所述內(nèi)部節(jié)點(diǎn)；輸出節(jié)點(diǎn)下拉部，其用于下拉所述輸出節(jié)點(diǎn)，所述內(nèi)部節(jié)點(diǎn)下拉部包含時(shí)鐘端子，所述時(shí)鐘端子接收對(duì)前段的輸出控制用晶體管的第一導(dǎo)通端子作為輸出控制用時(shí)鐘信號(hào)施加的時(shí)鐘信號(hào)，對(duì)前段的輸出控制用晶體管的第一導(dǎo)通端子施加的輸出控制用時(shí)鐘信號(hào)變?yōu)榻刂闺娖降钠陂g的至少一部分期間，通過所述內(nèi)部節(jié)點(diǎn)和所述時(shí)鐘端子的電性連接，下拉所述內(nèi)部節(jié)點(diǎn)，經(jīng)過對(duì)前段的輸出控制用晶體管的第一導(dǎo)通端子所施加的輸出控制用時(shí)鐘信號(hào)變?yōu)閷?dǎo)通電平的期間，所述內(nèi)部節(jié)點(diǎn)和所述時(shí)鐘端子處于非電連接狀態(tài)。

本發(fā)明的第十六方面是一種顯示裝置，所述顯示裝置包括本發(fā)明的第十五方面的移位寄存器電路。

有益效果

根據(jù)本發(fā)明的第一方面，某段中在輸出控制用時(shí)鐘信號(hào)變?yōu)閷?dǎo)通電平的期間，該段的輸出節(jié)點(diǎn)和下一個(gè)段的內(nèi)部節(jié)點(diǎn)變?yōu)殡姺蛛x。因此，即便輸出控制用晶體管具有耗盡特性，輸出控制用晶體管所發(fā)生的漏電流不會(huì)影響下一段的單位電路的動(dòng)作。另外，某段的內(nèi)部節(jié)點(diǎn)和前段的輸出節(jié)點(diǎn)電性連接時(shí)，前段的輸出節(jié)點(diǎn)被下拉。因此，無論前段的時(shí)鐘噪聲和前段的輸出節(jié)點(diǎn)所發(fā)生的噪聲，明確地進(jìn)行本段的內(nèi)部節(jié)點(diǎn)的下拉。如上所述，以較簡(jiǎn)單的構(gòu)成，實(shí)現(xiàn)可以抑制因時(shí)鐘噪聲等的噪聲所導(dǎo)致的動(dòng)作不良的發(fā)生的移位寄存器電路。

根據(jù)本發(fā)明的第二方面，獲得與本發(fā)明的第一方面相同的效果。

根據(jù)本發(fā)明的第三方面，以少的元件數(shù)量，實(shí)現(xiàn)不發(fā)生動(dòng)作不良且能夠達(dá)到顯示裝置的高精細(xì)化的移位寄存器電路。

根據(jù)本發(fā)明的第四方面，獲得與本發(fā)明的第三方面相同的效果。

根據(jù)本發(fā)明的第五方面，各單位電路中每一個(gè)二分之一的時(shí)鐘周期下拉輸出節(jié)點(diǎn)，由此抑制因噪聲所導(dǎo)致的動(dòng)作不良的發(fā)生。

根據(jù)本發(fā)明的第六方面，減少設(shè)于單位電路的端子數(shù)量，并且抑制因噪聲所導(dǎo)致的動(dòng)作不良的發(fā)生。

根據(jù)本發(fā)明的第七方面，非選擇期間中，隨時(shí)變更內(nèi)部節(jié)點(diǎn)vc-輸出端子之間為電性連接的狀態(tài)，由此，在非選擇期間中，以使得輸出控制用晶體管維持?jǐn)嚅_狀態(tài)。因此，抑制輸出控制用晶體管的特性劣化。

根據(jù)本發(fā)明的第八方面，在內(nèi)部節(jié)點(diǎn)的電位即將抬升的時(shí)間，內(nèi)部節(jié)點(diǎn)-輸出節(jié)點(diǎn)之間處于電性連接的狀態(tài)，有效地抑制輸出控制用晶體管的特性劣化。

根據(jù)本發(fā)明的第九方面，單位電路內(nèi)的內(nèi)部節(jié)點(diǎn)不經(jīng)由二極管連接的晶體管進(jìn)行充電。因此，進(jìn)行自舉動(dòng)作之前的充電電壓極高。因此，確保充分大的電壓余量，可以提高顯示裝置的可靠性。

根據(jù)本發(fā)明的第十方面，進(jìn)行自舉動(dòng)作時(shí)，防止從內(nèi)部節(jié)點(diǎn)的漏電流。

根據(jù)本發(fā)明的第十一方面，例如緊挨著移位寄存器電路的動(dòng)作開始之前或者緊接著動(dòng)作終了之后，可以初始化所有的單位電路(除去內(nèi)部節(jié)點(diǎn)和輸出節(jié)點(diǎn)的電荷)。因此，抑制單位電路內(nèi)的晶體管的特性劣化，關(guān)于移位寄存器電路實(shí)現(xiàn)穩(wěn)定的電路動(dòng)作。

根據(jù)本發(fā)明的第十二方面，可以以少的電路元件抑制單位電路內(nèi)的薄膜晶體管的特性劣化。

根據(jù)本發(fā)明的第十三方面，可以實(shí)現(xiàn)低耗電化以及高精細(xì)化。

根據(jù)本發(fā)明的第十四方面，可以實(shí)現(xiàn)包括獲得本發(fā)明的第一方面的效果的移位寄存器電路的顯示裝置。

根據(jù)本發(fā)明的第十五方面，適當(dāng)控制接收時(shí)鐘信號(hào)的時(shí)鐘端子和內(nèi)部節(jié)點(diǎn)之間的電性連接的狀態(tài)，所述時(shí)鐘信號(hào)作為輸出控制用時(shí)鐘信號(hào)施加于前段的輸出控制用晶體管的第一導(dǎo)通端子，由此，即便發(fā)生噪聲，明確地進(jìn)行內(nèi)部節(jié)點(diǎn)的下拉。另外，各單位電路的輸出節(jié)點(diǎn)的負(fù)荷變小。因此，可以加大動(dòng)作電壓余量，提高液晶顯示裝置的可靠性。

根據(jù)本發(fā)明的第十六方面，可以實(shí)現(xiàn)包括獲得本發(fā)明的第十五發(fā)明的效果的移位寄存器電路的顯示裝置。

附圖的簡(jiǎn)單說明

圖1是表示第一實(shí)施方式涉及的液晶顯示裝置中，柵極驅(qū)動(dòng)器內(nèi)的移位寄存器電路所包含單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖2是表示所述第一實(shí)施方式中，液晶顯示裝置的整體構(gòu)成的框圖。

圖3是用于說明所述第一實(shí)施方式中，柵極驅(qū)動(dòng)器的構(gòu)成的框圖。

圖4是表示所述第一實(shí)施方式中，形成柵極驅(qū)動(dòng)器的移位寄存器電路構(gòu)成的框圖。

圖5是用于說明所述第一實(shí)施方式中，柵極驅(qū)動(dòng)器的動(dòng)作的信號(hào)波形圖。

圖6是用于說明所述第一實(shí)施方式中，單位電路的動(dòng)作的信號(hào)波形圖。

圖7是用于說明所述第一實(shí)施方式中，在非選擇期間時(shí)鐘信號(hào)cka變?yōu)楦唠娖綍r(shí)的單位電路的動(dòng)作的圖。

圖8是表示本發(fā)明的第二實(shí)施方式中，形成柵極驅(qū)動(dòng)器的移位寄存器電路構(gòu)成的框圖。

圖9是表示所述第二實(shí)施方式中，單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖10是用于說明所述第二實(shí)施方式中，單位電路的動(dòng)作的信號(hào)波形圖。

圖11是表示本發(fā)明的第三實(shí)施方式的單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖12是表示所述第三實(shí)施方式的變形例的單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖13是表示本發(fā)明的第四實(shí)施方式中，形成柵極驅(qū)動(dòng)器的移位寄存器電路構(gòu)成的框圖。

圖14是表示本發(fā)明的第四實(shí)施方式的單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖15是用于說明所述第四實(shí)施方式中，單位電路的初始化的圖。

圖16是表示本發(fā)明的第四實(shí)施方式的變形例的單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖17是表示本發(fā)明的第五實(shí)施方式的形成柵極驅(qū)動(dòng)器的移位寄存器電路構(gòu)成的框圖。

圖18是表示所述第五實(shí)施方式中，單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖19是用于說明所述第五實(shí)施方式中，單位電路的動(dòng)作的信號(hào)波形圖。

圖20是表示本發(fā)明的第五實(shí)施方式的變形例的單位電路的構(gòu)成(移位寄存器電路的一段部的構(gòu)成)的電路圖。

圖21是表示現(xiàn)有的單位電路的最簡(jiǎn)單的構(gòu)成的電路圖。

圖22是表示與日本的特開2005-050502號(hào)公報(bào)所公開的單位電路相等的單位電路的構(gòu)成的電路圖。

圖23是用于說明現(xiàn)有技術(shù)中發(fā)生不良的圖。

具體實(shí)施方式

下面，參照附圖說明本發(fā)明的實(shí)施方式。此外，以下說明中，薄膜晶體管的柵極端子(柵極電極)相當(dāng)于控制端子，漏極端子(漏極電極)相當(dāng)于第一導(dǎo)通端子，源極端子(源極電極)相當(dāng)于第二導(dǎo)通端子。另外，移位寄存器內(nèi)設(shè)置的薄膜晶體管全部作為n溝道型進(jìn)行說明。另外，一般漏極和源極中電位高的稱為漏極，但是，本說明書中定義為一個(gè)是漏極，另一個(gè)是源極，也可以是源極電位高于漏極電位。

(1.第一實(shí)施方式)

(1.1整體構(gòu)成以及動(dòng)作)

圖2是表示本發(fā)明的第一實(shí)施方式涉及的有源矩陣型的液晶顯示裝置的整體構(gòu)成的框圖。如圖2所示，所述液晶顯示裝置包括電源100、dc/dc轉(zhuǎn)換器110、顯示控制電路200、源極驅(qū)動(dòng)器(視頻信號(hào)線驅(qū)動(dòng)電路)300、柵極驅(qū)動(dòng)器(掃描信號(hào))400、公共電極驅(qū)動(dòng)電路500、和顯示部600。此外，柵極驅(qū)動(dòng)器400利用非晶硅、多晶硅、微晶硅、氧化物半導(dǎo)體(例如，銦鎵鋅氧化物)等，形成于含有顯示部600的顯示面板上。即，本實(shí)施方式中，柵極驅(qū)動(dòng)器400和顯示部600形成于相同基板(構(gòu)成液晶面板的兩片基板中作為其中一個(gè)基板的陣列基板)上。

顯示部600設(shè)有多條(j條)源極總線(視頻信號(hào)線)sl1～slj、和多條(i條)柵極總線(掃描信號(hào)線)gl1～gli。對(duì)應(yīng)于源極總線sl1～slj和柵極總線gl1～gli的各交叉點(diǎn)，設(shè)有形成像素的像素形成部6。即，顯示部600含有多個(gè)(i×j個(gè))的像素形成部6。上述的多個(gè)像素形成部6配置成矩陣狀，構(gòu)成i行×j列的像素矩陣。各像素形成部6包含：tft60，其作為開關(guān)元件，柵極端子連接于通過對(duì)應(yīng)的交叉點(diǎn)的柵極總線gl，并且源極端子連接于通過所述交叉點(diǎn)的源極總線sl；像素電極61，其連接于所述tft60的漏極端子；公共電極64和輔助電容電極65，其共同設(shè)于所述多個(gè)像素形成部6；液晶電容62，其通過像素電極61和公共電極64形成；輔助電容63，其通過像素電極61和輔助電容電極65形成。液晶電容62和輔助電容63通過像素電容66構(gòu)成。此外，圖2中的顯示部600內(nèi)僅表示了對(duì)應(yīng)一個(gè)像素形成部6的構(gòu)成。

電源100將規(guī)定的電源電壓供給于dc/dc轉(zhuǎn)換器110、顯示控制電路200、和公共電極驅(qū)動(dòng)電路500。dc/dc轉(zhuǎn)換器110將用于動(dòng)作源極驅(qū)動(dòng)器300以及柵極驅(qū)動(dòng)器400的規(guī)定的直流電源從電源電壓中生成，將這些供給于源極驅(qū)動(dòng)器300以及柵極驅(qū)動(dòng)器400。公共電極驅(qū)動(dòng)電路500對(duì)公共電極64施加規(guī)定的電位vcom。

顯示控制電路200接受從外部發(fā)送的圖像信號(hào)dat以及水平同步信號(hào)或者垂直同步信號(hào)等定時(shí)(timing)信號(hào)群tg，輸出用于控制數(shù)字視頻信號(hào)dv和源極驅(qū)動(dòng)器300的動(dòng)作的源極控制信號(hào)sctl、和用于控制柵極驅(qū)動(dòng)器400的動(dòng)作的柵極控制信號(hào)gctl。典型地為，源極控制信號(hào)sctl包含源極開始脈沖信號(hào)、源極時(shí)鐘信號(hào)、鎖存選通信號(hào)等。另外，典型地為，柵極控制信號(hào)gctl包含柵極開始脈沖信號(hào)、柵極時(shí)鐘信號(hào)等。

源極驅(qū)動(dòng)器300接受從顯示控制電路200輸出的數(shù)字視頻信號(hào)dv以及源極控制信號(hào)sctl，各源極總線sl施加驅(qū)動(dòng)用視頻信號(hào)。此時(shí)，源極驅(qū)動(dòng)器300中，在發(fā)生源極時(shí)鐘信號(hào)的脈沖的時(shí)間(timing)，依次保持表示應(yīng)該施加于各源極總線sl的電壓的數(shù)字視頻信號(hào)dv。并且，在鎖存選通信號(hào)的脈沖的時(shí)間，上述保持的數(shù)字視頻信號(hào)dv變換成模擬電壓。該變換的模擬電壓作為驅(qū)動(dòng)用視頻信號(hào)同時(shí)施加于所有源極總線sl。

柵極驅(qū)動(dòng)器400基于從顯示控制電路200輸出的柵極控制信號(hào)gctl，對(duì)有效的掃描信號(hào)的各柵極總線gl的施加，以將一垂直掃描期間作為周期進(jìn)行重復(fù)。此外，后面詳細(xì)說明所述柵極驅(qū)動(dòng)器400。

如上所述，通過對(duì)源極總線sl1～slj施加驅(qū)動(dòng)用視頻信號(hào)，對(duì)柵極總線gl1～gli施加掃描信號(hào)，基于從外部發(fā)送的畫像信號(hào)dat的圖像顯示于顯示部600。此外，以下，施加于各柵極總線的掃描信號(hào)上附上相同符號(hào)。例如，施加于一行的柵極總線gl1的掃描信號(hào)上附上符號(hào)gl1。

但是，本實(shí)施方式中，顯示部600內(nèi)的tft60全部為n溝道型。另外，本實(shí)施方式中，tft60采用氧化物tft(將氧化物半導(dǎo)體使用于溝道層的薄膜晶體管)。但是，本發(fā)明不排除氧化物tft以外的tft的使用。

以下，說明含有氧化物tft的氧化物半導(dǎo)體層。氧化物半導(dǎo)體層例如是in-ga-zn-o系的半導(dǎo)體層。氧化物半導(dǎo)體層例如包含in-ga-zn-o系的半導(dǎo)體。in-ga-zn-o系的半導(dǎo)體層為，in(銦)、ga(鎵)、zn(鋅)的三元系氧化物。in、ga以及zn的比例(組成比)沒有特別限定。例如也可以是in：ga：zn＝2：2：1、in：ga：zn＝1：1：1、in：ga：zn＝1：1：2等。

具有in-ga-zn-o系半導(dǎo)體層的tft具有高遷移率(與非晶硅tft相比超出20倍的遷移率)和低漏電流(與非晶硅tft相比小于百分之一的遷移率)，所以可適當(dāng)用作顯示部600內(nèi)的tft60。如果使用具有in-ga-zn-o系半導(dǎo)體層的tft，能大幅削減顯示裝置的消耗電力。

in-ga-zn-o系半導(dǎo)體也可以是非晶，也可以包含結(jié)晶質(zhì)部分，具有結(jié)晶性。作為結(jié)晶質(zhì)in-ga-zn-o系半導(dǎo)體，優(yōu)選c軸與層面大致垂直地取向的結(jié)晶質(zhì)in-ga-zn-o系半導(dǎo)體。這樣的in-ga-zn-o系半導(dǎo)體的晶體結(jié)構(gòu)在例如特開2012-134475號(hào)公報(bào)中被公開。

氧化物半導(dǎo)體層也可以包含取代in-ga-zn-o系半導(dǎo)體的其它的氧化物半導(dǎo)體。也可以包含例如zn-o系半導(dǎo)體(zno)、in-zn-o系半導(dǎo)體(izo(注冊(cè)商標(biāo)))、zn-ti-o系半導(dǎo)體(zto)、cd-ge-o系半導(dǎo)體、cd-pb-o系半導(dǎo)體、cdo(氧化鎘)、mg-zn-o系半導(dǎo)體、in-sn-zn-o系半導(dǎo)體(例如in2o3-sno2-zno)、in-ga-sn-o系半導(dǎo)體等。

(1.2柵極驅(qū)動(dòng)器的構(gòu)成以及動(dòng)作)

接著，參照?qǐng)D3～圖5，說明本實(shí)施方式的柵極驅(qū)動(dòng)器400的構(gòu)成以及動(dòng)作的概要。如圖3所示，柵極驅(qū)動(dòng)器400由移位寄存器電路410構(gòu)成，移位寄存器電路410由多個(gè)段構(gòu)成。顯示部600形成有i行×j列的像素矩陣，與這些像素矩陣的各行與移位寄存器電路410的各段(各單位電路)一對(duì)一對(duì)應(yīng)設(shè)置。即，移位寄存器電路410由i個(gè)單位電路sr(1)～sr(i)構(gòu)成。單位電路sr連接于對(duì)應(yīng)的柵極總線gl。

圖4是表示本實(shí)施方式的形成柵極驅(qū)動(dòng)器400的移位寄存器電路410構(gòu)成的框圖。如上所述，所述柵極驅(qū)動(dòng)器400由i個(gè)單位電路sr(1)～sr(i)構(gòu)成。此外，圖4中，表示了從1段到4段的單位電路sr(1)～sr(4)。各單位電路sr設(shè)有用于接收時(shí)鐘信號(hào)cka的輸入端子、用于接收時(shí)鐘信號(hào)ckb的輸入端子、用于接收時(shí)鐘信號(hào)ckc的輸入端子、用于接收輸入信號(hào)s的輸入端子、用于輸出輸出信號(hào)q的輸出端子。此外，各單位電路sr如后面說明，也可以設(shè)有低電平的直流電源電位vss用的輸入端子，但是在圖4中省略了所述輸入端子(圖8也相同)。

移位寄存器電路410作為柵極時(shí)鐘信號(hào)施加四相的時(shí)鐘信號(hào)ck1～ck4。如圖5所示，時(shí)鐘信號(hào)ck1和時(shí)鐘信號(hào)ck2相互相位偏移了180度，時(shí)鐘信號(hào)ck3和時(shí)鐘信號(hào)ck4相互相位偏移了180度。時(shí)鐘信號(hào)ck1的相位與時(shí)鐘信號(hào)ck3的相位相比前進(jìn)了90度。另外，所有的時(shí)鐘信號(hào)ck1～ck4的占空比幾乎為50％。

接著，說明移位寄存器電路410的各段(各單位電路)的輸入信號(hào)。各單位電路sr輸入有如以下的時(shí)鐘信號(hào)(參照?qǐng)D4)。1段的單位電路sr(1)中，時(shí)鐘信號(hào)ck1作為時(shí)鐘信號(hào)cka施加，時(shí)鐘信號(hào)ck2作為時(shí)鐘信號(hào)ckb施加，時(shí)鐘信號(hào)ck3作為時(shí)鐘信號(hào)ckc施加。2段的單位電路sr(2)中，時(shí)鐘信號(hào)ck3作為時(shí)鐘信號(hào)cka施加，時(shí)鐘信號(hào)ck4作為時(shí)鐘信號(hào)ckb施加，時(shí)鐘信號(hào)ck2作為時(shí)鐘信號(hào)ckc施加。3段的單位電路sr(3)中，時(shí)鐘信號(hào)ck2作為時(shí)鐘信號(hào)cka施加，時(shí)鐘信號(hào)ck1作為時(shí)鐘信號(hào)ckb施加，時(shí)鐘信號(hào)ck4作為時(shí)鐘信號(hào)ckc施加。4段的單位電路sr(4)中，時(shí)鐘信號(hào)ck4作為時(shí)鐘信號(hào)cka施加，時(shí)鐘信號(hào)ck3作為時(shí)鐘信號(hào)ckb施加，時(shí)鐘信號(hào)ck1作為時(shí)鐘信號(hào)ckc施加。如上所述的構(gòu)成，通過移位寄存器電路410的所有段，重復(fù)四段。從各單位電路sr輸出輸出信號(hào)q。另外，1段之外的所以段的單位電路sr(2)～sr(i)中，從前段輸出的輸出信號(hào)q作為輸入信號(hào)s施加。1段的單位電路sr(1)中，柵極開始脈沖信號(hào)sp作為輸入信號(hào)s施加。

這樣的構(gòu)成中，對(duì)移位寄存器電路410的1段的單位電路sr(1)作為輸入信號(hào)s施加的柵極開始脈沖信號(hào)sp的脈沖抬升時(shí)，基于所述時(shí)鐘信號(hào)ck1～ck4，柵極開始脈沖信號(hào)sp所包含的脈沖(所述脈沖包含于從各段的單位電路sr輸出的輸出信號(hào)q)以從1段的單位電路sr(1)到i段的單位電路sr(i)順序傳送。并且，基于所述脈沖的傳送，從1～i段的單位電路sr(1)～sr(i)輸出的輸出型號(hào)q依次變?yōu)楦唠娖健２⑶?，這些從1～i段的單位電路sr(1)～sr(i)輸出的輸出型號(hào)q，作為掃描信號(hào)gl1～gli施加于柵極總線gl1～gli。因此，如圖5所示，依次變?yōu)楦唠娖?有效)的掃描信號(hào)gl施加于顯示部600內(nèi)的柵極總線gl。

(1.3單位電路的構(gòu)成)

圖1是表示本實(shí)施方式的電位電路sr的構(gòu)成(移位寄存器電路410的一段部的構(gòu)成)的電路圖。如圖1所示，所述電位電路sr包括六個(gè)薄膜晶體管m1～m6、和一個(gè)自舉電容cb。另外，所述電位電路sr除了低電平的直流電源電位vss用的輸入端子之外，具有四個(gè)輸入端子41、43、44以及45、和一個(gè)輸出端子(輸出節(jié)點(diǎn))48。此時(shí)，接收輸入信號(hào)s的輸入端子上附上符號(hào)41，接收時(shí)鐘信號(hào)cka的輸入端子上附上符號(hào)43，接收時(shí)鐘信號(hào)ckb的輸入端子上附上符號(hào)44，接收時(shí)鐘信號(hào)ckc的輸入端子上附上符號(hào)45，輸出輸出信號(hào)q的輸出端子上附上符號(hào)48。此外，薄膜晶體管m3的柵極端子以及薄膜晶體管m6的柵極端子同時(shí)被施加時(shí)鐘信號(hào)ckb，圖1中，為了方便分別圖示時(shí)鐘信號(hào)ckb用的輸入端子44。同樣，薄膜晶體管m4的柵極端子以及薄膜晶體管m5的漏極端子同時(shí)施加時(shí)鐘信號(hào)cka，但是圖1中，為了方便分別圖示時(shí)鐘信號(hào)cka用的輸入端子43。

接著，說明所述電位電路sr內(nèi)的構(gòu)成要素之間的連接關(guān)系。薄膜晶體管m1的源極端子、薄膜晶體管m3的源極端子、薄膜晶體管m4的漏極端子、薄膜晶體管m5的柵極端子以及自舉電容cb的一端經(jīng)由內(nèi)部節(jié)點(diǎn)vc相互連接。

薄膜晶體管m1中，柵極端子以及漏極端子連接于輸入端子41(即，連接于二極管)，源極端子連接于內(nèi)部節(jié)點(diǎn)vc。薄膜晶體管m2中，柵極端子連接于輸入端子45，漏極端子連接于薄膜晶體管m3的源極端子，源極端子連接于輸入端子41。薄膜晶體管m3中，柵極端子連接于輸入端子44，漏極端子連接于內(nèi)部節(jié)點(diǎn)vc，源極端子連接于薄膜晶體管m2的漏極端子。薄膜晶體管m4中，柵極端子連接于輸入端子43，漏極端子連接于內(nèi)部節(jié)點(diǎn)vc，源極端子連接于輸出端子48。薄膜晶體管m5中，柵極端子連接于內(nèi)部節(jié)點(diǎn)vc，漏極端子連接于輸入端子43，源極端子連接于輸出端子48。薄膜晶體管m6中，柵極端子連接于輸入端子44，漏極端子連接于輸出端子48，源極端子連接于低電平的直流電源電位vss用的輸入端子。自舉電容cb中，一端連接于薄膜晶體管m5的柵極端子，另一端連接于薄膜晶體管m5的源極端子。

此外，本實(shí)施方式中，利用薄膜晶體管m1實(shí)現(xiàn)內(nèi)部節(jié)點(diǎn)預(yù)充電部，通過薄膜晶體管m2以及薄膜晶體管m3實(shí)現(xiàn)內(nèi)部節(jié)點(diǎn)下拉部，通過薄膜晶體管m6實(shí)現(xiàn)輸出節(jié)點(diǎn)下拉部。另外，通過薄膜晶體管m1實(shí)現(xiàn)內(nèi)部節(jié)點(diǎn)預(yù)充電用晶體管，通過薄膜晶體管m2實(shí)現(xiàn)第一的內(nèi)部節(jié)點(diǎn)下拉用晶體管，通過薄膜晶體管m3實(shí)現(xiàn)第二的內(nèi)部節(jié)點(diǎn)下拉用晶體管，通過薄膜晶體管m4實(shí)現(xiàn)第3的內(nèi)部節(jié)點(diǎn)下拉用晶體管，通過薄膜晶體管m5實(shí)現(xiàn)輸出控制用晶體管，通過薄膜晶體管m6實(shí)現(xiàn)輸出節(jié)點(diǎn)下拉用晶體管。

(1.4單位電路的動(dòng)作)

接著，參照?qǐng)D1以及圖6，說明本實(shí)施方式的單位電路sr的動(dòng)作。此時(shí)，著眼n段的單位電路。此外，圖6中，從時(shí)點(diǎn)t2到時(shí)點(diǎn)t4為止的期間為，通過n行的像素形成部6基于驅(qū)動(dòng)用視頻信號(hào)應(yīng)該進(jìn)行充電的期間(選擇期間)。

時(shí)點(diǎn)t1以前的期間中，輸入信號(hào)s的電位、內(nèi)部節(jié)點(diǎn)vc的電位以及輸出信號(hào)q的電位維持低電平。到了時(shí)點(diǎn)t1時(shí)，從(n-1)段的單位電路sr(n-1)輸出的輸出信號(hào)q，從低電平變化為高電平。即，n段的單位電路sr(n)中，輸入信號(hào)s從低電平變化為高電平。因此，薄膜晶體管m1處于導(dǎo)通狀態(tài)，t1～t2的期間中，對(duì)自舉電容cb進(jìn)行充電，抬升內(nèi)部節(jié)點(diǎn)vc的電位。此外，此時(shí)的充電電壓成為與輸入信號(hào)s的電壓相比，只下降了薄膜晶體管m1的閥值電壓的電壓。

到了時(shí)點(diǎn)t2時(shí)，時(shí)鐘信號(hào)cka從低電平變化為高電平。因此，隨著輸入端子43的電位的抬升，抬升薄膜晶體管m5的漏極電位。此時(shí)，薄膜晶體管m5處于導(dǎo)通狀態(tài)，由此輸出信號(hào)q的電位(輸出端子48的電位)也抬升。輸出端子48的電位抬升時(shí)，經(jīng)由自舉電容cb，內(nèi)部節(jié)點(diǎn)vc的電位也抬升。其結(jié)果，對(duì)薄膜晶體管m5的柵極端子施加大的電壓，高電平的時(shí)鐘信號(hào)cka以原來的水平通過薄膜晶體管m5給予輸出端子48。因此，輸出信號(hào)q變?yōu)楦唠娖健２⑶?，輸出信?hào)q處于高電平的狀態(tài)維持到時(shí)點(diǎn)t4。此外，本實(shí)施方式中，以薄膜晶體管m1連接于二極管的方式而構(gòu)成，由此，進(jìn)行自舉動(dòng)作時(shí)，防止從經(jīng)由薄膜晶體管m1的內(nèi)部節(jié)點(diǎn)vc的電流的漏電。

到了時(shí)點(diǎn)t3時(shí)，輸入信號(hào)s從高電平變化為低電平。另外，時(shí)點(diǎn)t3中，時(shí)鐘信號(hào)ckc從低電平變化為高電平。因此，薄膜晶體管m2處于導(dǎo)通狀態(tài)。該時(shí)點(diǎn)t3中，時(shí)鐘信號(hào)ckb為低電平，由此，薄膜晶體管m3處于斷開狀態(tài)。因此，薄膜晶體管m2處于導(dǎo)通狀態(tài)的情況不會(huì)影響內(nèi)部節(jié)點(diǎn)vc的狀態(tài)。

到了時(shí)點(diǎn)t4時(shí)，時(shí)鐘信號(hào)cka從高電平變化為低電平。此時(shí)，薄膜晶體管m5處于導(dǎo)通狀態(tài)，由此，輸入端子43的電位下降，并且輸出信號(hào)q的電位(輸出端子48的電位)下降。通過輸出端子48的電位的低下，經(jīng)由自舉電容cb，內(nèi)部節(jié)點(diǎn)vc的電位也下降。另外，時(shí)點(diǎn)t4中，時(shí)鐘信號(hào)ckb從低電平變化為高電平。因此，薄膜晶體管m6、m3處于導(dǎo)通狀態(tài)。通過薄膜晶體管m6的導(dǎo)通狀態(tài)，輸出信號(hào)q的電位被引入到低電平。另外，t4～t5期間中，薄膜晶體管m3以及薄膜晶體管m2的兩者處于導(dǎo)通狀態(tài)。因此，內(nèi)部節(jié)點(diǎn)vc的電位被引入到t4～t5期間的輸入信號(hào)s的水平，即低電平。

此時(shí)，參照?qǐng)D7，說明非選擇時(shí)間(t2～t4的期間以外的期間)中，時(shí)鐘信號(hào)cka變?yōu)楦唠娖綍r(shí)的單位電路sr動(dòng)作。此外，n段中，假設(shè)時(shí)鐘信號(hào)ck1作為時(shí)鐘信號(hào)cka施加，時(shí)鐘信號(hào)ck2作為時(shí)鐘信號(hào)ckb施加，時(shí)鐘信號(hào)ck3作為時(shí)鐘信號(hào)ckc施加，(n-1)段中，時(shí)鐘信號(hào)ck4作為時(shí)鐘信號(hào)cka施加，時(shí)鐘信號(hào)ck3作為時(shí)鐘信號(hào)ckb施加，時(shí)鐘信號(hào)ck1作為時(shí)鐘信號(hào)ckc施加。

薄膜晶體管m5具有耗盡特性的情況下，若時(shí)鐘信號(hào)ck4變?yōu)楦唠娖綍r(shí)，則對(duì)(n-1)段的單位電路sr(n-1)的薄膜晶體管m5流動(dòng)漏電流。因此，抬升(n-1)段的單位電路sr(n-1)的輸出端子48的電位。此時(shí)，如從圖5所理解，時(shí)鐘信號(hào)ck4變?yōu)楦唠娖降钠陂g，時(shí)鐘信號(hào)ck3變?yōu)榈碗娖?，由此，n段的單位電路sr(n)的薄膜晶體管m2處于斷開狀態(tài)。因此，(n-1)段的單位電路sr(n-1)的薄膜晶體管m5的漏電流不會(huì)影響n段的單位電路sr(n)的動(dòng)作(參照?qǐng)D7中以符號(hào)71表示的箭頭)。

換句話說，著眼某一個(gè)段時(shí)，在經(jīng)過對(duì)前段的薄膜晶體管m5(輸出控制用晶體管)的漏極端子(第一導(dǎo)通端子)所施加的輸出控制用時(shí)鐘信號(hào)變?yōu)閷?dǎo)通電平的期間，本段的內(nèi)部節(jié)點(diǎn)vc和前段的輸出端子48處于非電連接狀態(tài)。因此，前段的薄膜晶體管m5所發(fā)生的漏電流不會(huì)影響本段的單位電路sr的動(dòng)作。

另外，因柵極總線gl和源極總線sl的耦合電容等的存在，導(dǎo)致(n-1)行的柵極總線gln-1發(fā)生噪聲時(shí)，從(n-1)段的單位電路sr(n-1)的輸出端子48混入噪聲。但是，n段的單位電路sr(n)的薄膜晶體管m2處于導(dǎo)通狀態(tài)時(shí)，(n-1)段的單位電路sr(n-1)的薄膜晶體管m6也處于導(dǎo)通狀態(tài)，因此，經(jīng)由(n-1)段的單位電路sr(n-1)的薄膜晶體管m6實(shí)現(xiàn)向低電平引入(參照?qǐng)D7中以符號(hào)72表示的箭頭)，n段的單位電路sr(n)的內(nèi)部節(jié)點(diǎn)vc不會(huì)受到該噪聲的影響。

換句話說，著眼某一個(gè)段時(shí)，在前段的輸出端子48被下拉的期間的至少一部分期間，通過本段的內(nèi)部節(jié)點(diǎn)vc和前段的輸出端子48的電性連接，下拉本段的內(nèi)部節(jié)點(diǎn)。因此，無論前段發(fā)生噪聲，明確地進(jìn)行本段的內(nèi)部節(jié)點(diǎn)vc的下拉。

進(jìn)一步，n段的單位電路sr(n)中，時(shí)鐘信號(hào)cka變?yōu)楦唠娖綍r(shí)，薄膜晶體管m4處于導(dǎo)通狀態(tài)。并且，非選擇期間中，隨時(shí)變?yōu)閮?nèi)部節(jié)點(diǎn)vc-輸出端子48之間電性連接的狀態(tài)，由此，防止因薄膜晶體管m5的柵極端子(內(nèi)部節(jié)點(diǎn)vc)和漏極端子(第一導(dǎo)通端子)之間的耦合電容導(dǎo)致的內(nèi)部節(jié)點(diǎn)vc的電位抬升。即，非選擇期間中，薄膜晶體管m5可以維持?jǐn)嚅_狀態(tài)。因此，可以防止移位寄存器的誤動(dòng)作，并且防止薄膜晶體管m5的特性劣化。

進(jìn)一步，時(shí)鐘周期的四分之一期間中，薄膜晶體管m3以及薄膜晶體管m2兩者處于導(dǎo)通狀態(tài)。即，非選擇期間中，每一個(gè)四分之一的周期，內(nèi)部節(jié)點(diǎn)vc的電位被拉低到低電平。因此，有效地抑制因時(shí)鐘噪聲導(dǎo)致的動(dòng)作不良的發(fā)生。

(1.5效果)

根據(jù)本實(shí)施方式，作為輸出控制用晶體管起作用的薄膜晶體管m5具有耗盡特性，即便某段中該薄膜晶體管m5流動(dòng)漏電流，該漏電流不會(huì)影響下一個(gè)段的單位電路的動(dòng)作。另外，即便從某段的輸出端子48混入噪聲，經(jīng)由該段的薄膜晶體管m6，進(jìn)行下一個(gè)段的內(nèi)部節(jié)點(diǎn)vc的下拉。因此，從某段的輸出端子48混入噪聲不會(huì)影響下一個(gè)段的單位電路的動(dòng)作。另外，非選擇期間中，薄膜晶體管m5可以維持?jǐn)嚅_狀態(tài)，由此，防止薄膜晶體管m5的特性劣化。另外，非選擇期間中，內(nèi)部節(jié)點(diǎn)vc的電位隨時(shí)被拉低到低電平，由此，有效地抑制因時(shí)鐘噪聲所導(dǎo)致的動(dòng)作不良的發(fā)生。此時(shí)，各單位電路sr由六個(gè)薄膜晶體管m1～m6以及一個(gè)自舉電容cb構(gòu)成。如上所述，根據(jù)本實(shí)施方式，通過少的元件數(shù)量，可以實(shí)現(xiàn)沒有動(dòng)作不良且能夠達(dá)到顯示裝置的高精細(xì)化的移位寄存器電路。

(2.第二實(shí)施方式)

(2.1構(gòu)成)

說明本發(fā)明的第二實(shí)施方式。關(guān)于整體構(gòu)成以及動(dòng)作概要，由于與上述的第一實(shí)施方式相同省略說明(參照?qǐng)D2)。圖8是表示本實(shí)施方式的形成柵極驅(qū)動(dòng)器400的移位寄存器電路410構(gòu)成的框圖。各單位電路sr中，設(shè)有上述第一實(shí)施方式(參照?qǐng)D4)的輸入輸出端子的之外，用于接收輸入信號(hào)vs的輸入端子、和用于輸出輸出信號(hào)vc的輸出端子。此外，輸出信號(hào)vc表示內(nèi)部節(jié)點(diǎn)vc的水平。

從各單位電路sr輸出的輸出信號(hào)vc在2段之后的段作為輸入信號(hào)vs施加。但是，1段的單位電路sr(1)中，柵極開始脈沖信號(hào)vsp作為柵極開始脈沖信號(hào)vsp施加，2段的單位電路sr(2)中，柵極開始脈沖信號(hào)vsp2作為輸入信號(hào)vs施加。

如上所述的構(gòu)成，與上述第一實(shí)施方式相同，依次變?yōu)楦唠娖?有效)的掃描信號(hào)gl施加于顯示部600內(nèi)的柵極總線gl。

圖9是表示本實(shí)施方式的單位電路sr的構(gòu)成(移位寄存器電路410的一部分構(gòu)成)的電路圖。上述第一實(shí)施方式中，薄膜晶體管m1的柵極端子被施加輸入信號(hào)s(前段的輸出信號(hào)q)。對(duì)此，本實(shí)施方式中，薄膜晶體管m1的柵極端子被施加輸入信號(hào)vs(表示2段前的內(nèi)部節(jié)點(diǎn)vc的水平的信號(hào))。另外，設(shè)有用于輸出表示內(nèi)部節(jié)點(diǎn)vc的水平的輸出信號(hào)vc的輸出端子49。關(guān)于其他點(diǎn)，與上述第一實(shí)施方式相同。

(2.2單位電路的動(dòng)作)

接著，參照?qǐng)D9以及圖10，說明本實(shí)施方式的單位電路sr的動(dòng)作。此外，著眼n段的單位電路。時(shí)點(diǎn)t0中，(n-2)段的單位電路sr(n-2)的內(nèi)部節(jié)點(diǎn)vc處于被增大(boost)的狀態(tài)。因此，如圖10所示，輸入信號(hào)vs的電位變?yōu)闃O高電位。因此，薄膜晶體管m1處于導(dǎo)通狀態(tài)。

到了時(shí)點(diǎn)t1時(shí)，從(n-1)段的單位電路sr(n-1)輸出的輸出信號(hào)q從低電平變化為高電平。即，n段的單位電路sr(n)中，輸入信號(hào)s從低電平變化為高電平。由于薄膜晶體管m1已經(jīng)處于導(dǎo)通狀態(tài)，通過輸入信號(hào)s從低電平變化為高電平，進(jìn)行對(duì)自舉電容cb的充電而抬升內(nèi)部節(jié)點(diǎn)vc的電位。此時(shí)，與上述第一實(shí)施方式不同，充電電壓變?yōu)榕c時(shí)鐘信號(hào)的高電平電壓相當(dāng)?shù)碾妷骸＜?，不?huì)有薄膜晶體管m1的閥值電壓量的降低。關(guān)于時(shí)點(diǎn)t2之后，單位電路sr與上述第一實(shí)施方式相同動(dòng)作。

(2.3效果)

根據(jù)本實(shí)施方式，由于單位電路sr內(nèi)的薄膜晶體管m1不連接于二極管，進(jìn)行自舉動(dòng)作前的內(nèi)部節(jié)點(diǎn)vc的充電電壓不依賴于薄膜晶體管m1的閥值電壓，變?yōu)榕c時(shí)鐘信號(hào)的高電平電壓相當(dāng)?shù)碾妷?。薄膜晶體管具有，在對(duì)柵極端子反復(fù)施加電壓時(shí)變動(dòng)閥值電壓的特性，但是，即便在已發(fā)生薄膜晶體管m1的元件劣化的狀態(tài)下，根據(jù)本實(shí)施方式，可以確保充分大的電壓余量(margin)，提高液晶顯示裝置的可靠性。此外，獲得與所述第一實(shí)施方式相同的效果。

(3.第三實(shí)施方式)

(3.1構(gòu)成等)

說明本發(fā)明的第三實(shí)施方式。關(guān)于整體構(gòu)成以及動(dòng)作概要，由于與上述第一實(shí)施方式相同省略說明(參照?qǐng)D2)。關(guān)于移位寄存器電路410的構(gòu)成，由于與上述第二實(shí)施方式相同省略說明(參照?qǐng)D8)。

圖11是表示本實(shí)施方式的單位電路sr的構(gòu)成(移位寄存器電路410的一部分的構(gòu)成)的電路圖。關(guān)于上述第一實(shí)施方式以及上述第二實(shí)施方式，薄膜晶體管m6的源極端子連接于低電平的直流電源電位vss用的輸入端子。對(duì)此，本實(shí)施方式中，薄膜晶體管m6的源極端子連接于被施加時(shí)鐘信號(hào)cka的輸入端子43。關(guān)于這點(diǎn)，與上述第二實(shí)施方式相同。

對(duì)薄膜晶體管m6的柵極端子施加的時(shí)鐘信號(hào)ckb變?yōu)楦唠娖綍r(shí)，對(duì)輸入端子43施加的時(shí)鐘信號(hào)cka變?yōu)榈碗娖健Ｒ虼?，即便薄膜晶體管m6的源極端子連接于輸入端子43，圖10的時(shí)點(diǎn)t4中，薄膜晶體管m6處于導(dǎo)通狀態(tài)時(shí)，輸出信號(hào)q的電位被引入到低電平。因此，可以采用從圖9所示的構(gòu)成中除去vss端子之后的構(gòu)成。

(3.2效果)

根據(jù)本實(shí)施方式，可以減少構(gòu)成移位寄存器電路410的各段的單位電路sr的端子數(shù)量。另外，與現(xiàn)有相比可以減少vss總線(低電平的直流電源電位用的信號(hào)線)，由此實(shí)現(xiàn)更加窄邊框的液晶顯示裝置。也考慮到減少顯示裝置本身的端子數(shù)量時(shí)，可以獲得更加小型的顯示裝置的制造的效果。此外，也可以獲得與上述第一實(shí)施方式以及上述第二實(shí)施方式相同的效果。

(3.3變形例)

上述第三實(shí)施方式中，與第二實(shí)施方式相同，對(duì)薄膜晶體管m1的柵極端子施加輸入信號(hào)vs。但是，如圖12所示，與上述第一實(shí)施方式相同，也可以采用對(duì)薄膜晶體管m1的柵極端子施加輸入信號(hào)s的構(gòu)成。

(4.第四實(shí)施方式)

(4.1構(gòu)成等)

說明本發(fā)明的第四實(shí)施方式。關(guān)于整體構(gòu)成以及動(dòng)作概要，由于與上述第一實(shí)施方式相同省略說明(參照?qǐng)D2)。圖13是表示本實(shí)施方式的形成柵極驅(qū)動(dòng)器400的移位寄存器電路410的構(gòu)成的框圖。各單位電路sr中，在上述第二實(shí)施方式(參照?qǐng)D8)中設(shè)有的輸入輸出端子之外，設(shè)有用于接收清除信號(hào)clr的輸入端子。清除信號(hào)clr共同地施加于所有段的單位電路sr(1)～sr(i)。

圖14是表示本實(shí)施方式的單位電路sr的構(gòu)成(移位寄存器電路410的一部分的構(gòu)成)的電路圖。此外，圖14中，接收清除信號(hào)clr的輸入端子上附上符號(hào)47。該單位電路sr中，除了上述第三實(shí)施方式的單位電路sr(參照?qǐng)D11)的構(gòu)成要素之外，設(shè)有薄膜晶體管m7以及薄膜晶體管m8。薄膜晶體管m7中，柵極端子連接于輸入端子47，漏極端子連接于內(nèi)部節(jié)點(diǎn)vc，源極端子連接于輸出端子48。薄膜晶體管m8中，柵極端子連接于輸入端子47，漏極端子連接于輸出端子48，源極端子連接于輸入端子43。關(guān)于其他點(diǎn)，與上述第三實(shí)施方式相同。

此外，本實(shí)施方式中，通過薄膜晶體管m7以及薄膜晶體管m8實(shí)現(xiàn)初始化部。另外，通過薄膜晶體管m7實(shí)現(xiàn)第一初始化用晶體管，通過薄膜晶體管m8實(shí)現(xiàn)第二初始化用晶體管。

如上所述的構(gòu)成，例如緊挨著移位寄存器電路410的動(dòng)作開始之前或者緊接著動(dòng)作終了之后的一定期間，清除信號(hào)clr變?yōu)楦唠娖?。清除信?hào)clr變?yōu)楦唠娖綍r(shí)，薄膜晶體管m7以及薄膜晶體管m8處于導(dǎo)通狀態(tài)。此時(shí)，通過將所有的時(shí)鐘信號(hào)ck1～ck4變?yōu)榈碗娖剑谝莆患拇嫫麟娐?10的所有段的單位電路sr(1)～sr(i)中，時(shí)鐘信號(hào)cka變?yōu)榈碗娖?，由此，?nèi)部節(jié)點(diǎn)vc的電位以及輸出信號(hào)q的電位被引入到低電平(參照?qǐng)D15中以符號(hào)73表示的箭頭)。并且，可以初始化構(gòu)成移位寄存器電路410的所有單位電路sr(1)～sr(i)。

(4.2效果)

薄膜晶體管具有，在對(duì)柵極端子反復(fù)施加電壓時(shí)變動(dòng)閥值電壓的特性。因此，內(nèi)部節(jié)點(diǎn)vc持續(xù)存儲(chǔ)電荷的狀態(tài)時(shí)，薄膜晶體管m5的特性大劣化。尤其是，采用斷開漏泄電流少的氧化物tft時(shí)，即便裝置的動(dòng)作停止之后內(nèi)部節(jié)點(diǎn)vc很容易殘留電荷，由此，可能導(dǎo)致薄膜晶體管m5的特性劣化。關(guān)于這點(diǎn)，根據(jù)本實(shí)施方式，例如緊挨著移位寄存器電路410的動(dòng)作開始之前或者緊挨著動(dòng)作終了之后，可以初始化所有的單位電路sr(1)～sr(i)。因此，抑制單位電路sr內(nèi)的薄膜晶體管的特性劣化，關(guān)于移位寄存器電路410實(shí)現(xiàn)穩(wěn)定的電路動(dòng)作。另外，根據(jù)圖14所示，除了輸出端子48之外，內(nèi)部的節(jié)點(diǎn)只有內(nèi)部節(jié)點(diǎn)vc(即，只有一個(gè)系統(tǒng))，由此，可以以少數(shù)量的電路元件實(shí)現(xiàn)用于初始化單位電路sr的構(gòu)成。因此，可以實(shí)現(xiàn)能夠抑制薄膜晶體管的特性的窄邊框的顯示裝置。此外，獲得與上述第一至第三實(shí)施方式相同的效果。

(4.3變形例)

上述第四實(shí)施方式的單位電路sr的構(gòu)成是，在上述第三實(shí)施方式的單位電路sr的構(gòu)成(參照?qǐng)D11)上附加薄膜晶體管m7以及薄膜晶體管m8的構(gòu)成。但是，如圖16所示，采用在上述第一實(shí)施方式的單位電路sr的構(gòu)成(參照?qǐng)D1)上附加薄膜晶體管m7以及薄膜晶體管m8的構(gòu)成。

(5.第五實(shí)施方式)

(5.1構(gòu)成)

說明本發(fā)明的第五實(shí)施方式。關(guān)于整體構(gòu)成以及動(dòng)作概要，由于與上述第一實(shí)施方式相同省略說明(參照?qǐng)D2)。圖17是表示本實(shí)施方式的形成柵極驅(qū)動(dòng)器400的移位寄存器電路410構(gòu)成的框圖。各單位電路sr中，代替上述第四實(shí)施方式(參照?qǐng)D13)的輸入信號(hào)s用的輸入端子，設(shè)置用于接收時(shí)鐘信號(hào)ckd的輸入端子。1段的單位電路sr(1)中，時(shí)鐘信號(hào)ck4作為時(shí)鐘信號(hào)ckd施加。2段的單位電路sr(2)中，時(shí)鐘信號(hào)ck1作為時(shí)鐘信號(hào)ckd施加。3段的單位電路sr(3)中，時(shí)鐘信號(hào)ck3作為時(shí)鐘信號(hào)ckd施加。4段的單位電路sr(4)中，時(shí)鐘信號(hào)ck2作為時(shí)鐘信號(hào)ckd施加。這樣的構(gòu)成，通過移位寄存器電路410的所有段，重復(fù)四段。

圖18是表示本實(shí)施方式的單位電路sr的構(gòu)成(移位寄存器電路410的一部分構(gòu)成)的電路圖。上述第四實(shí)施方式中，薄膜晶體管m1的漏極端子以及薄膜晶體管m2的源極端子被施加輸入信號(hào)s(前段的輸出信號(hào)q)。對(duì)此，本實(shí)施方式中，薄膜晶體管m1的漏極端子以及薄膜晶體管m2的源極端子被施加時(shí)鐘信號(hào)ckd。關(guān)于其他點(diǎn)，與上述第四實(shí)施方式相同。

(5.2單位電路的動(dòng)作)

接著，參照?qǐng)D18以及圖19，說明本實(shí)施方式的單位電路sr的動(dòng)作。此外，著眼n段的單位電路。時(shí)點(diǎn)t0中，(n-2)段的單位電路sr(n-2)的內(nèi)部節(jié)點(diǎn)vc處于被增大的狀態(tài)。因此，如圖19所示，輸入信號(hào)vs的電位變?yōu)闃O高電位。因此，薄膜晶體管m1處于導(dǎo)通狀態(tài)。

到了時(shí)點(diǎn)t1時(shí)，時(shí)鐘信號(hào)ckd從低電平變化為高電平。由于薄膜晶體管m1已經(jīng)處于導(dǎo)通狀態(tài)，通過時(shí)鐘信號(hào)ckd從低電平變化為高電平，進(jìn)行對(duì)自舉電容cb的充電而抬升內(nèi)部節(jié)點(diǎn)vc的電位。此時(shí)，與上述第二實(shí)施方式不同，充電電壓變?yōu)榕c時(shí)鐘信號(hào)的高電平電壓相當(dāng)?shù)碾妷?。即，不?huì)有薄膜晶體管m1的閥值電壓量的降低。關(guān)于時(shí)點(diǎn)t2之后，單位電路sr與上述第一實(shí)施方式相同動(dòng)作。

(5.3效果)

根據(jù)本實(shí)施方式，各段的單位電路的輸出端子不連接于下一個(gè)段的單位電路的輸入端子。因此，各單位電路sr的輸出端子48的負(fù)荷變小。因此，可以變大動(dòng)作電壓余量，提高移位寄存器電路410的可靠性。另外，上述第四實(shí)施方式中，用于下拉內(nèi)部節(jié)點(diǎn)vc的路徑上存在三個(gè)薄膜晶體管(本段的薄膜晶體管m3、本段的薄膜晶體管m2以及前段的薄膜晶體管m5)。對(duì)此，本實(shí)施方式中，用于下拉內(nèi)部節(jié)點(diǎn)vc的路徑上只存在兩個(gè)薄膜晶體管(本段的薄膜晶體管m3以及本段的薄膜晶體管m2)。即，根據(jù)本實(shí)施方式，關(guān)于的下拉內(nèi)部節(jié)點(diǎn)vc的動(dòng)作余量也可以變大，實(shí)現(xiàn)更加高穩(wěn)定性的移位寄存器電路410。

(5.4變形例)

上述第五實(shí)施方式中，以上述第四實(shí)施方式的單位電路sr的構(gòu)成(參照?qǐng)D14)基準(zhǔn)，代替輸入信號(hào)s使用時(shí)鐘信號(hào)ckd。但是，如圖20所示，也可以以上述第一實(shí)施方式的單位電路sr的構(gòu)成(參照?qǐng)D1)基準(zhǔn)，代替輸入信號(hào)s使用時(shí)鐘信號(hào)ckd。

(6.其他)

上述各實(shí)施方式以及上述各變形例中以列舉液晶顯示裝置進(jìn)行說明，但是本發(fā)明并不限定于此。本發(fā)明也可以適用于有機(jī)el(electroluminescence)等其他顯示裝置。

符號(hào)說明

41～47(單位電路的)輸入端子

48、49(單位電路的)輸出端子

300源極驅(qū)動(dòng)器(視頻信號(hào)線驅(qū)動(dòng)電路)

400柵極驅(qū)動(dòng)器(掃描信號(hào)線驅(qū)動(dòng)電路)

410移位寄存器電路

600顯示部

sr、sr(1)～sr(i)單位電路

m1～m8薄膜晶體管

cb自舉電容

vc內(nèi)部節(jié)點(diǎn)

gl、gl1～gli柵極總線

sl、sl1～slj源極總線

ck1～ck4、cka、ckb、ckc、ckd時(shí)鐘信號(hào)

clr清除信號(hào)