本發(fā)明涉及一種與非(nand)型快閃存儲器(flashmemory)等半導(dǎo)體存儲裝置，尤其涉及一種半導(dǎo)體存儲裝置及其加擾(scramble)方法。
背景技術(shù)：
：：nand型快閃存儲器具有包含多個(gè)區(qū)塊(block)的存儲器陣列(memoryarray)，在一個(gè)區(qū)塊中，形成由多個(gè)存儲胞元(memorycell)串聯(lián)連接而成的nand串(string)。典型的是，數(shù)據(jù)(data)的讀出或編程(program)是以頁面(page)為單位來進(jìn)行，數(shù)據(jù)的擦除是以區(qū)塊為單位來進(jìn)行。專利文獻(xiàn)1公開了一種提高nand型快閃存儲器的動(dòng)作可靠性的數(shù)據(jù)寫入方法。該寫入方法是基于字線(wordline)的地址(address)來選擇加擾方式，根據(jù)所選擇的加擾方式來對要寫入的數(shù)據(jù)進(jìn)行加擾，并將經(jīng)加擾的數(shù)據(jù)寫入至對應(yīng)的頁面。現(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1：日本專利特開2008-198299號公報(bào)[發(fā)明所要解決的問題]nand型快閃存儲器的存儲胞元包含具備浮動(dòng)?xùn)艠O(floatinggate)(電荷蓄積層)與控制柵極的n型的金屬氧化物半導(dǎo)體(metaloxidesemiconductor，mos)結(jié)構(gòu)。當(dāng)在浮動(dòng)?xùn)艠O蓄積電子時(shí)，存儲胞元的閾值偏移(shift)至正方向，該狀態(tài)為數(shù)據(jù)“0”。另一方面，當(dāng)從浮動(dòng)?xùn)艠O放出電子時(shí)，閾值偏移至負(fù)方向，該狀態(tài)為數(shù)據(jù)“1”。當(dāng)統(tǒng)一擦除區(qū)塊時(shí)，該區(qū)塊內(nèi)的所有存儲胞元為數(shù)據(jù)“1”。在此種快閃存儲器中，當(dāng)反復(fù)進(jìn)行編程(寫入)或擦除時(shí)，依存于數(shù)據(jù)的可靠性有可能發(fā)生惡化。例如，在進(jìn)行編程時(shí)，數(shù)據(jù)“0”的比例壓倒性地多于數(shù)據(jù)“1”的情況，或者與此相反地，數(shù)據(jù)“1”的比例壓倒性地多于數(shù)據(jù)“0”的情況。由于存儲胞元的微細(xì)化、高集成化，存儲胞元間的距離變短，鄰接的存儲胞元處于電容耦合而可相互干擾的狀況。若圍繞一個(gè)存儲胞元的周邊存儲胞元全部為數(shù)據(jù)“0”，則在中心的存儲胞元中，周邊存儲胞元的電荷會產(chǎn)生影響，從而與全部為數(shù)據(jù)“1”的情況相比，閾值變高。進(jìn)而，數(shù)據(jù)“0”或數(shù)據(jù)“1”的不均勻因讀出數(shù)據(jù)時(shí)的源極線(sourceline)電壓的浮動(dòng)電壓的差異，也很有可能對讀出放大器(senseamplifier)的特性造成不良影響。因此，從可靠性的觀點(diǎn)來看，數(shù)據(jù)“0”與數(shù)據(jù)“1”的比例理想的是約為0.5。作為實(shí)現(xiàn)此比例的一個(gè)方法，有數(shù)據(jù)加擾方案(scheme)。即，對于要編程的數(shù)據(jù)，使用隨機(jī)數(shù)來進(jìn)行加擾，并將加擾后的數(shù)據(jù)編程至存儲器陣列。對于加擾，例如可將要編程的地址用于種子(seeds)而對每個(gè)地址改變隨機(jī)數(shù)，由此可在存儲器陣列的行方向及列方向上隨機(jī)(random)地配置數(shù)據(jù)“0”與數(shù)據(jù)“1”。而且，在讀出動(dòng)作中，通過利用對從存儲器陣列讀出的數(shù)據(jù)進(jìn)行加擾時(shí)的隨機(jī)數(shù)來進(jìn)行解擾(descramble)，從而將經(jīng)加擾的數(shù)據(jù)轉(zhuǎn)換成原始數(shù)據(jù)。在搭載有數(shù)據(jù)加擾功能的nand型快閃存儲器中，如圖1所示，在編程動(dòng)作時(shí)，頁面緩沖器/讀出電路(pagebuffer/sensecircuit)20經(jīng)由輸入/輸出緩沖器10來接受要編程的數(shù)據(jù)，然后，要編程的數(shù)據(jù)被傳輸至加擾電路30，在其中進(jìn)行加擾處理，經(jīng)加擾處理的數(shù)據(jù)被再次傳輸至頁面緩沖器/讀出電路20，并被編程至存儲器陣列40的選擇頁面p。在讀出動(dòng)作時(shí)，從存儲器陣列40的選擇頁面p將數(shù)據(jù)讀出至頁面緩沖器/讀出電路20，將保持于頁面緩沖器/讀出電路20中的數(shù)據(jù)傳輸至加擾電路30，在其中經(jīng)解擾而轉(zhuǎn)換成原始數(shù)據(jù)，經(jīng)轉(zhuǎn)換的數(shù)據(jù)被再次傳輸至頁面緩沖器/讀出電路20，并從輸入/輸出緩沖器10輸出。在編程數(shù)據(jù)的加擾處理中或讀出數(shù)據(jù)的解擾處理中，nand型快閃存儲器輸出用于禁止從外部存取(access)的忙碌(busy)信號，但若加擾電路的處理時(shí)間長，則忙碌信號的期間會相應(yīng)地變長，從而可從外部存取的時(shí)間會受到大幅度地限制。技術(shù)實(shí)現(xiàn)要素：本發(fā)明的目的在于解決此種現(xiàn)有的問題，提供一種半導(dǎo)體存儲裝置，可實(shí)現(xiàn)數(shù)據(jù)加擾功能與可從外部存取的時(shí)間的兼顧。[解決問題的技術(shù)手段]本發(fā)明的半導(dǎo)體存儲裝置的加擾方法在編程動(dòng)作時(shí)，頁面緩沖器/讀出電路保持要編程的數(shù)據(jù)，且對所保持的數(shù)據(jù)進(jìn)行加擾處理并編程至存儲器陣列的選擇頁面，在讀出動(dòng)作時(shí)，頁面緩沖器/讀出電路保持從選擇頁面讀出的數(shù)據(jù)，且對所保持的數(shù)據(jù)進(jìn)行解擾處理。優(yōu)選的是，所述加擾處理或所述解擾處理是使所保持的數(shù)據(jù)反相或非反相。優(yōu)選的是，所述加擾處理或所述解擾處理是依照基于選擇頁面地址信息的隨機(jī)數(shù)來使數(shù)據(jù)反相或非反相。優(yōu)選的是，所述加擾處理或所述解擾處理包括下述步驟：將保持于鎖存(latch)電路的節(jié)點(diǎn)(node)中的數(shù)據(jù)傳輸至第1晶體管(transistor)的柵極(gate)；通過從第1電壓供給部供給的第1電壓來重置(reset)所述鎖存電路的節(jié)點(diǎn)；將從第2電壓供給部供給的第2電壓供給至所述第1晶體管；以及經(jīng)由所述第1晶體管，通過第2電壓來使所述鎖存電路的節(jié)點(diǎn)的數(shù)據(jù)反相或非反相。優(yōu)選的是，在使數(shù)據(jù)非反相時(shí)，第1電壓為gnd，第2電壓為vdd，在使數(shù)據(jù)反相時(shí)，第1電壓為vdd，第2電壓為gnd。優(yōu)選的是，在重置所述鎖存電路的節(jié)點(diǎn)時(shí)，所述第1電壓經(jīng)由用于對位線(bitline)進(jìn)行預(yù)充電(pre-charge)的第3晶體管、及使讀出節(jié)點(diǎn)與所述節(jié)點(diǎn)間的電荷傳輸成為可能的第2晶體管而供給至所述節(jié)點(diǎn)。優(yōu)選的是，所述第1晶體管在編程校驗(yàn)(verify)時(shí)，當(dāng)以第2電壓對所述讀出節(jié)點(diǎn)充電時(shí)導(dǎo)通(on)。本發(fā)明的半導(dǎo)體存儲裝置包括：存儲器陣列；以及頁面緩沖器/讀出電路，保持要對存儲器陣列的選擇頁面編程的數(shù)據(jù)，或者保持從存儲器陣列的選擇頁面讀出的數(shù)據(jù)，所述頁面緩沖器/讀出電路在編程動(dòng)作時(shí)，對要編程的數(shù)據(jù)進(jìn)行加擾處理，在讀出動(dòng)作時(shí)，對所讀出的數(shù)據(jù)進(jìn)行解擾處理。優(yōu)選的是，所述加擾處理或所述解擾處理是依照基于選擇頁面地址信息的隨機(jī)數(shù)來使數(shù)據(jù)反相或非反相。優(yōu)選的是，所述頁面緩沖器/讀出電路包括保持?jǐn)?shù)據(jù)的鎖存電路、及連接于該鎖存電路的讀出電路，所述讀出電路包括：第1晶體管，連接于第2電壓供給部，可將保持于所述鎖存電路的節(jié)點(diǎn)中的數(shù)據(jù)保持于柵極；第2晶體管，連接于第1電壓供給部，用于進(jìn)行位線的預(yù)充電；以及第3晶體管，使讀出節(jié)點(diǎn)與所述鎖存電路的節(jié)點(diǎn)間的電荷傳輸成為可能，當(dāng)進(jìn)行所述加擾處理或所述解擾處理時(shí)，將保持于所述鎖存電路的節(jié)點(diǎn)中的數(shù)據(jù)保持于第1晶體管的柵極，將從第1電壓供給部供給的第1電壓經(jīng)由所述第2晶體管及第3晶體管而供給至所述鎖存電路的節(jié)點(diǎn)之后，根據(jù)所述第1晶體管的導(dǎo)通狀態(tài)來將從第2電壓供給部供給的第2電壓供給至所述鎖存電路的節(jié)點(diǎn)。優(yōu)選的是，在使數(shù)據(jù)非反相時(shí)，第1電壓為gnd，第2電壓為vdd，在使數(shù)據(jù)反相時(shí)，第1電壓為vdd，第2電壓為gnd。優(yōu)選的是，所述第1電壓供給部在讀出動(dòng)作時(shí)，經(jīng)由所述第2晶體管來將預(yù)充電電壓供給至選擇位線，所述第3晶體管在讀出動(dòng)作時(shí)將讀出節(jié)點(diǎn)的所讀出的電位傳輸至所述鎖存電路的節(jié)點(diǎn)。優(yōu)選的是，所述第2電壓供給部在編程校驗(yàn)時(shí)，經(jīng)由所述第1晶體管來對所述讀出節(jié)點(diǎn)供給第2電壓。[發(fā)明的效果]根據(jù)本發(fā)明，頁面緩沖器/讀出電路進(jìn)行要編程的數(shù)據(jù)的加擾處理或者所讀出的數(shù)據(jù)的解擾處理，因此在加擾或解擾處理中不再輸出忙碌信號，從而可從外部進(jìn)行存取。進(jìn)而，本發(fā)明可通過利用現(xiàn)有的頁面緩沖器/讀出電路的功能來實(shí)現(xiàn)加擾處理/解擾處理，因此無須另行設(shè)置用于加擾的電路，能夠?qū)崿F(xiàn)省空間(space)化、低成本(cost)。附圖說明圖1是對現(xiàn)有的nand型快閃存儲器的加擾處理進(jìn)行說明的圖；圖2是表示本發(fā)明的實(shí)施例的nand型快閃存儲器的整體概略結(jié)構(gòu)的圖；圖3是表示本發(fā)明的實(shí)施例的存儲胞元陣列的nand串的結(jié)構(gòu)的電路圖；圖4是表示本發(fā)明的實(shí)施例的快閃存儲器的位線選擇方法的一例的圖；圖5是表示本發(fā)明的實(shí)施例的頁面緩沖器/讀出電路的結(jié)構(gòu)的圖；圖6(a)、圖6(b)是對本發(fā)明的實(shí)施例的快閃存儲器的加擾動(dòng)作進(jìn)行說明的流程；圖7(a)、圖7(b)是對本發(fā)明的實(shí)施例的頁面緩沖器/讀出電路對數(shù)據(jù)的反相動(dòng)作進(jìn)行說明的圖。附圖標(biāo)記說明：10：輸入/輸出緩沖器；20、160：頁面緩沖器/讀出電路；30：加擾電路；40、110：存儲器陣列；100：快閃存儲器；120：輸入/輸出緩沖器；130：地址寄存器；140：控制部；150：字線選擇電路；162：鎖存電路；164：讀出電路；170：列選擇電路；180：內(nèi)部電壓產(chǎn)生電路；190：位線選擇電路；ax：行地址信息；ay：列地址信息；bl0～bl7：位線；blcd、blcn、blclamp、blpre、csl、dtg、eq_en、judge_en、pb_p_up、reg：信號；blk(0)、blk(1)～blk(m-1)：存儲器區(qū)塊；blse、blso、sgd、sgs：選擇柵極線；bl_e：偶數(shù)位線；bl_o：奇數(shù)位線；dl、/dl：數(shù)據(jù)線；gbl0、gbl1、gbl2、gbl3：全局位線；gnd：接地電壓；mc0、mc1、mc2、mc31：存儲胞元；nu：nand串單元；p：選擇頁面；q1～q11：晶體管；s10～s28：步驟；sa0～sa3：感測放大器電路；slr、sls、vg：節(jié)點(diǎn)；sl：源極線；sns：讀出節(jié)點(diǎn)；td：位線側(cè)選擇晶體管；ts：源極線側(cè)選擇晶體管；v1、v2：電壓供給部；vdd：電源電壓；vers：擦除電壓；vpgm：寫入電壓/編程電壓；vpass：通過電壓；vread：讀出通過電壓。具體實(shí)施方式以下，參照附圖來詳細(xì)說明本發(fā)明的實(shí)施方式。另外，應(yīng)留意的是，附圖中，為了便于理解而強(qiáng)調(diào)表示各部分，與實(shí)際元件(device)的比例(scale)并不相同。圖2表示本發(fā)明的實(shí)施例的快閃存儲器的典型結(jié)構(gòu)。本實(shí)施例的快閃存儲器100包括：存儲器陣列110，呈矩陣狀地排列有多個(gè)存儲胞元；輸入/輸出緩沖器120，連接于外部輸入/輸出端子i/o，且保持輸入/輸出數(shù)據(jù)；地址寄存器(addressregister)130，接收來自輸入/輸出緩沖器120的地址數(shù)據(jù)；控制部140，接收來自輸入/輸出緩沖器120的命令數(shù)據(jù)(commanddata)或來自外部的控制信號，以控制各部分；字線選擇電路150，從地址寄存器(addressresistor)130接收行地址信息ax，對行地址信息ax進(jìn)行解碼(decode)，并基于解碼結(jié)果來進(jìn)行區(qū)塊的選擇及字線的選擇等；頁面緩沖器/讀出電路160，保持從由字線選擇電路150所選擇的頁面讀出的數(shù)據(jù)，或者保持對所選擇的頁面的寫入數(shù)據(jù)；列選擇電路170，從地址寄存器130接收列地址信息ay，對列地址信息ay進(jìn)行解碼，并基于該解碼結(jié)果來進(jìn)行頁面緩沖器/讀出電路160內(nèi)的數(shù)據(jù)的選擇等；以及內(nèi)部電壓產(chǎn)生電路180，生成數(shù)據(jù)的讀出、編程及擦除等所需的各種電壓(寫入電壓vpgm、通過電壓vpass、讀出通過電壓vread、擦除電壓vers等)。其中，圖2所示的快閃存儲器的結(jié)構(gòu)僅為例示，本發(fā)明未必限定于此種結(jié)構(gòu)。存儲器陣列110具有沿列方向配置的m個(gè)存儲器區(qū)塊blk(0)、blk(1)、…、blk(m-1)?？拷鼌^(qū)塊blk(0)而配置有頁面緩沖器/讀出電路160。除了此種結(jié)構(gòu)以外，頁面緩沖器/讀出電路160也可配置在區(qū)塊的另一個(gè)端部或者兩側(cè)的端部。在一個(gè)存儲器區(qū)塊中，如圖3所示，形成有多個(gè)nand串單元nu，該nand串單元nu是由多個(gè)存儲胞元串聯(lián)連接而成，這些nand串單元nu分別連接于偶數(shù)位線bl_e或奇數(shù)位線bl_o。一個(gè)nand串單元nu包含串聯(lián)連接的多個(gè)存儲胞元mci(i＝0、1、…、31)、與其中一個(gè)端部即存儲胞元mc31連接的位線側(cè)選擇晶體管td、及與另一個(gè)端部即存儲胞元mc0連接的源極(source)線側(cè)選擇晶體管ts，位線側(cè)選擇晶體管td的漏極(drain)連接于對應(yīng)的偶數(shù)或奇數(shù)位線，源極線側(cè)選擇晶體管ts的源極連接于共用的源極線sl。存儲胞元mci的控制柵極連接于字線wli，選擇晶體管td、ts的柵極連接于與字線wl平行的選擇柵極線sgd、sgs。字線選擇電路150在基于行地址ax或經(jīng)轉(zhuǎn)換的地址來選擇區(qū)塊時(shí)，經(jīng)由區(qū)塊的選擇柵極線sgs、sgd來選擇性地驅(qū)動(dòng)選擇晶體管td、ts。圖3表示了典型的nand串單元，但nand串單元也可包含與源極線側(cè)選擇晶體管ts或位線側(cè)選擇晶體管td鄰接的一個(gè)或多個(gè)虛設(shè)胞元(dummycell)。典型的是，存儲胞元具有mos結(jié)構(gòu)，該mos結(jié)構(gòu)包括：作為n型擴(kuò)散區(qū)域的源極/漏極，形成在p阱(well)內(nèi)；穿隧(tunnel)氧化膜，形成在源極/漏極間的溝道(channel)上；浮動(dòng)?xùn)艠O(電荷蓄積層)，形成在穿隧氧化膜上；以及控制柵極，經(jīng)由介電質(zhì)膜而形成在浮動(dòng)?xùn)艠O上。當(dāng)在浮動(dòng)?xùn)艠O中未蓄積有電荷時(shí)，即寫入有數(shù)據(jù)“1”時(shí)，閾值處于負(fù)狀態(tài)，存儲胞元為常通(normallyon)。當(dāng)在浮動(dòng)?xùn)艠O中蓄積有電子時(shí)，即寫入有數(shù)據(jù)“0”時(shí)，閾值偏移為正，存儲胞元為常斷(normallyoff)。其中，存儲胞元既可為存儲一個(gè)位(二值數(shù)據(jù))的單層胞元(singlelevelcell，簡稱slc)型，也可為存儲多個(gè)位的多層胞元(multilevelcell，簡稱mlc)型。表1是表示在快閃存儲器的各動(dòng)作時(shí)施加的偏電壓的一例的表(table)。在讀出動(dòng)作時(shí)，對位線施加某正電壓，對所選擇的字線施加某電壓(例如0v)，對非選擇字線施加通過電壓vpass(例如4.5v)，對選擇柵極線sgd、sgs施加正電壓(例如4.5v)，使位線側(cè)選擇晶體管td、源極線側(cè)選擇晶體管ts導(dǎo)通，對共用源極線施加0v。在編程(寫入)動(dòng)作時(shí)，對所選擇的字線施加高電壓的編程電壓vpgm(15v～20v)，對非選擇的字線施加中間電位(例如10v)，使位線側(cè)選擇晶體管td導(dǎo)通，使源極線側(cè)選擇晶體管ts斷開，并將與“0”或“1”的數(shù)據(jù)相應(yīng)的電位供給至位線。在擦除動(dòng)作時(shí)，對區(qū)塊內(nèi)的所選擇的字線施加0v，對p阱施加高電壓(例如20v)，將浮動(dòng)?xùn)艠O的電子抽出至基板，由此以區(qū)塊為單位來擦除數(shù)據(jù)。表1圖4表示位線與頁面緩沖器/讀出電路160的連接關(guān)系的一例。此處，為了方便，例示了8條位線(bl0～bl7)。在圖4中，blcn信號是用于頁面緩沖器的控制信號，其用以控制開關(guān)晶體管。一個(gè)優(yōu)選例中，在讀出動(dòng)作時(shí)或編程動(dòng)作時(shí)，選擇同一頁面上的偶數(shù)頁面或奇數(shù)頁面，從而抑制因鄰接的位線間的電容耦合造成的干擾。位線選擇電路190在選擇偶數(shù)頁面(bl0、bl2、bl4、bl6)時(shí)，使連接于選擇柵極線blse的晶體管導(dǎo)通，使連接于選擇柵極線blso的晶體管斷開，將偶數(shù)位線分別連接于全局位線(globalbitline)gbl0、gbl1、gbl2、gbl3。而且，在選擇奇數(shù)頁面(bl1、bl3、bl5、bl7)時(shí)，使連接于選擇柵極線blse的晶體管斷開，使連接于選擇柵極線blso的晶體管導(dǎo)通，將奇數(shù)位線分別連接于全局位線gbl0、gbl1、gbl2、gbl3。由此，頁面緩沖器/讀出電路160由偶數(shù)頁面或奇數(shù)頁面所共有，當(dāng)在同一字線上存在n個(gè)位線時(shí)，頁面緩沖器/讀出電路160為n/2個(gè)。其中，位線的選擇方法也可為所述以外的結(jié)構(gòu)，若是同時(shí)選擇所有位線的全位線(allbitline)結(jié)構(gòu)，則須準(zhǔn)備與位線數(shù)量為相等數(shù)量的頁面緩沖器/讀出電路。感測放大器電路sa0～sa3是用以感測儲存胞元“0”與“1”的小的差分電壓，并且將此小電壓放大至邏輯“0”與“1”的電位。圖5是由偶數(shù)位線與奇數(shù)位線這兩個(gè)位線所共有的一個(gè)頁面緩沖器/讀出電路的結(jié)構(gòu)的一例。頁面緩沖器/讀出電路160包括：鎖存電路162，保持要編程的數(shù)據(jù)，或者保持從存儲器陣列讀出的數(shù)據(jù)；讀出電路164，探測在位線上所讀出的數(shù)據(jù)，或者對選擇位線設(shè)置(set)與要編程的數(shù)據(jù)“0”或“1”相應(yīng)的電壓；以及輸出校驗(yàn)結(jié)果的電路。鎖存電路162例如包含在節(jié)點(diǎn)slr、sls上保持?jǐn)?shù)據(jù)的經(jīng)交叉耦合(crosscoupling)的兩個(gè)逆變器(inverter)。其中一個(gè)節(jié)點(diǎn)slr連接于讀出電路164，保持與節(jié)點(diǎn)slr反相的數(shù)據(jù)的節(jié)點(diǎn)sls連接于校驗(yàn)用的晶體管q1的柵極。校驗(yàn)時(shí)，晶體管q2通過被驅(qū)動(dòng)為h電平的judge_en信號而使能(enable)，根據(jù)節(jié)點(diǎn)sls的電位，晶體管q1導(dǎo)通或斷開，由此來判定校驗(yàn)的合格與否。例如，在校驗(yàn)時(shí)，節(jié)點(diǎn)sls為l電平，pb_p_up信號為h電平，則表示合格。在節(jié)點(diǎn)sls與節(jié)點(diǎn)slr之間，連接有用于對兩節(jié)點(diǎn)的電位進(jìn)行均衡(equalize)的晶體管q3，晶體管q3是通過eq_en信號而受到驅(qū)動(dòng)。進(jìn)而，節(jié)點(diǎn)slr、sls經(jīng)由晶體管q4、q5而連接于一對數(shù)據(jù)線(dataline)dl、/dl，數(shù)據(jù)線dl、/dl連接于輸入/輸出緩沖器120。晶體管q4、q5通過csl信號而導(dǎo)通或斷開。讀出電路164包括：電荷傳輸用的晶體管q6，連接于節(jié)點(diǎn)slr與讀出節(jié)點(diǎn)sns之間；晶體管q7、q8，串聯(lián)連接于讀出節(jié)點(diǎn)sns與電壓供給部v2之間；晶體管q9，連接于節(jié)點(diǎn)slr與晶體管q7的柵極之間；晶體管q10，連接于電壓供給部v1與讀出節(jié)點(diǎn)sns之間，用于對位線供給預(yù)充電電壓等；以及晶體管q11，用于對位線的電壓進(jìn)行鉗位(clamp)。這些晶體管q1～q11為nmos晶體管。例如，在讀出動(dòng)作時(shí)，通過blpre信號來使晶體管q10導(dǎo)通，接著通過blclamp信號來使晶體管q11導(dǎo)通，對選擇位線(例如偶數(shù)位線)進(jìn)行預(yù)充電。非選擇位線(例如奇數(shù)位線)例如連接于gnd。隨后，nand串的源極線側(cè)選擇晶體管ts導(dǎo)通，根據(jù)選擇存儲胞元的狀態(tài)來決定選擇位線的電位，在讀出節(jié)點(diǎn)sns中保持有數(shù)據(jù)“0”或“1”的電位。接下來，通過blcd信號來使晶體管q6導(dǎo)通，讀出節(jié)點(diǎn)sns的電荷被傳輸至鎖存電路162的節(jié)點(diǎn)slr，并保持于該節(jié)點(diǎn)slr中。另外，在將電荷傳輸至鎖存電路162之前，通過eq_en信號來使晶體管q3導(dǎo)通，對節(jié)點(diǎn)slr、sls的電位進(jìn)行均衡。保持于鎖存電路162中的數(shù)據(jù)如后所述般經(jīng)解擾后，經(jīng)由數(shù)據(jù)線dl、/dl而從輸入/輸出緩沖器120輸出。編程動(dòng)作時(shí)，將要編程的數(shù)據(jù)經(jīng)由輸入/輸出緩沖器120、數(shù)據(jù)線dl、/dl而加載(load)至鎖存電路162。接下來，通過blcd信號、blclamp信號來使晶體管q6、q11導(dǎo)通，對選擇位線(例如偶數(shù)位線)設(shè)置與要編程的數(shù)據(jù)“0”、“1”相應(yīng)的電壓。對非選擇位線(例如奇數(shù)位線)供給vdd。接下來，對選擇字線施加編程脈沖，對選擇存儲胞元進(jìn)行編程。晶體管q7、q8、q9例如可協(xié)同電壓供給部v2，將節(jié)點(diǎn)slr的反相或非反相的數(shù)據(jù)生成至讀出節(jié)點(diǎn)sns中，例如在編程校驗(yàn)動(dòng)作時(shí)使用。當(dāng)要編程的數(shù)據(jù)為“1”時(shí)，節(jié)點(diǎn)slr、讀出節(jié)點(diǎn)sns為h電平，對選擇位線設(shè)置編程禁止電壓。因此，選擇存儲胞元即使被施加編程脈沖，事實(shí)上也不會受到編程。編程校驗(yàn)是與讀出動(dòng)作同樣地進(jìn)行，但對于選擇字線，取代讀出電壓而施加校驗(yàn)電壓。由于選擇存儲胞元未受到編程，因此在施加有校驗(yàn)電壓時(shí)導(dǎo)通，因此，選擇位線的電位被放電至gnd，讀出節(jié)點(diǎn)sns為l電平。接下來，dtg信號在固定期間被驅(qū)動(dòng)為h電平，晶體管q9導(dǎo)通，對于節(jié)點(diǎn)vg施加節(jié)點(diǎn)slr的電位即h電平的電位，晶體管q7成為導(dǎo)通狀態(tài)。此時(shí)，晶體管q6為斷開狀態(tài)。接下來，對電壓供給部v2供給vdd。當(dāng)電壓供給部v2被施加有vdd時(shí)，節(jié)點(diǎn)vg通過電容耦合而進(jìn)一步升壓。然后，當(dāng)reg信號被驅(qū)動(dòng)為h而晶體管q8成為導(dǎo)通狀態(tài)時(shí)，讀出節(jié)點(diǎn)sns被充電至h電平。接下來，eq_en信號成為h，節(jié)點(diǎn)slr與節(jié)點(diǎn)sls受到均衡，blcd信號成為h，晶體管q6導(dǎo)通，由此，讀出節(jié)點(diǎn)sns的電荷被傳輸至節(jié)點(diǎn)slr。其結(jié)果，節(jié)點(diǎn)sls成為l電平，晶體管q1斷開，由此判定校驗(yàn)為合格。另一方面，當(dāng)要編程的數(shù)據(jù)為“0”時(shí)，節(jié)點(diǎn)slr為l電平，因此在編程校驗(yàn)時(shí)，即使dtg信號成為h電平而晶體管q9導(dǎo)通，由于節(jié)點(diǎn)vg為l電平，因此晶體管q7也不會導(dǎo)通。因此，來自電壓供給部v2的電荷不會被充電(charge)至讀出節(jié)點(diǎn)sns。接下來，對本實(shí)施例的快閃存儲器中的加擾動(dòng)作進(jìn)行說明。nand型快閃存儲器中，擦除了數(shù)據(jù)后的存儲胞元為數(shù)據(jù)“1”，擦除后的讀出動(dòng)作中，例如必須輸出“ffh”的數(shù)據(jù)。此時(shí)，必須禁止解擾，以使擦除后的數(shù)據(jù)全部為“1”。另一方面，盡管在概率上非常小，但有時(shí)通過數(shù)據(jù)加擾而編程的數(shù)據(jù)全部為“1”。在讀出此種數(shù)據(jù)時(shí)，必須進(jìn)行解擾。由于此種限制，在nand型快閃存儲器中，在存儲器陣列的冗余區(qū)域等中設(shè)置有標(biāo)志位(flagbit)，該標(biāo)志位用于判定該頁面是被擦除的狀態(tài)，抑或是被編程的狀態(tài)。標(biāo)志位在包含該頁面的區(qū)塊被擦除時(shí)，為數(shù)據(jù)“1”，在該頁面被編程時(shí)，變更為數(shù)據(jù)“0”。圖6(a)是編程動(dòng)作時(shí)的流程，圖6(b)是讀出動(dòng)作時(shí)的流程。在編程動(dòng)作中，從外部控制器接收編程命令(s10)，然后，接收地址及要編程的數(shù)據(jù)(s12)。通過頁面緩沖器/讀出電路160對所接收的數(shù)據(jù)進(jìn)行加擾(s14)，進(jìn)而，將標(biāo)志由數(shù)據(jù)“1”變更為“0”，以表示所選擇的頁面已被編程(s16)。接下來，將經(jīng)加擾的數(shù)據(jù)及標(biāo)志編程至選擇頁面(s18)。在讀出動(dòng)作中，當(dāng)從外部的控制器輸入讀出命令及地址時(shí)(s20)，從存儲器陣列的選擇頁面讀出數(shù)據(jù)(s22)，接下來，進(jìn)行標(biāo)志的判定(s24)。若標(biāo)志為“0”，則暫且視為所有的數(shù)據(jù)為“1”，由于該數(shù)據(jù)是經(jīng)編程的數(shù)據(jù)，因此通過頁面緩沖器/讀出電路160來對所讀出的數(shù)據(jù)進(jìn)行解擾(s26)，轉(zhuǎn)換為原始數(shù)據(jù)并輸出(s28)。另一方面，若標(biāo)志為“1”，則由于所讀出的數(shù)據(jù)為擦除后的數(shù)據(jù)，因此不進(jìn)行解擾處理而直接輸出數(shù)據(jù)(s28)。接下來，對頁面緩沖器/讀出電路160中的數(shù)據(jù)加擾功能進(jìn)行說明。圖7(a)表示數(shù)據(jù)非反相時(shí)的動(dòng)作，圖7(b)表示數(shù)據(jù)反相時(shí)的動(dòng)作，表2表示數(shù)據(jù)非反相時(shí)、數(shù)據(jù)反相時(shí)的各部分的節(jié)點(diǎn)的邏輯電平。表2頁面緩沖器/讀出電路160在編程動(dòng)作時(shí)，對保持于鎖存電路162中的所有數(shù)據(jù)進(jìn)行加擾處理，在讀出動(dòng)作時(shí)，對保持于鎖存電路162中的所有數(shù)據(jù)進(jìn)行解擾處理。本實(shí)施例的頁面緩沖器/讀出電路160實(shí)質(zhì)上使用與現(xiàn)有相同的結(jié)構(gòu)及控制信號來執(zhí)行加擾處理/解擾處理。頁面緩沖器/讀出電路160的加擾處理/解擾處理優(yōu)選的是使用隨機(jī)數(shù)來使數(shù)據(jù)反相或非反相。例如，當(dāng)隨機(jī)數(shù)為“1”時(shí)，數(shù)據(jù)被反相，當(dāng)隨機(jī)數(shù)為“0”時(shí)，數(shù)據(jù)被非反相。隨機(jī)數(shù)例如是基于對數(shù)據(jù)進(jìn)行編程時(shí)的選擇頁面的地址信息來決定。隨機(jī)數(shù)的產(chǎn)生既可在頁面緩沖器/讀出電路160中進(jìn)行，或者也可由控制部140或其他電路部來進(jìn)行。鎖存電路162保持要編程的數(shù)據(jù)或從存儲器陣列讀出的數(shù)據(jù)，當(dāng)保持?jǐn)?shù)據(jù)“0”時(shí)，節(jié)點(diǎn)slr為l電平，當(dāng)保持?jǐn)?shù)據(jù)“1”時(shí)，節(jié)點(diǎn)slr為h電平。首先，dtg信號在固定期間被驅(qū)動(dòng)為h電平，晶體管q9成為導(dǎo)通狀態(tài)，節(jié)點(diǎn)slr的數(shù)據(jù)被傳輸至節(jié)點(diǎn)vg，并被保持于節(jié)點(diǎn)vg。若節(jié)點(diǎn)slr為h電平，則晶體管q7成為導(dǎo)通狀態(tài)，若節(jié)點(diǎn)slr為l電平，則晶體管q7成為非導(dǎo)通狀態(tài)。接下來，鎖存電路162在通過未圖示的lt信號而成為可接收數(shù)據(jù)的狀態(tài)后，對鎖存電路162的節(jié)點(diǎn)slr、sls進(jìn)行重置。重置是通過下述操作來進(jìn)行，即，在固定期間將blpre信號及blcd信號驅(qū)動(dòng)為h電平，并將來自電壓供給部v1的電壓供給至讀出節(jié)點(diǎn)sns及節(jié)點(diǎn)slr。在數(shù)據(jù)反相時(shí)，如圖7(a)所示，電壓供給部v1成為接地電壓(gnd)，因此，讀出節(jié)點(diǎn)sns及節(jié)點(diǎn)slr成為gnd。在數(shù)據(jù)非反相時(shí)，如圖7(b)所示，電壓供給部v1成為電源電壓(vdd)，因此，讀出節(jié)點(diǎn)sns及節(jié)點(diǎn)slr成為vdd。接下來，啟動(dòng)電壓供給部v2。即，在數(shù)據(jù)非反相的情況下，電壓供給部v2由gnd變化為vdd，在數(shù)據(jù)反相的情況下，電壓供給部v2仍為gnd。當(dāng)節(jié)點(diǎn)vg保持h電平，電壓供給部v2轉(zhuǎn)變?yōu)関dd時(shí)，節(jié)點(diǎn)vg的電位通過與電壓供給部v2的電容耦合而進(jìn)一步升壓+α的電位，由此，晶體管q7強(qiáng)力導(dǎo)通。接下來，reg信號在固定期間被驅(qū)動(dòng)為h電平，讀出節(jié)點(diǎn)sns及節(jié)點(diǎn)slr根據(jù)節(jié)點(diǎn)vg而變化為h電平或l電平。此時(shí)，blpre信號為l電平，blcd信號為h電平。在數(shù)據(jù)為非反相的情況下，例如當(dāng)保持于節(jié)點(diǎn)slr中的原始數(shù)據(jù)為h時(shí)，節(jié)點(diǎn)sns/slr通過來自電壓供給部v1的gnd而重置為l，然后，電壓供給部v2變化為vdd，由此從l變化為h。當(dāng)保持于節(jié)點(diǎn)slr中的原始數(shù)據(jù)為l時(shí)，節(jié)點(diǎn)vg為l電平，該l電平即使通過來自電壓供給部v1的重置也不會發(fā)生變化。并且，當(dāng)電壓供給部v2由gnd變化為vdd時(shí)，晶體管q7斷開，因此不進(jìn)行來自電壓供給部v2的電荷的充電，節(jié)點(diǎn)sns/slr仍為l。如此，保持于鎖存電路162中的數(shù)據(jù)為非反相。另一方面，在使數(shù)據(jù)反相的情況下，例如，當(dāng)保持于節(jié)點(diǎn)slr中的原始數(shù)據(jù)為h電平時(shí)，在節(jié)點(diǎn)vg中保持h電平。節(jié)點(diǎn)sns/slr雖通過來自電壓供給部v1的vdd而重置，但其電平仍保持h。而且，由于電壓供給部v2仍為gnd，因此節(jié)點(diǎn)vg也不會發(fā)生變化。接下來，當(dāng)reg信號被驅(qū)動(dòng)為h電平時(shí)，節(jié)點(diǎn)sns/slr的電位放電至電壓供給部v2而成為l電平。而且，當(dāng)保持于節(jié)點(diǎn)slr中的原始數(shù)據(jù)為l時(shí)，在節(jié)點(diǎn)vg中保持l。節(jié)點(diǎn)sns/slr通過來自電壓供給部v1的vdd而重置，電平由l變化為h。接下來，當(dāng)reg信號被驅(qū)動(dòng)為h時(shí)，晶體管q7斷開，因此節(jié)點(diǎn)sns/slr仍保持h。如此，由鎖存電路162所保持的數(shù)據(jù)受到反相。如此，根據(jù)本實(shí)施例，可利用現(xiàn)有的頁面緩沖器/讀出電路來在頁面緩沖器/讀出電路中執(zhí)行數(shù)據(jù)的加擾處理，因此在加擾處理中無須輸出忙碌信號，能夠縮短禁止從外部存取的時(shí)間。接下來，對本發(fā)明的變形例進(jìn)行說明。在nand型快閃存儲器中，能夠執(zhí)行對同一頁面連續(xù)編程n次(n為2以上的自然數(shù))數(shù)據(jù)的功能(以下，為了方便而稱作局部頁面編程(partialpageprogram))。局部頁面編程例如是從外部的控制器收到編程命令后，接收行地址信息ax及列地址信息ay1，接下來，接收局部數(shù)據(jù)d1，當(dāng)緊跟著收到完成命令時(shí)，開始局部數(shù)據(jù)的編程。即，以根據(jù)行地址信息ax所選擇的頁面的列地址信息ay1為先頭來編程局部數(shù)據(jù)d1，在此期間，快閃存儲器將用于禁止存取的忙碌信號輸出至外部控制器，在存取禁止被解除的時(shí)刻，輸出備妥(ready)信號。外部控制器在收到備妥信號時(shí)，為了對下個(gè)局部數(shù)據(jù)進(jìn)行編程，與所述同樣地再次將編程命令、列地址信息ay2、局部數(shù)據(jù)d2及完成命令發(fā)送至快閃存儲器，快閃存儲器以同一頁面的列地址信息ay2為先頭來編程局部數(shù)據(jù)d2。將此種處理反復(fù)進(jìn)行n次，結(jié)果，在一個(gè)頁面上編程n個(gè)局部數(shù)據(jù)d1、d2、…、dn。例如，將存儲器陣列的一個(gè)頁面分割成4個(gè)區(qū)段(sector)，當(dāng)可對各區(qū)段進(jìn)行局部編程時(shí)，變形例中，也可設(shè)定是否以區(qū)段為單位來執(zhí)行頁面緩沖器/讀出電路的數(shù)據(jù)加擾。例如，設(shè)定成對區(qū)段0、1、2的數(shù)據(jù)進(jìn)行加擾，且設(shè)定成不對區(qū)段3的數(shù)據(jù)進(jìn)行加擾。該設(shè)定既可通過來自外部控制器的命令來實(shí)現(xiàn)，也可在控制部140中預(yù)先設(shè)定。例如，外部控制器在“0”或“1”為連續(xù)的局部數(shù)據(jù)、或者“0”或“1”為壓倒性地不均勻的局部數(shù)據(jù)時(shí)，能夠以區(qū)段為單位來設(shè)定有無加擾。最后應(yīng)說明的是：以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。當(dāng)前第1頁12當(dāng)前第1頁12