本公開的實(shí)施例總體上涉及數(shù)據(jù)儲存和計(jì)算機(jī)存儲系統(tǒng)，更具體地涉及自旋-軌道轉(zhuǎn)矩磁阻隨機(jī)存取存儲器(sot-mram)芯片結(jié)構(gòu)。

背景技術(shù)：

計(jì)算機(jī)的核心是磁記錄裝置，其通常可包括旋轉(zhuǎn)磁介質(zhì)或固態(tài)介質(zhì)裝置。當(dāng)今存在許多不同的存儲技術(shù)來存儲在計(jì)算系統(tǒng)中使用的信息?？傮w上，這些不同存儲技術(shù)可以分為兩個(gè)主要類別：易失性存儲器和非易失性存儲器。易失性存儲器一般指的是需要電能來保留存儲的數(shù)據(jù)的計(jì)算機(jī)存儲器類型。另一方面，非易失性存儲器一般指的是不需要電能來保留存儲的數(shù)據(jù)的計(jì)算機(jī)存儲器類型。易失性存儲器的示例可包括某些類型的隨機(jī)存取存儲器(ram)，比如動(dòng)態(tài)ram(dram)和靜態(tài)ram(sram)。非易失性存儲器的示例可包括只讀存儲器(rom)、磁阻ram(mram)和閃存(比如nor和nand閃存)等。

近些年，在大容量儲存器和存儲應(yīng)用中需要更高密度的裝置，其維持比較低的每位成本。當(dāng)今，一般在計(jì)算行業(yè)中占主導(dǎo)地位的存儲技術(shù)是dram和nand閃存，然而，這些存儲技術(shù)不能夠解決下一代計(jì)算系統(tǒng)的當(dāng)前和未來容量需求。

最近，出現(xiàn)的許多技術(shù)得到持續(xù)關(guān)注，作為下一代存儲器的潛在競爭者。一個(gè)這種存儲技術(shù)是磁阻隨機(jī)存取存儲器(mram)。mram提供了快速該部時(shí)間、近乎無限的讀/寫耐久性、耐輻射性和高儲存密度。與常規(guī)ram芯片技術(shù)不同，mram數(shù)據(jù)不儲存為電荷，而是替代地使用磁元件的磁極化狀態(tài)儲存數(shù)據(jù)位。這些元件由兩個(gè)磁極化層(由薄絕緣層分隔開)形成，每一層可維持磁極化場，它們一起形成磁隧道結(jié)(mtj)結(jié)構(gòu)。包括mtj存儲元件的mram單元可設(shè)計(jì)用于mtj層結(jié)構(gòu)相對于膜表面的面內(nèi)或垂直極化。兩層之一(指的是固定或參考層)的磁化固定并設(shè)定為特定極性，例如通過將該層耦合到反鐵磁體；第二層(指的是自由層)的極化在外部寫入機(jī)構(gòu)(比如強(qiáng)磁場或自旋極化電流)的影響下自由地旋轉(zhuǎn)(其以mram形式用作自旋扭矩傳輸或stt-mram)。

然而，由于驅(qū)動(dòng)足夠量的電流來切換通過mtj(包括通過阻擋層)，stt-mram裝置中的mtj存儲元件會受到磨損的影響。通常，需要大量電流來切換單元的狀態(tài)。隨著時(shí)間的過去，由于大量電流，阻擋層破裂，從而導(dǎo)致mtj失效。

因此，在本領(lǐng)域中需要一種改進(jìn)的mram裝置。

技術(shù)實(shí)現(xiàn)要素：

本公開的實(shí)施例總體上涉及數(shù)據(jù)儲存和計(jì)算機(jī)存儲系統(tǒng)，更具體地涉及sot-mram芯片結(jié)構(gòu)。sot-mram芯片結(jié)構(gòu)包括多個(gè)引線、多個(gè)存儲器單元以及多個(gè)晶體管。引線可以由具有大自旋-軌道耦合強(qiáng)度和高電阻率的材料制成。每個(gè)單獨(dú)的引線可包括多個(gè)第一部分和與第一部分區(qū)分開的多個(gè)第二部分。第二部分的電阻率小于第一部分的電阻率，所以引線的總電阻率減小，導(dǎo)致改進(jìn)的功率效率和信噪比。

在一個(gè)實(shí)施例中，sot-mram芯片結(jié)構(gòu)包括由具有pt、ta、w、hf、ir、cubi、cuir或auw的材料制成的多個(gè)引線、耦合到多個(gè)引線中的每個(gè)引線的多個(gè)存儲器單元以及多個(gè)晶體管。每個(gè)晶體管耦合到多個(gè)存儲器單元的對應(yīng)存儲器單元。

在另一實(shí)施例中，sot-mram芯片結(jié)構(gòu)包括多個(gè)引線，每個(gè)引線具有多個(gè)第一部分和與第一部分區(qū)分開的多個(gè)第二部分。多個(gè)第一部分中的每個(gè)第一部分具有第一寬度，多個(gè)第二部分中的每個(gè)第二部分具有第二寬度，第一寬度小于第二寬度。sot-mram芯片結(jié)構(gòu)還包括耦合到每個(gè)引線的第一部分的多個(gè)存儲器單元以及多個(gè)晶體管。每個(gè)晶體管耦合到多個(gè)存儲器單元的對應(yīng)存儲器單元。

在另一實(shí)施例中，sot-mram芯片結(jié)構(gòu)包括多個(gè)引線，每個(gè)引線具有多個(gè)第一部分和與第一部分區(qū)分開的多個(gè)第二部分。多個(gè)第一部分中的每個(gè)第一部分由第一材料制成，多個(gè)第二部分中的每個(gè)第二部分由第二材料制成，第一材料與第二材料不同。sot-mram芯片結(jié)構(gòu)還包括耦合到每個(gè)引線的第一部分的多個(gè)存儲器單元以及多個(gè)晶體管。每個(gè)晶體管耦合到多個(gè)存儲器單元的對應(yīng)存儲器單元。

附圖說明

參考實(shí)施例更具體地描述上面簡述的本公開，使得可以更詳細(xì)地理解本公開的上述特征，一些實(shí)施例在附圖中示出。然而，應(yīng)注意的是，附圖僅示出本公開的典型實(shí)施例，因此不應(yīng)理解為限制本發(fā)明的范圍，因?yàn)楸竟_可應(yīng)用于其它等效實(shí)施例。

圖1是根據(jù)本文所述一個(gè)實(shí)施例的單個(gè)引線、多個(gè)存儲器單元和多個(gè)晶體管的示意性透視圖。

圖2是根據(jù)本文所述另一實(shí)施例的單個(gè)引線、多個(gè)存儲器單元和多個(gè)晶體管的示意性透視圖。

圖3是根據(jù)本文所述又一實(shí)施例的單個(gè)引線、多個(gè)存儲器單元和多個(gè)晶體管的示意性透視圖。

圖4a-4j示意性地示出形成根據(jù)本文所述一個(gè)實(shí)施例的引線和存儲器單元的工藝步驟。

圖5a-5e示意性地示出形成根據(jù)本文所述另一實(shí)施例的引線和存儲器單元的工藝步驟。

圖6a-6d示意性地示出形成根據(jù)本文所述又一實(shí)施例的引線的存儲器單元的工藝步驟。

為了便于理解，必要時(shí)，使用相同的附圖標(biāo)記來表示附圖中共用的相同元件?？梢灶A(yù)見的是，一個(gè)實(shí)施例中公開的元件可有益地用在其它實(shí)施例中，而不用特別引用。

具體實(shí)施方式

下面，參考本公開的實(shí)施例。然而，應(yīng)理解的是，本公開不限于特定描述的實(shí)施例。確切地，可以預(yù)見下列特征和元件的任意組合(不管是否涉及不同實(shí)施例)實(shí)施和實(shí)踐本公開。而且，盡管本公開的實(shí)施例可實(shí)現(xiàn)比其它可能方案和/或現(xiàn)有技術(shù)更好的優(yōu)點(diǎn)，但是是否由給定實(shí)施例實(shí)現(xiàn)特定優(yōu)點(diǎn)并不限制本公開。因此，下面的方面、特征、實(shí)施例和優(yōu)點(diǎn)僅是說明性的，不被認(rèn)為是所附權(quán)利要求的元件或限定特征，除非權(quán)利要求中明確引用。類似地，參考“本公開”不應(yīng)理解為本文公開的任何創(chuàng)造性主題的歸納，不應(yīng)理解為所附權(quán)利要求的元件或限定特征，除非權(quán)利要求中明確引用。

本公開的實(shí)施例總體上涉及數(shù)據(jù)儲存和計(jì)算機(jī)存儲系統(tǒng)，更具體地涉及sot-mram芯片結(jié)構(gòu)。sot-mram芯片結(jié)構(gòu)包括多個(gè)引線、多個(gè)存儲器單元以及多個(gè)晶體管。引線可以由具有大自旋-軌道耦合強(qiáng)度和高電阻率的材料制成。多個(gè)引線的每個(gè)引線可包括多個(gè)第一部分和與第一部分區(qū)分開的多個(gè)第二部分。第二部分的電阻率小于第一部分的電阻率，所以引線的總電阻率減小，導(dǎo)致改進(jìn)的功率效率和信噪比。

圖1是根據(jù)本文所述一個(gè)實(shí)施例的單個(gè)引線102、多個(gè)存儲器單元104和多個(gè)晶體管106的示意性透視圖。引線102、多個(gè)存儲器單元104和多個(gè)晶體管106可以是sot-mram芯片結(jié)構(gòu)的一部分。sot-mram芯片結(jié)構(gòu)可包括多個(gè)引線102，每個(gè)引線可附接至多個(gè)存儲器單元104。引線102可以由具有大自旋-軌道耦合強(qiáng)度的材料制成，比如pt、ta、w、hf、ir、cubi、cuir或auw。具有大自旋-軌道耦合強(qiáng)度的材料可具有高電阻率，比如從約150μωcm至約250μωcm。具有大自旋-軌道耦合強(qiáng)度的材料在本文中稱為自旋-軌道轉(zhuǎn)矩(sot)材料。sot材料的電阻率遠(yuǎn)大于導(dǎo)電金屬(比如銅)的電阻率。在一個(gè)實(shí)施例中，引線102可具有約為多個(gè)存儲器單元104的一個(gè)存儲器單元104的尺寸的恒定寬度w。寬度w可以在約10nm至約500nm的范圍內(nèi)。多個(gè)存儲器單元104可電耦合至引線102。圖1中示出三個(gè)存儲器單元104，但是多于三個(gè)存儲器單元104可電耦合至引線102。每個(gè)存儲器單元104包括具有參考層108、阻擋層110和自由層112的mtj元件114。自由層112可以與引線102接觸。替代地，堆疊中層(in-stacklayer)(未示出)可以位于自由層112和引線102之間。自由層112可包括ni、fe、co、b、ge、mn之一和/或ni、fe、co、b、ge或mn的合金，和/或它們的組合物和混合物，比如nife、cofe或cofeb。自由層112的磁矩可以在層平面中或垂直于層平面。阻擋層110可以由非磁金屬(比如cu或ag)或絕緣材料(比如氧化鋁、mgo或hfo)制成。參考層108可包括ni、fe、co、b、ge、mn之一和/或ni、fe、co、b、ge或mn的合金，和/或它們的組合物和混合物，比如nife、cofe或cofeb，和/或co/pt、co/pd或co/ni超點(diǎn)陣(superlattices)。參考層108的磁矩可以在層平面中或垂直于層平面。參考層108可以簡單釘扎或反平行(ap)釘扎。多個(gè)晶體管106的每個(gè)晶體管106可以電耦合至對應(yīng)存儲器單元104，如圖1所示。晶體管106可以是能夠切換電功率的任何半導(dǎo)體裝置，比如互補(bǔ)金屬氧化物半導(dǎo)體(cmos)晶體管。

在操作期間，通過半選擇機(jī)制完成寫入，半選擇機(jī)制包括使電流流過引線102和經(jīng)由電耦合至存儲器單元104的晶體管106偏壓單個(gè)存儲器單元104的組合。自旋軌道轉(zhuǎn)矩(sot)可源自由電流流過引線102產(chǎn)生的自旋霍爾或rashba效應(yīng)。僅使電流流過引線102不足以切換存儲器單元104的狀態(tài)。在一個(gè)實(shí)施例中，流過引線102的電流是導(dǎo)致存儲器單元104切換的電流的一半。為了選擇特定存儲器單元104用于寫入處理，將電壓施加到存儲器單元104，以產(chǎn)生電壓受控磁各向異性(vcma)效應(yīng)。vcma效應(yīng)可以在原子軌道在存儲器單元104的mtj中的界面處的占有率的電場誘導(dǎo)變化(其與自旋軌道耦合協(xié)作產(chǎn)生各向異性的變化)方面來解釋。例如，界面處的電子密度的減少會增加垂直各向異性。由于該磁電耦合不是應(yīng)變介導(dǎo)的，所以其不是耐久有限的，從而使得其與邏輯和存儲應(yīng)用兼容。sot和vcma的組合選擇特定存儲器單元104用于寫入處理。在此，阻擋層110的阻抗被調(diào)諧成足夠大使得流過引線102的電流比較小。通過使電流流過引線102并使用晶體管106來選擇特定存儲器單元104來完成讀取。

在另一實(shí)施例中，阻擋層110阻抗可以制得足夠低，使得跨過特定存儲器單元104的mtj的電流是導(dǎo)致存儲器單元104切換的電流的一半。在此，sot和來自電流的直接自旋轉(zhuǎn)矩傳輸?shù)慕M合會選擇特定存儲器單元104用于寫入處理。

為了增加作用在存儲器單元104上的轉(zhuǎn)矩，引線102的厚度可以約為所使用的sot材料的自旋擴(kuò)散長度，其通常為約5-10nm，引線102的寬度w可以約為存儲器單元104的尺寸(以增加電流密度)。由于引線102由具有高電阻率的sot材料制成，引線102具有比較小的厚度和寬度，所以會出現(xiàn)諸如熱產(chǎn)生或低功率效率(由于高電阻率施加的大電壓)的問題。為了改進(jìn)功率效率和降低引線102中的熱產(chǎn)生，引線102可以被修改為減少引線102的電阻。

圖2是根據(jù)本文所述另一實(shí)施例的引線102、多個(gè)存儲器單元104和多個(gè)晶體管106的示意性透視圖。如圖2所示，引線102可包括多個(gè)第一部分202和與第一部分區(qū)分開的多個(gè)第二部分204。第一部分202和第二部分204可以由相同材料制成，比如sot材料。多個(gè)第一部分202的每個(gè)第一部分202具有寬度w和多個(gè)第二部分204的每個(gè)第二部分204具有寬度w1。寬度w和w1可在約10nm至約500nm的范圍內(nèi)，寬度w1大于寬度w。每個(gè)第一部分202可以電耦合至存儲器單元104，每個(gè)第二部分204可以位于兩個(gè)第一部分202之間。每個(gè)第二部分204與存儲器單元104間隔開，不與存儲器單元104接觸。換言之，每個(gè)第二部分204可以位于相鄰的存儲器單元104之間。耦合到存儲器單元104的第一部分202的較小寬度w會增加作用在存儲器單元104上的轉(zhuǎn)矩(由于增加的電流密度)。第二部分204的較大寬度w1會減少第二部分204的電阻率，這導(dǎo)致引線102的總體減小的電阻率。由于引線102具有比第一部分202更寬的第二部分204，所以由于施加到引線102的較小電壓，功率效率得以增加。

圖3是本文所述又一實(shí)施例的引線102、多個(gè)存儲器單元104和多個(gè)晶體管106的示意性透視圖。如圖3所示，引線102可包括多個(gè)第一部分302和與第一部分302區(qū)分開的多個(gè)第二部分304。多個(gè)第一部分302的每個(gè)第一部分302具有寬度w，多個(gè)第二部分304的每個(gè)第二部分304具有相同的寬度w。每個(gè)第一部分302可以電耦合到存儲器單元104，每個(gè)第二部分304可以位于兩個(gè)第一部分302之間。每個(gè)第二部分304不與存儲器單元104接觸。換言之，每個(gè)第二部分304位于相鄰存儲器單元104之間。引線102的第一部分302可以由sot材料制成，比如pt、ta、w、hf、ir、cubi、cuir或auw。引線102的第二部分304可以由電阻率比第一部分302低的材料制成。在一個(gè)實(shí)施例中，引線102的第二部分304可以由一層或多層制成，至少一層由電阻率比第一部分302低的材料構(gòu)成。在一個(gè)實(shí)施例中，第二部分304由導(dǎo)電金屬(比如銅或鋁)的單層或者導(dǎo)導(dǎo)金屬/sot材料的雙層制成，sot材料可以是與第一部分302相同的材料。在另一實(shí)施例中，第二部分304由摻雜材料制成，比如摻雜有氮的ta。第二部分304的摻雜材料可包括基材和摻雜物?；目梢允桥c第一部分302相同的材料。通過用摻雜物摻雜基材，第二部分304的電阻率小于第一部分302的電阻率。在一些實(shí)施例中，第一部分302由包括基材和摻雜物的摻雜材料制成?；目梢允桥c第二部分304相同的材料。通過用摻雜物摻雜基材，第一部分302的電阻率高于第二部分304的電阻率。使第二部分304由電阻率小于第一部分302的材料制成導(dǎo)致引線102的總體減小的電阻率。由于引線102具有由電阻率小于第一部分302的材料制成的第二部分304，所以由于施加到引線102的較少的電壓，功率效率得以增加。

返回參見圖2，引線102的總電阻率還可通過使用用于第二部分204的更加導(dǎo)電的材料來減少。在一個(gè)實(shí)施例中，第一部分202可以sot材料制成，比如pt、ta、w、hf、ir、cubi、cuir、auw，第二部分204可由與第二部分304(圖3)相同的材料制成。在一個(gè)實(shí)施例中，第二部分204可以由一層或多層制成，至少一層由電阻率小于第一部分202的材料構(gòu)成。第二部分204的更寬的寬度w1和更加導(dǎo)電的材料的組合導(dǎo)致引線102的總體減小的電阻率。

圖4a-4j示意性地示出形成根據(jù)本文所述一個(gè)實(shí)施例的引線102和多個(gè)存儲器單元的存儲器單元104的工藝步驟。如圖4a所示，包括金屬墊404的基底402可電耦合到晶體管106。下層406可形成在基底402上。下層406可包括多層，比如用于催促mtj生長的晶粒層和用于釘扎參考層的afm層。第一鐵磁層408可以形成在下層406上并與下層接觸，阻擋層410可以形成在第一鐵磁層408上并與第一鐵磁層接觸，第二鐵磁層412可以形成在阻擋層410上并與阻擋層接觸。第一鐵磁層408可以由與參考層108(圖1)相同的材料制成，阻擋層410可以由與阻擋層110(圖1)相同的材料制成，第二鐵磁層412可以由與自由層(圖1)相同的材料制成。第一sot層414可以形成在第二鐵磁層412上并與第二鐵磁層接觸。第一sot層414可以由sot材料制成，并具有約2nm至約5nm的厚度。犧牲層416可以形成在第一sot層414上并與第一sot層接觸。犧牲層416可以由易于蝕刻的材料制成，比如銅、鋁或銀。犧牲層416的厚度可以為約2nm至約10nm。硬掩模418可以形成在犧牲層416上并與犧牲層接觸。硬掩模418可以由具有低蝕刻率的材料制成，比如類金剛石碳、氧化鋁、tan或w。層406-418可以由任何合適的方法形成，比如物理氣相沉積、化學(xué)氣相沉積或等離子體化學(xué)氣相沉積，并可以在相同處理室中形成。

接下來，在硬掩模418上形成并圖案化光致抗蝕劑422，該圖案被轉(zhuǎn)移至硬掩模418以使用活性離子蝕刻或濕蝕刻形成硬掩模420，如圖4b所示。為了更好地示出堆疊，可以省略晶體管106。接下來，如圖4c所示，圖案被轉(zhuǎn)換至基底402上的所有層。移除下層406的一部分以形成下層424，移除第一鐵磁層408的一部分以形成參考層426，移除阻擋層410的一部分以形成阻擋層428，移除第二鐵磁層412的一部分以形成自由層430，移除第一sot層414的一部分以形成第二sot層432，移除犧牲層416的一部分以形成犧牲層434。參考層426可以是參考層108(圖1)，阻擋層428可以是阻擋層110(圖1)，自由層430可以是自由層112(圖1)。參考層426、阻擋層428和自由層430可形成存儲器單元104。移除工藝可以是任何合適的移除工藝，比如離子銑削或rie。介電材料425可以沉積在基底402和層堆疊上。介電材料425可以是氧化鋁、sio2、taox或其它合適的介電材料。介電材料425可以使用任何合適的沉積方法沉積，比如離子束沉積、等離子體增強(qiáng)化學(xué)氣相沉積、物理氣體沉積、原子層沉積或旋涂。在一些實(shí)施例中，介電材料425不具有平坦頂表面436，如圖4c所示，可以執(zhí)行化學(xué)機(jī)械拋光(cmp)工藝來平坦化介電材料425的頂表面436。如圖4d所示，在平坦化工藝之后，介電材料425的頂表面436是平坦的。在一個(gè)實(shí)施例中，介電材料425沉積為旋涂玻璃，在不執(zhí)行cmp工藝的情況下，頂表面436大致是平坦的。

接下來，如圖4e所示，移除介電材料425的一部分，從而介電材料的剩余部分438與犧牲層434平齊。通過離子銑削或rie移除介電材料425的一部分?？梢酝ㄟ^rie移除硬掩模420，如圖4f所示。接下來，移除犧牲層434以及介電材料425的剩余部分438的一部分，暴露第二sot層432，如圖4g所示。在一個(gè)實(shí)施例中，犧牲層434以及介電材料425的剩余部分438具有相同蝕刻率，頂表面440在移除工藝之后是平坦的。移除工藝可以是離子銑削或rie。

第三sot層442形成在頂表面440上，如圖4h所示。第三sot層442可以由與引線102相同的材料制成。光致抗蝕劑444可以形成在第三sot層442上，如圖4i所示。光致抗蝕劑444可以圖案化為具有恒定寬度w的條紋或者具有帶較窄寬度w的多個(gè)區(qū)域和帶較寬寬度w1的多個(gè)區(qū)域。通過移除第三sot層442的未被光致抗蝕劑444覆蓋的部分，光致抗蝕劑444的圖案被轉(zhuǎn)移至第三sot層442，從而形成引線446，如圖4j所示。移除工藝可以是離子銑削或rie。引線446可以是如圖1所示具有恒定寬度w的引線102或者可以是如圖2所示具有多個(gè)第一部分(具有寬度w)和多個(gè)第二部分(具有寬度w1)的引線102。參考層426、阻擋層428和自由層430可形成存儲器單元104。

圖5a-5e示意性地示出形成根據(jù)本文所述又一實(shí)施例的引線102和存儲器單元104的工藝步驟。如圖5a所示，起始結(jié)構(gòu)與如圖4i所示結(jié)構(gòu)相同，存儲器單元104可以包括參考層426、阻擋層428和自由層430。接下來，光致抗蝕劑444的圖案被轉(zhuǎn)移至第三sot層442，形成sot層502，如圖5b所示。導(dǎo)電層504沉積在sot層442的一部分被移除的區(qū)域中，形成具有sot層502和導(dǎo)電層504的平坦頂表面506。替代地，代替移除sot層442的一部分以形成sot層502，用摻雜物(比如氮)摻雜sot層442的未被光致抗蝕劑444覆蓋的部分以減少電阻率。因此，sot層442的由光致抗蝕劑444覆蓋的部分是sot層502，sot層442的摻雜部分是導(dǎo)電層504。替代地，代替摻雜sot層442的未被光致抗蝕劑444覆蓋的部分，具有較低電阻率的材料可沉積在sot層442的未被光致抗蝕劑444覆蓋的部分。具有較低電阻率的材料可以是導(dǎo)電金屬。因此，導(dǎo)電層504可以是包括sot層和導(dǎo)電金屬層的雙層。導(dǎo)電層504可以由與引線102的第二部分304(圖3)相同的材料制成。圖5c是圖5b所示頂表面506的頂視圖。如圖5c所示，頂表面506包括sot層502和導(dǎo)電層504的交替條紋。sot層502的每個(gè)條紋可以在多個(gè)存儲器單元104(由虛線表示)上。

接下來，光致抗蝕劑可以沉積在頂表面506上并圖案化以形成多個(gè)光致抗蝕劑508，如圖5d所示。每個(gè)光致抗蝕劑條紋508可以與多個(gè)存儲器單元104對準(zhǔn)，并可垂直于sot層502和導(dǎo)電層504的條紋。移除sot層502和導(dǎo)電層504的未被光致抗蝕劑條紋508覆蓋的部分，形成多個(gè)引線510，如圖5e所示。光致抗蝕劑條紋508可以通過剝離工藝移除。每個(gè)引線510可包括多個(gè)第一部分512和與第一部分512區(qū)分開的多個(gè)第二部分514。第一部分512可以是sot層502的剩余部分，第二部分514可以是導(dǎo)電層504的剩余部分。引線510可以是引線102，第一部分512可以是第一部分302(圖3)，第二部分514可以是第二部分304(圖3)。

圖6a-6d示意性地示出形成根據(jù)本文所述另一實(shí)施例的引線102和存儲器單元104的工藝步驟。如圖6a所示，超始結(jié)構(gòu)與如圖4j所示結(jié)構(gòu)相同，存儲器單元104可以包括參考層426、阻擋層428和自由層430。圖6b是圖6a所示結(jié)構(gòu)的頂視圖。如圖6b所示，多個(gè)引線446形成在介電材料425的剩余部分438上。接下來，光致抗蝕劑可沉積在多個(gè)引線446和介電425的剩余部分438上。光致抗蝕劑可以圖案化以形成多個(gè)光致抗蝕劑條紋602，如圖6c所示。每個(gè)光致抗蝕劑條紋602可以與多個(gè)存儲器單元104對準(zhǔn)，并可垂直于引線446。引線446的未被光致抗蝕劑條紋602覆蓋的部分可以用摻雜物摻雜，以減小電阻率。接下來，光致抗蝕劑條紋602可以通過剝離工藝移除，多個(gè)引線604形成在介電材料425的剩余部分438上。每個(gè)引線604可包括多個(gè)第一部分606和與第一部分606區(qū)分開的多個(gè)第二部分608。第一部分512可以是引線446的由光致抗蝕劑條紋602覆蓋的部分，第二部分514可以是引線446的摻雜部分。引線604可以是引線102，第一部分606可以是第一部分302(圖3)，第二部分608可以是第二部分304(圖3)。

總之，公開了一種包括多個(gè)引線、多個(gè)存儲器單元和多個(gè)晶體管的sot-mram芯片結(jié)構(gòu)。引線可包括耦合到存儲器單元的第一部分和不耦合到存儲器單元的第二部分。第一部分由具有大自旋-軌道耦合強(qiáng)度的sot材料制成，第一部分比較薄和窄。第二部分比第一部分更寬和/或由更加導(dǎo)電的材料制成。具有第二部分減少了引線的總電阻率，從而導(dǎo)致增加的功率效率。

盡管前述內(nèi)容涉及本公開的實(shí)施例，但是在不脫離本發(fā)明的基本范圍的情況下，可以得到其它和另外實(shí)施例，本發(fā)明的范圍由下面的權(quán)利要求確定。