本發(fā)明涉及非易失性存儲器單元裝置及其操作方法。更具體地講，本發(fā)明涉及在讀取、編程或擦除操作期間其中負(fù)電壓被施加至控制柵和/或字線且選擇性地與存儲器單元的其他端子相組合的這類存儲器裝置。

背景技術(shù)：

非易失性存儲器單元在本領(lǐng)域中是熟知的。圖1中示出一種現(xiàn)有技術(shù)的非易失性分裂柵存儲器單元10。存儲器單元10包括第一導(dǎo)電類型(諸如p型)的半導(dǎo)體襯底12。襯底12具有在其上形成第二導(dǎo)電類型(諸如n型)的第一區(qū)14(也稱為源極線sl)的表面。也為n型的第二區(qū)16(也稱為漏極線)形成在襯底12的該表面上。第一區(qū)14和第二區(qū)16之間是溝道區(qū)18。位線bl20連接至第二區(qū)16。字線wl22被定位在溝道區(qū)18的第一部分上方并與其絕緣。字線22幾乎不與或完全不與第二區(qū)16重疊。浮柵fg24在溝道區(qū)18的另一部分上方。浮柵24與該另一部分絕緣，并與字線22相鄰。浮柵24還與第一區(qū)14相鄰。耦合柵cg(也稱為控制柵)26位于浮柵24上方并與其絕緣。sl多晶硅28連接到第一區(qū)14(源極線sl)。

在現(xiàn)有技術(shù)中，將正電壓或零電壓的各種組合施加到字線22、耦合柵26和浮柵24以執(zhí)行讀取、編程和擦除操作?，F(xiàn)有技術(shù)沒有對這些操作施加負(fù)電壓。

本發(fā)明的一個目的是公開非易失性存儲器單元裝置，該非易失性存儲器單元裝置在讀取、編程和/或擦除操作期間將負(fù)電壓施加到字線22、耦合柵26和/或浮柵24。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明涉及具有第一導(dǎo)電類型的半導(dǎo)體襯底的非易失性存儲器裝置。非易失性存儲器單元的陣列在半導(dǎo)體襯底中以多個行和列布置。每個存儲器單元包括位于半導(dǎo)體襯底表面上的第二導(dǎo)電類型的第一區(qū)，以及位于半導(dǎo)體襯底表面上的第二導(dǎo)電類型的第二區(qū)。溝道區(qū)位于第一區(qū)和第二區(qū)之間。字線覆蓋在溝道區(qū)的第一部分上面并與其絕緣，并且與第一區(qū)相鄰且?guī)缀醪慌c或完全不與第一區(qū)重疊。字線具有面向浮柵的頂部頂角(圖1中的頂角25)的底部弓形區(qū)(圖1中的區(qū)域27)。浮柵覆蓋在溝道區(qū)的第二部分上面，與第一部分相鄰并與其絕緣，且與第二區(qū)相鄰。耦合柵覆蓋在浮柵上面。位線連接至第一區(qū)。負(fù)電荷泵電路生成第一負(fù)電壓?？刂齐娐方邮彰钚盘柌㈨憫?yīng)于此生成多個控制信號，隨后將第一負(fù)電壓施加至未選擇存儲器單元的字線。

本發(fā)明還涉及操作前述類型的非易失性存儲器單元裝置的方法。

附圖說明

圖1是現(xiàn)有技術(shù)的非易失性存儲器單元的剖視圖，本發(fā)明的方法可應(yīng)用于該存儲器單元。

圖2是使用圖1中示出的現(xiàn)有技術(shù)的非易失性存儲器單元的本發(fā)明的非易失性存儲器裝置的框圖。

圖3a和3b分別是用在本發(fā)明的存儲器裝置中的編程/擦除和讀取操作的波形圖。

圖4a和4b分別是用在本發(fā)明的存儲器裝置中的負(fù)/正字線解碼器電路和負(fù)電荷泵的詳細(xì)電路圖。

圖5是用在本發(fā)明的存儲器裝置中的第一負(fù)/正高電壓解碼器電路的詳細(xì)電路圖。

圖6是用在本發(fā)明的存儲器裝置中的第二負(fù)/正高電壓解碼器電路的詳細(xì)電路圖。

圖7是用在本發(fā)明的存儲器裝置中的第三負(fù)/正高電壓解碼器電路的詳細(xì)電路圖。

圖8是與本發(fā)明的存儲器裝置一起使用的負(fù)電壓電荷泵生成器的詳細(xì)電路圖。

圖9是用在本發(fā)明的存儲器裝置中的負(fù)高壓調(diào)節(jié)電路的詳細(xì)電路圖。

圖10是用在本發(fā)明的存儲器裝置中的負(fù)/正焊盤電路的詳細(xì)電路圖。

圖11a和圖11b是示出用在制作現(xiàn)有技術(shù)的存儲器裝置的現(xiàn)有技術(shù)工藝流程的一部分的剖視圖。

圖11c是示出用于制作本發(fā)明的存儲器裝置的工藝流程的一部分的剖視圖。

具體實(shí)施方式

參考圖2，示出了本發(fā)明的非易失性存儲器裝置50的框級圖。在圖2中示出的實(shí)施例中，存儲器裝置50包括圖1中所示類型的非易失性存儲器單元10的兩個陣列52a和52b，這兩個陣列在半導(dǎo)體襯底12中以多個行和列布置。解碼器(分別為x解碼器54a和54b)與非易失性存儲器單元10的每一個陣列52相鄰，其用于接收待解碼并供應(yīng)至選擇的和未選擇的存儲器單元10的字線22的地址信號。解碼器54中的每一個解碼器還具有包括在電荷泵56中以生成負(fù)電壓的相關(guān)聯(lián)負(fù)電荷泵。放置在陣列52a和52b之間的解碼器(wshdrhalfv,ncg)80為控制柵26和源極線14提供電壓電平，如在圖5-圖7中的實(shí)施例中所示。

存儲器裝置50的存儲陣列52中的每一個存儲陣列還具有多個與其相關(guān)聯(lián)的傳感器58，以接收來自陣列52的存儲器單元10的信號并生成裝置50的輸出信號。存儲器裝置50還具有邏輯電路60。邏輯電路60接收由存儲器裝置50外部的主機(jī)控制器(未示出)發(fā)出的命令(諸如編程、擦除或讀取)，以使存儲器裝置50執(zhí)行各種命令。響應(yīng)于所接收的命令，邏輯電路50生成控制信號，所述控制信號對電荷泵電路56和解碼電路54和讀出放大器電路58的操作和時(shí)序進(jìn)行控制。模擬電路70為裝置50提供模擬偏置電壓和電流及時(shí)序。高電壓(正、負(fù))控制電路90提供經(jīng)調(diào)節(jié)和經(jīng)時(shí)間排序的正和負(fù)電平。焊盤電路88提供輸入緩沖區(qū)、io緩沖區(qū)、電力焊盤(vdd、vss)、測試焊盤和esd保護(hù)。

響應(yīng)于讀取、擦除或編程命令，邏輯電路60使各種電壓以及時(shí)且干擾最低的方式供應(yīng)至選擇的存儲器單元10和未選擇的存儲器單元10兩者的各個部分。

對于所選擇和未選擇的存儲器單元10，施加的電壓和電流如下。如下文所用，使用以下縮寫：源極線或第一區(qū)14(sl)、位線20(bl)、字線22(wl)和耦合柵26(cg)。

1號操作：

2號操作：

3號操作：

非易失性存儲器單元10的擦除和編程的操作如下。通過福勒-諾德海姆隧穿機(jī)制，借助在字線22上施加高電壓而使其他端子等于零伏或負(fù)值來擦除單元10。電子從浮柵24隧穿到字線22中而帶正電，從而在讀取條件下打開單元10。隧穿從fg頂端25到wl22的弓形包裹區(qū)27。所得的單元擦除狀態(tài)被稱為‘1’狀態(tài)。通過源極側(cè)熱電子編程機(jī)制對單元10進(jìn)行編程，方法是在耦合柵26上施加高電壓，在源極線14上施加高電壓，以及在位線20上施加編程電流。流過字線22與浮柵24之間的間隙的電子的一部分獲得足夠的能量以注入到浮柵24中，使得浮柵24帶負(fù)電，從而在讀取條件下關(guān)斷單元10。所得的單元編程狀態(tài)被稱為‘0’狀態(tài)。通過在位線20上施加正偏置，在wl22上施加正偏置，在源極線14上施加零電壓，在耦合柵26上施加正電壓或零電壓來進(jìn)行讀取操作。利用該讀取條件，具有狀態(tài)‘1’的存儲器單元導(dǎo)通電流，而具有狀態(tài)‘0’的存儲器單元不導(dǎo)通電流或?qū)ǖ碗娏麟娖健τ谖催x擇的wl，可以施加零電壓或負(fù)電壓以用于讀取和編程條件。

在3號擦除操作中，wl處于正hv，例如9-6v；cg處于負(fù)hv，例如-(5-9)v。未選擇的wl可處于0v或處于負(fù)電壓，例如-(0.5-5)v；未選擇的cg可處于0v或處于負(fù)hv，例如-(5-9)v(與所選擇的負(fù)cghv電壓相同)。

作為另外一種選擇，可以用負(fù)的(而非0v)p襯底vsub12(例如，-6v)來執(zhí)行編程操作。

參考圖3a，示出了如上所述在本發(fā)明的存儲器裝置50中使用的正/負(fù)偏置電平的編程和擦除信號的信號時(shí)序波形的一個示例。分別與存儲器單元10的端子wl、bl、cg、sl對應(yīng)的信號wl、bl、cg、sl如上文所述。對于編程而言，信號wl102首先升高(例如，～vdd)(諸如以設(shè)定將稍后進(jìn)行描述的解碼器電路80中的控制信號)，然后開始沉下(至偏置電壓vpwl)。然后信號bl104和cg106分別升高，例如，～vinh＝～vdd和10至11v，然后sl110升高(例如，～4.5v至5v)。作為另外一種選擇，cg106在sl110之后升高(如虛線波形所示)。信號wl102沉下至電壓vpwl，例如1v，并且信號bl104隨著cg升高而沉下至電壓vdp，例如～0.5v。未選擇的wl在所選擇的wl102升高之前或升高的同時(shí)下降至0v或負(fù)值，例如-0.5v。未選擇的cg保持待機(jī)值，例如0v至2.6v。隨著cg106升高，未選擇的sl保持待機(jī)值，例如0v，或切換到偏置電壓，例如1v(未選擇的sl切換到偏置電平，以防止泄漏電流通過bl流經(jīng)未選擇的單元)。

信號bl104首先升高至vinh(抑制電壓)以防止由于在斜坡至編程電壓期間各個信號尚未穩(wěn)定而出現(xiàn)的不注意的編程干擾。將cg106相對于sl110的時(shí)序序列優(yōu)化以降低干擾影響，例如，引起更多干擾的任何信號最后都會升高。使編程脈沖的斜坡下降反轉(zhuǎn)，以便最小化干擾(即，首先升高的信號現(xiàn)在最后下降)。信號sl110下降，接著cg106下降，接著wl102和bl104下降。在用變?yōu)樨?fù)(例如，-1v)的p襯底進(jìn)行編程的實(shí)施例中，該負(fù)切換與信號wl降低或cg升高同時(shí)發(fā)生。

對于擦除而言，信號wl102升高，例如至vdd(諸如以設(shè)定解碼器電路80中的控制信號，這將稍后如圖5-圖7中的實(shí)施例所描述的)，然后降低，例如至0v(或作為另外一種選擇，至負(fù)值，諸如-0.5v)。在wl102降低的大約同時(shí)或其后短時(shí)間內(nèi)，信號cg106變?yōu)樨?fù)，例如-6v至-9v。然后所選擇的wl102升高，例如9v至6v。信號bl104、sl110保持待機(jī)值，例如0v。未選擇的wl在所選擇的wl102升高之前或升高的同時(shí)下降至0v或負(fù)值，例如-0.5v。未選擇的cg保持待機(jī)值，例如0v至2.6v。未選擇的sl保持待機(jī)值，例如0v。

在擦除的另一個實(shí)施例中，襯底p變負(fù)，例如-6v。

擦除脈沖的斜坡下降在次序上大致反轉(zhuǎn)(即，首先升高的信號現(xiàn)在最后下降)。信號wl102和cg106變?yōu)榇龣C(jī)值，例如0v。

參考圖3b，示出了如上所述在本發(fā)明的存儲器裝置50中使用的正/負(fù)偏置電平的讀取信號的信號時(shí)序波形的一個示例。該讀取信號波形與圖3a中的編程和擦除信號波形相配，以完成非易失性擦除/編程/讀取操作。對于讀取正常波形，sl110處于待機(jī)值，例如0v。cg106處于待機(jī)值，例如0v或2.6v，或作為另外一種選擇，在讀取中切換至偏置值，例如2.6v(以幫助增大存儲器單元電流，這歸因于在讀取狀態(tài)中cg電壓耦合至fg電勢)。所述待機(jī)值與用于編程和擦除狀態(tài)的那些待機(jī)值類似。wl102和bl104在讀取中針對選擇的用于讀取的存儲器單元分別切換至偏置電平，例如2.6v和1.0v。

在對整個陣列進(jìn)行編程之后執(zhí)行讀取裕度0(readmargin0)操作，以檢測弱編程單元。在編程之后，單元電流通常處于<納安(na)的極低值，這與讀出‘0’數(shù)字值(無單元電流)對應(yīng)。然而，一些單元可或多或少地保持在數(shù)微安培處(歸因于弱編程，該弱編程歸因于各種原因，諸如單元泄漏、弱單元編程耦合率、工藝幾何效應(yīng)，等等)，并且這可能使在存儲器裝置50的操作壽命期間讀取‘0’失敗。使用讀取裕度0來篩選出那些弱單元。對于讀取裕度0波形，sl110處于待機(jī)值，例如0v。對于選擇的用于讀取的存儲器單元，與在讀取正常的狀態(tài)中一樣，wl102和bl104在讀取中分別切換至偏置電平，例如2.6v和1.0v。cg106在讀取中被偏置在裕度0值(margin0)值(例如3v)處(如針對編程或讀取狀態(tài)由與圖6-8中所述相同的電路裝置提供)以檢測弱的已編程單元。cg電壓將耦合到fg電勢中以放大弱編程效果，從而有效地增大單元電流，因此弱單元現(xiàn)在讀取為‘1’而非‘0’(實(shí)際上，存在單元電流，而不是無單元電流)。

在對整個陣列進(jìn)行擦除之后執(zhí)行讀取裕度1(readmargin1)操作，以檢測弱的已擦除單元?，F(xiàn)在利用負(fù)的cg(如針對用負(fù)電壓進(jìn)行的擦除由與圖6-8中所述相同的電路裝置提供)來檢測該狀態(tài)。sl110處于待機(jī)值，例如0v。對于選擇的用于讀取的存儲器單元，與在讀取正常的狀態(tài)中一樣，wl102和bl104在讀取中分別切換至偏置電平，例如2.6v和1.0v。cg106在讀取中偏置在裕度1值(例如-3v)處，以檢測弱的已擦除單元。cg電壓將負(fù)地耦合到fg電勢中以放大弱擦除效果，從而有效地降低單元電流(較低的fg電勢)，因此弱的已擦除單元現(xiàn)在讀取為‘0’而非‘1’(實(shí)際上，不存在單元電流，而不是有單元電流)。

參考圖4a，示出了用在本發(fā)明的存儲器裝置50中的x解碼器200中的電路圖的一個示例。x解碼器電路200提供待供應(yīng)至選擇的和未選擇的存儲器單元10的字線22的解碼的地址信號。x解碼器電路200以下面的方式進(jìn)行操作。nand柵極201和inv202用于對字線(行)預(yù)解碼的信號xpa-xpc(其被稱為存儲器扇區(qū)(地址)選擇)進(jìn)行解碼。電路280由預(yù)驅(qū)動器和(字線)驅(qū)動器組成。pmos晶體管210和211以及nmos晶體管212是與預(yù)解碼的xpz<0:7>組合的字線預(yù)驅(qū)動器。預(yù)解碼的信號xpz<0:7)用于從八行中選出一行(通過＝‘0’)。pmos晶體管213和nmos晶體管214為字線wl驅(qū)動器，用于驅(qū)動在行中通常包括2048個或4096個單元的存儲器行，并且因此由于字線的rc延遲而需要大尺寸晶體管，即，大的w/l比，w＝晶體管寬度，且l＝晶體管長度。電路280重復(fù)8次，而nand201和inv202針對每存儲器扇區(qū)尺寸8行重復(fù)一次。通常，通常，對于取消選擇狀態(tài)，晶體管214的源極連接至接地節(jié)點(diǎn)(即，0v)，此處它連接至節(jié)點(diǎn)nwllow240。晶體管213的源極連接至節(jié)點(diǎn)zvdd220，節(jié)點(diǎn)zvdd在讀取操作中等于vwlrd(讀取字線電壓)，等于vpwl(在編程操作中的編程字線電壓)。對于編程狀態(tài)，對于選擇的字線而言，例如wl＝zvdd＝vpwl＝1.0v，對于未選擇的字線而言，wl＝nwllow，其等于-0.5v。對于擦除狀態(tài)，對于選擇的字線wl和未選擇的字線而言，在一個實(shí)施例中，wl＝nwllow＝-0.5v。對于讀取狀態(tài)，對于選擇的字線而言，例如wl＝zvdd＝vwlrd＝2v，對于未選擇的字線而言，wl＝nwllow，在一個實(shí)施例中其等于-0.5v。字線取消選擇線250可用于在編程期間取消選擇特定字線。nmos本地高電壓(hv)晶體管290-297用作隔離晶體管，以隔離低電壓晶體管213和214上的擦除高電壓導(dǎo)通電壓。它們還在讀取和編程操作中用作傳輸柵。wliso線299是晶體管290-267的柵極的控制偏置，在擦除期間降低，例如1v，并且在讀取和編程期間升高，例如3-5v。

參考圖4b，示出了用于生成待供應(yīng)至字線22的負(fù)電壓的負(fù)電荷泵生成器260(其為提供負(fù)電壓和正電壓兩者的電荷泵56的一部分)的電路圖的一個示例。負(fù)電荷泵電路260以下面的方式進(jìn)行操作。在第一時(shí)間段中，pmos晶體管263和nmos晶體管266用于分別將電容器265的(+)端子268和(-)端子269充電至正偏置電壓nbias267和接地電平(即，0v)。在第一時(shí)間段之后的下一個時(shí)間段中，晶體管266關(guān)閉且nmos晶體管264接通，以將電容器265的(+)端子268從偏置電平268放電至接地電平。此時(shí)，電容器265的(-)端子269將電容性地耦合至負(fù)電平，例如-0.5v，這取決于電容器265在節(jié)點(diǎn)nwllow240處的電容性負(fù)載的值。通過調(diào)節(jié)nbias267的電平和電容器265的值，對該負(fù)電平進(jìn)行調(diào)整。對于用于形成存儲器裝置50的使用p襯底＝0v(接地)的半導(dǎo)體工藝的實(shí)施例(例如，單阱cmos(用于n型器件的p襯底，且用于p型器件的單n阱))而言，負(fù)電平被鉗制在p/n+正向結(jié)正向偏置(～-0.6v)處。如公知的，存儲器裝置50可由雙阱p襯底cmos工藝制成，其中兩個阱(p阱和n阱)構(gòu)造在襯底12中。由于襯底12具有p型導(dǎo)電性，因此其中的第一p阱將用于n型器件(nmos)，而第二n型阱將用于p型器件(pmos)。負(fù)電壓電荷泵生成器260和字線解碼器200可在襯底12中的三阱內(nèi)制成。這通過三阱cmos工藝而不是之前所述的雙阱p襯底cmos工藝來完成。在這種場合，負(fù)泵生成器260和字線解碼器200將在第三p型阱(其在襯底12內(nèi)的第二n型阱中制成)和第二n型阱中制成。現(xiàn)在可向該第三p型阱施加負(fù)電壓，這在特定操作條件下是有利的。盡管構(gòu)造具有三阱的存儲器裝置50在工藝上更密集，但使泵生成器260和字線解碼器200在三阱中的有益效果在于施加至字線22的負(fù)電壓將為更負(fù)的，例如用于擦除實(shí)施例的-6.0v(即，未受p/n+結(jié)正向偏置～-0.6v鉗制)。在這種情況下，第三p型阱電壓狀態(tài)可為負(fù)以避免p/n+結(jié)正向偏壓，例如-6.0v或-8.0v或-5.6v。在實(shí)施例中，存儲器單元10可形成于第三p型阱中。

圖5示出了用在本發(fā)明p襯底cmos工藝的存儲器裝置50中的針對正/負(fù)電平信號的高電壓解碼電路300的第一實(shí)施例。電路320由hv(高電壓，例如12v)pmos晶體管321和322和hvnmos晶體管323以及l(fā)v(低電壓，例如3v)晶體管324和325組成，其用于對用于擦除/編程/讀取操作的wl信號進(jìn)行解碼。晶體管322wl限流器用于限制擦除和/或編程中的電流(以限制來自hv電荷泵的電流滲漏)。電路310為hv閂鎖電路，其用于使得能夠?qū)x擇的扇區(qū)(每8行1個扇區(qū))進(jìn)行hv控制，一旦在如圖3a中所示的擦除或編程序列的起始處聲明了wl信號(～vdd)，就會選擇該扇區(qū)。由本地hvnmos晶體管351、反相器352、nand353、lv閂鎖(其由反相器354和355，設(shè)置lvnmos晶體管356、359、358以及重置lvnmos晶體管357組成)組成的電路350用于在扇區(qū)為壞扇區(qū)(不會被使用)時(shí)禁用hv信號。由lvpmos晶體管331和332以及hvpmos晶體管333組成的電路330用于在待機(jī)和讀取中提供cg偏置電平。晶體管331(其柵極處于偏置電平)充當(dāng)cg端子的限流器，以限制諸如在待機(jī)狀態(tài)下來自壞cg端子的電流。由hvpmos晶體管341和342組成的電路340用于在擦除/編程中提供cg偏置電平。晶體管341可在擦除/編程中充當(dāng)cg端子的限流器，以限制由hv電荷泵供應(yīng)的電流。由hvpmos晶體管361、hv本地nmos晶體管362、lvnmos晶體管363和364組成的電路360用于禁用cg。由hvpmos晶體管371、hvnmos晶體管373和lvnmos晶體管372組成的電路370用來使能用于擦除/編程/讀取狀態(tài)的sl信號。lvnmos晶體管372用于在讀取和擦除中將sl下拉至接地，并且在編程過程中將sl下拉至偏置電平，例如<2v。電路380是用于cg信號的負(fù)解碼電路。電路360將pmos晶體管361用作隔離晶體管，以將負(fù)電平(由進(jìn)入存儲器單元的cg端子的電路380提供)與用于p襯底cmos工藝的nmos晶體管362隔離。電路380使用時(shí)鐘控制的負(fù)自舉高電壓電路方案。電路380由pmos晶體管381、382、385-391以及nor384和反相器384組成。nor384和反相器384用于使得時(shí)鐘信號能夠進(jìn)入pmos晶體管386和388，所述pmos晶體管386和388充當(dāng)晶體管387的負(fù)泵送柵極的電容器。晶體管385充當(dāng)pmos晶體管387以及pmos電容器386和388的自舉晶體管。晶體管381/390和382/391用來分別將晶體管387的漏極和晶體管385的漏極鉗制在vdd電平處。晶體管389用作負(fù)電平進(jìn)入cg的緩沖器。晶體管385和387的源極連接至負(fù)電源vcgneg399。

參考圖6，示出了用在本發(fā)明的三阱cmos工藝的存儲器裝置50中的針對正/負(fù)電平信號的高電壓解碼電路400的第二實(shí)施例。電路310-350、370與圖5的那些電路相同或類似。由hvnmos晶體管410和lvnmos晶體管412-414組成的電路410用于將cg取消選擇至低電平，例如0v。hv晶體管410用作將負(fù)電平隔離到cg中的隔離晶體管，因此其大量vcgneg也處于負(fù)電平。電路420用作負(fù)電平移位器，其用于為cg提供負(fù)電平。電路420由nand421、作為使能實(shí)體的反相器422以及作為交叉耦合的負(fù)閂鎖的hvpmos晶體管423和424與hvnmos晶體管425和426，以及作為緩沖器的hvnmos晶體管427組成。nmos晶體管425、426、427的源極連接至負(fù)電源vcgneg。

參考圖7，示出了用在本發(fā)明的p襯底cmos工藝的存儲器裝置50中的針對正/負(fù)電平信號的高電壓解碼電路420的第三實(shí)施例。它使用用于負(fù)電壓的二極管解碼方案。電路310-370與圖5的那些相同或類似。由hvpmos晶體管512組成的電路510用于將負(fù)電平提供到cg中。晶體管512為二極管連接的晶體管，意指柵-漏極連接在一起，并且其柵-漏極連接至負(fù)電源vcgneg。其源極連接至cg。因此，當(dāng)負(fù)電源vcgneg變?yōu)樨?fù)時(shí)，晶體管的源極也以量＝vcgneg-|vtp|來變?yōu)樨?fù)。

參考圖8，示出了負(fù)電荷泵600，其生成在擦除操作期間施加至耦合柵26的負(fù)電壓。電路610由pmos晶體管612和613以及電容器611和614組成，且構(gòu)成泵級。晶體管613為轉(zhuǎn)移晶體管(將電荷從一個級轉(zhuǎn)移到下一級)。晶體管612和電容器611用作用于轉(zhuǎn)移晶體管613的vt取消功能。電容器614為泵電容器(意指提供泵送電荷)。二極管連接的pmos晶體管620連接至電源節(jié)點(diǎn)再連接至第一泵級。二極管連接的pmos晶體管640用于從最后一個泵級連接至輸出電荷泵節(jié)點(diǎn)。pmos晶體管650和652用于鉗制或初始化內(nèi)部泵送節(jié)點(diǎn)。各種時(shí)鐘生成、相驅(qū)動器和偏置均未示出。

參考圖9，示出了用在本發(fā)明的存儲器裝置50中的負(fù)高壓調(diào)節(jié)電路700的實(shí)施例。電容器702和704用于將來自負(fù)電源vcgneg399的負(fù)電壓劃分成用于與參考電壓vref708(例如，1v)進(jìn)行比較的電壓。vref708耦合至比較器710的端子。晶體管714用于將節(jié)點(diǎn)706初始化為偏置電壓，例如2v。節(jié)點(diǎn)706耦合至比較器710的另一個端子。當(dāng)負(fù)電源vcgneg399從諸如接地的電平逐步地進(jìn)行負(fù)泵送時(shí)，節(jié)點(diǎn)706從偏置電平(例如，+2v)成比例地沿負(fù)方向逐步地下降(按照電容器702和704的值所確定的比率)。一旦節(jié)點(diǎn)706達(dá)到等于vref708的值，比較器710便切換極性。隨后使用輸出regout718來發(fā)出負(fù)電源vcgnmeg399已達(dá)到所需電平(諸如，在擦除狀態(tài)下用于cg的-9v)的信號。

參考圖10，示出了用于本發(fā)明的psubcmos工藝的存儲器裝置50中的負(fù)測試焊盤電路800的實(shí)施例。pmos晶體管810用于將nmos晶體管812隔離到將要從內(nèi)部焊盤轉(zhuǎn)移至外部焊盤(反之亦然)的負(fù)電平。出于隔離的目的，晶體管810的本體連接至其漏極。晶體管812起esd鉗制作用。

參考圖11a和11b，示出了用于生產(chǎn)具有現(xiàn)有技術(shù)的正高電壓操作的存儲器單元的現(xiàn)有技術(shù)實(shí)施例的工藝流程截面圖900和901。存儲器單元包括層904(cg多晶硅))、層905(ono)、層906(fg多晶硅)、層908(sl多晶硅)、層912(sl擴(kuò)散層)、層914(fg柵極氧化物)、層955(wl多晶硅)。對于工藝流程橫截面900而言，外圍hv裝置包括982(柵極多晶硅)、988(柵極多晶硅下面的溝道區(qū))、ldd980(ldd植入物)。對于這種情況而言，外圍hv柵極多晶硅982是厚的，其可阻止ldd植入物980進(jìn)入溝道區(qū)988內(nèi)。對于工藝流程橫截面901，其適用于先進(jìn)的更小的幾何技術(shù)節(jié)點(diǎn)，存儲器單元包括wl多晶硅965，且外圍hv裝置包括984(柵極多晶硅)、988(襯底)、ldd980(ldd植入物)。柵極多晶硅984比柵極多晶硅982明顯更薄。在這種情況下，ldd植入物980滲透柵極多晶硅984而進(jìn)入溝道區(qū)988，從而對溝道988進(jìn)行電調(diào)制。這種效果是不期望的。在這種情況下，可能需要附加的掩模和/或工藝層步驟來阻止ldd植入物滲入溝道。

參考圖11c，示出了用于生產(chǎn)具有負(fù)電壓操作的、用在本發(fā)明的存儲器裝置50中的存儲器單元10的工藝流程的實(shí)施例。在這種情況下，由于較低的高電壓要求(例如，9v對用于負(fù)電壓操作的11v)，因此ldd植入物981的能量顯著更低。因此，在這種情況下，即便在更小的幾何技術(shù)節(jié)點(diǎn)的情況下，在薄柵極多晶硅984厚度的情況下，ldd植入物不會滲入溝道988。該工藝流程因此適合于生產(chǎn)與負(fù)電壓操作一起使用的存儲器單元。

在讀取、擦除和編程操作期間向未選擇或選擇的存儲器單元10的字線22施加負(fù)電壓的有益效果在于允許存儲器單元更有效地按比例減小。在擦除期間，選擇的的存儲器單元的字線上的負(fù)電壓允許全部擦除待降低的電壓，從而允許單元尺寸更小(維持跨越各個單元間或?qū)娱g尺寸上的水平或垂直間隔、隔離、寬度、長度等的較小的電壓)。在編程期間，未選擇存儲器單元的字線上的負(fù)電壓使未選擇的存儲器單元的泄漏降低，從而使干擾更少(對于同一扇區(qū)中的未選擇單元而言)、編程電流更準(zhǔn)確(對于所選擇單元而言，泄漏干擾更少)且功率消耗更少。對于讀取而言，由于來自泄漏的干擾更少，因此未選擇的存儲器單元的字線上的負(fù)電壓使感測更為準(zhǔn)確。將負(fù)字線、負(fù)耦合柵和負(fù)p襯底組合以用于存儲陣列操作也是有利的，這導(dǎo)致擦除/編程電壓和電流更低、擦除和編程更有效、單元干擾更少且單元泄漏更少。