本發(fā)明涉及電子技術(shù)領(lǐng)域，具體涉及一種靜態(tài)隨機(jī)存儲器。

背景技術(shù)：

圖1所示為靜態(tài)隨機(jī)存儲器最常見的由六個晶體管組成的SRAM存儲單元，當(dāng)節(jié)點N1電壓為高而節(jié)點N0電壓為低時，該存儲單元中存儲的值稱為邏輯1，反之為邏輯0。當(dāng)需要改寫SRAM存儲單元中存儲的數(shù)據(jù)，例如將存儲的值1改寫為0時，相應(yīng)的操作步驟為：首先將字線WL(Word Line)充電為高電壓(一般等于電源電壓VDD)，將位線BL(Bit Line)電壓由電源電壓VDD下拉為地電壓VSS，而位線反BLB的電壓維持為電源電壓VDD；由于SRAM存儲單元中PMOS晶體管ML1的驅(qū)動能力弱于NMOS晶體管MPG1的驅(qū)動能力，節(jié)點N1會被位線BL下拉到一個較低的電壓，節(jié)點N1電壓降低后會帶動節(jié)點N0電壓的上升，而節(jié)點N0電壓的上升又會進(jìn)一步促進(jìn)節(jié)點N1電壓的下降；這樣一個正反饋過程會一直將節(jié)點N1電壓下拉為地電壓VSS，節(jié)點N0電壓上拉為電源電壓VDD；這樣便實現(xiàn)了SRAM存儲單元中存儲的邏輯狀態(tài)從1到0的轉(zhuǎn)變，上述寫操作的波形圖如圖2所示，實現(xiàn)了節(jié)點N1電壓與節(jié)點N0電壓的正常反轉(zhuǎn)。

然而隨著集成電路工藝尺寸的不斷縮小，特別是工藝尺寸發(fā)展到16nm之后，制程偏差的進(jìn)一步增大和電源電壓的降低使得靜態(tài)隨機(jī)存儲器單元越來越難以進(jìn)行寫操作，即SRAM內(nèi)存儲的數(shù)據(jù)難以被修改。寫操作存在困難 的一種表現(xiàn)形式是需要較長的時間完成寫入操作，另一種表現(xiàn)形式則更為嚴(yán)重，即完全無法改寫存儲單元中的數(shù)據(jù)。如圖3所示，為寫操作失敗的波形圖，SRAM存儲單元中節(jié)點N1與節(jié)點N0在字線由高變?yōu)榈秃笕晕赐瓿煞崔D(zhuǎn)，之后在自反饋的作用下SRAM存儲單元的值又恢復(fù)為原來的狀態(tài)。

為了解決上述寫困難的問題，位線負(fù)電壓技術(shù)被發(fā)明并應(yīng)用到SRAM的設(shè)計當(dāng)中，然而，現(xiàn)有的位線負(fù)電壓技術(shù)存在控制電路復(fù)雜、電路在芯片中所占面積較大等缺陷，不能滿足使用需求。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于，提供一種負(fù)電壓位線寫輔助SRAM電路及方法，克服現(xiàn)有技術(shù)的位線負(fù)電壓技術(shù)控制電路復(fù)雜、電路在芯片中所占面積較大的缺陷。

本發(fā)明所解決的技術(shù)問題可以采用以下技術(shù)方案來實現(xiàn)：

負(fù)電壓位線寫輔助SRAM電路，其中，包括，

N個SRAM存儲單元，每一所述SRAM存儲單元連接一第一位線和一第二位線；

一第一晶體管，于一第一寫使能信號的作用下導(dǎo)通或關(guān)斷所述第一位線與

地電壓；

一第二晶體管，于一第二寫使能信號的作用下導(dǎo)通或關(guān)斷所述第二位線與

所述地電壓；

一比較單元，于一使能信號的作用下比較所述第一位線和所述第二位線的電壓差，并輸出第一信號和第二信號；

所述第一信號與所述第一位線之間連接一第一耦合電容，所述第二信號與所述第二位線之間連接一第二耦合電容，所述第一信號于第一設(shè)定條件下在所述第一位線上耦合產(chǎn)生一負(fù)電壓或所述第二信號于第二設(shè)定條件下在所述第二位線上耦合產(chǎn)生一負(fù)電壓。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，N個所述SRAM存儲單元分別連接一相應(yīng)的字線，其中一所述字線被選中時，對相應(yīng)的所述SRAM存儲單元進(jìn)行寫操作。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，所述第一位線的電壓高于所述第二位線的電壓時，所述第一信號輸出高電壓，所述第二信號輸出低電壓；所述第二位線的電壓高于所述第一位線的電壓時，所述第一信號輸出低電壓，所述第二信號輸出高電壓。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，所述比較單元采用靈敏放大器，所述靈敏放大器具有第一輸入端和第二輸入端及第一輸出端和第二輸出端，所述第一輸入端與所述第一位線連接，所述第二輸入端與所述第二位線連接，所述第一輸出端用于輸出所述第一信號，所述第二輸出端用于輸出所述第二信號。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，每一所述SRAM存儲單元包括，

一第一開關(guān)器件，于一相應(yīng)的字線作用下可控制地連接所述第一位線至一第一節(jié)點；

一第二開關(guān)器件，于所述字線的作用下可控制地連接所述第二位線至一第二節(jié)點；

一基本存儲單元，于所述第一節(jié)點為高電壓且所述第二節(jié)點為低電壓時，存儲的數(shù)據(jù)為1；或于所述第一節(jié)點為低電壓并所述第二節(jié)點為高電壓時，存儲的數(shù)據(jù)為0。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，所述基本存儲單元包括，

第一PMOS管，于一第二節(jié)點的電壓作用下可選擇地導(dǎo)通電源電壓和所述第一節(jié)點；

第二PMOS管，于所述第一節(jié)點的電壓作用下可選擇地導(dǎo)通所述電源電壓和所述第二節(jié)點；

第一NMOS管，于所述第二節(jié)點的電壓作用下可選擇地導(dǎo)通所述第一節(jié)點和地電壓；

第二NMOS管，于所述第一節(jié)點電壓作用下可選擇地導(dǎo)通所述第二節(jié)點和所述地電壓。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，所述第一位線沿N個所述SRAM存儲單元的排列方向設(shè)置并位于所述SRAM存儲單元的同一邊；所述第二位線沿N個所述SRAM存儲單元的排列方向上與所述第一位線相對的另一邊設(shè)置。

本發(fā)明還提供一種負(fù)電壓位線寫輔助的方法，應(yīng)用于上述的SRAM電路中，包括寫入數(shù)據(jù)0的步驟：

步驟11，所述第一位線被下拉至地電壓；

步驟12，比較所述第一位線和所述第二位線的電壓差并輸出第一信號和第二信號；

步驟13，斷開所述第一位線與所述地電壓的連接，所述第一信號通過所 述第一耦合電容在所述第一位線上耦合得到一負(fù)電壓；

步驟14，一SRAM存儲單元的字線被選中，所述第一位線與所述第一節(jié)點連通，所述第一節(jié)點為低電壓而所述第二節(jié)點被上拉至高電壓。

本發(fā)明的負(fù)電壓位線寫輔助的方法，包括寫入數(shù)據(jù)1的步驟：

步驟21，所述第二位線被下拉至地電壓；

步驟22，比較所述第一位線和所述第二位線的電壓差并輸出第一信號和第二信號；

步驟23，斷開所述第二位線與所述地電壓的連接，所述第二信號通過所述第二耦合電容在所述第二位線上耦合得到一負(fù)電壓；

步驟24，一SRAM存儲單元的字線被選中，所述第二位線與所述第二節(jié)點連通，所述第二節(jié)點為低電壓而所述第一節(jié)點被上拉至高電壓。

本發(fā)明的負(fù)電壓位線寫輔助的方法，步驟2中所述第一位線的電壓高于所述第二位線的電壓時，所述第一信號輸出高電壓，所述第二信號輸出低電壓；所述第二位線的電壓高于所述第一位線的電壓時，所述第一信號輸出低電壓，所述第二信號輸出高電壓。

有益效果：由于采用以上技術(shù)方案，本發(fā)明無需為位線負(fù)電壓電路單獨設(shè)計控制電路，電路簡單并且節(jié)省電路面積。

附圖說明

圖1為現(xiàn)有技術(shù)中常規(guī)的SRAM存儲單元電路圖；

圖2為現(xiàn)有技術(shù)正常寫操作的波形圖；

圖3為現(xiàn)有技術(shù)的寫困難的波形圖；

圖4為一種改進(jìn)的SRAM電路結(jié)構(gòu)圖。

圖5為圖4的寫操作的波形圖；

圖6為本發(fā)明的SRAM電路結(jié)構(gòu)圖；

圖7為本發(fā)明的寫操作的波形圖；

圖8為本發(fā)明的寫數(shù)據(jù)0的流程圖；

圖9為本發(fā)明的寫數(shù)據(jù)1的流程圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。

需要說明的是，在不沖突的情況下，本發(fā)明中的實施例及實施例中的特征可以相互組合。

下面結(jié)合附圖和具體實施例對本發(fā)明作進(jìn)一步說明，但不作為本發(fā)明的限定。

圖1中影響SRAM存儲單元寫操作的關(guān)鍵因素之一是PMOS晶體管ML1(或ML0)的驅(qū)動能力與NMOS晶體管MPG1(或MPG0)的驅(qū)動能力比例，比例越小則寫能力越強(qiáng)，在先進(jìn)的半導(dǎo)體制程當(dāng)中，由于晶體管尺寸的減小，工藝偏差相應(yīng)增大，實際制造出來的SRAM難以始終保證所有存儲單元中上述驅(qū)動能力比例如設(shè)計期望一樣滿足對寫操作的要求。位線負(fù)電壓(Negative Bit Line，NBL)可以解決上述問題，其實現(xiàn)方法是：在寫操作時位線BL的電壓不再被下拉到地電壓VSS，而是比地電壓VSS更低的電壓，一般地電壓 VSS的電壓值是0，則一個比VSS更低的電壓即是一個負(fù)電壓。位線BL的電壓是負(fù)值，當(dāng)字線WL打開時MOS晶體管MPG1(或MPG0)的驅(qū)動能力將大于BL電壓為0的情況，這樣就更容易實現(xiàn)對SRAM存儲單元寫操作。

如圖4所示，由n行1列SRAM存儲單元組成的SRAM存儲陣列電路結(jié)構(gòu)，圖中只標(biāo)示出存儲單元CELL[0]和存儲單元CELL[n-1]，其余以省略號表示。位線BL通過下拉MOS晶體管MN0與地電壓VSS連接，位線反BLB通過下拉MOS晶體管MN1與地電壓VSS連接，同時為了避免寫失敗的可能性，在位線BL上連接電容C0，電容C0的另一端連接信號NBST0，位線反BLB上連接電容C1，電容C1的另一端連接信號NBST1。

上述電路的具體工作過程為：當(dāng)需要寫0時，首先信號WT0變高，下拉MOS晶體管MN0打開，位線BL被下拉的過程當(dāng)中信號NBST0維持在高電位，當(dāng)位線BL被下拉到地電壓(VSS，可認(rèn)為電壓值為0)后，信號WT0由高變低將下拉MOS晶體管MN0關(guān)閉，之后信號NBST0由高變低，由于電容耦合效應(yīng)，位線BL的電壓被耦合到一個比0電壓更低的電壓上，這樣就實現(xiàn)了位線BL電壓由0到負(fù)電壓的轉(zhuǎn)變，此時若某條字線WL打開，則數(shù)據(jù)0易于被寫入對應(yīng)的SRAM存儲單元中。反之，當(dāng)需要寫1時，首先信號WT1變高，下拉MOS晶體管MN1打開，位線反BLB被下拉的過程當(dāng)中信號NBST1維持在高電位，當(dāng)位線反BLB被MN1下拉到地電壓(VSS，可認(rèn)為電壓值為0)后，信號WT1會由高變低將下拉MOS晶體管MN1關(guān)閉，之后信號NBST1由高變低，由于電容耦合效應(yīng)，位線反BLB的電壓被耦合到一個比0電壓更低的電壓上，這樣就實現(xiàn)了BLB電壓由0到負(fù)電壓的轉(zhuǎn)變，從而數(shù)據(jù)1更容易被寫入SRAM存儲單元中。圖5為上述寫操作的信 號波形圖，上述電路存在的缺點是：控制電路復(fù)雜，需要單獨設(shè)計信號NBST0/NBST1的控制電路以保證信號NBST0/NBST1的上升在信號WT0/WT1的下降之后，并需要額外邏輯電路根據(jù)向存儲單元寫入0還是寫入1去判斷需要將NBST0下拉還是將NBST1下拉。

參照圖6，本發(fā)明提供的負(fù)電壓位線寫輔助SRAM電路，包括，

N個SRAM存儲單元，每一SRAM存儲單元連接一第一位線BL和一第二位線BLB；圖中只標(biāo)示出存儲單元CELL[0]和存儲單元CELL[n-1]，其余以省略號表示；

一第一晶體管MN0，于一第一寫使能信號WT0的作用下導(dǎo)通或關(guān)斷第一位線BL與一地電壓VSS；

一第二晶體管MN1，于一第二寫使能信號WT1的作用下導(dǎo)通或關(guān)斷第二位線BL與地電壓VSS；

一比較單元，于一使能信號的作用下比較第一位線BL和第二位線BLB的電壓差，并輸出第一信號SA_OUT0和第二信號SA_OUT1；

第一信號SA_OUT0與第一位線BL之間連接一第一耦合電容C0，第二信號SA_OUT1與第二位線BLB之間連接一第二耦合電容C1，第一信號SA_OUT0于第一設(shè)定條件下在第一位線BL上耦合產(chǎn)生一負(fù)電壓或第二信號SA_OUT1于第二設(shè)定條件下在第二位線BLB上耦合產(chǎn)生一負(fù)電壓。

本發(fā)明通過比較單元比較第一位線BL和第二位線BLB的電壓差，第一位線BL的電壓高于第二位線BLB的電壓時，第一信號SA_OUT0輸出高電壓，第二信號SA_OUT1輸出低電壓；第二位線BLB的電壓高于第一位線BL的電壓時，第一信號SA_OUT0輸出低電壓，第二信號SA_OUT1輸出高 電壓。依據(jù)需要寫入數(shù)據(jù)1還是數(shù)據(jù)0，通過第一信號SA_OUT0或第二信號SA_OUT1在第一位線BL或第二位線BLB上耦合產(chǎn)生一負(fù)電壓，從而使得數(shù)據(jù)更容易被寫入SRAM存儲單元中。

上述的第一晶體管可采用NMOS管，上述的第二晶體管也可采用NMOS管，于第一寫使能信號WT0或第二寫使能信號WT1為高電壓時導(dǎo)通。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，比較單元可以采用靈敏放大器SA(Sense Amplifier)，靈敏放大器SA具有第一輸入端和第二輸入端及第一輸出端和第二輸出端，第一輸入端與第一位線BL連接，第二輸入端和第二位線BLB連接，于一使能信號SAE的作用下比較第一位線BL和第二位線BLB的電壓差，并通過第一輸出端輸出第一信號SA_OUT0及通過第二輸出端輸出第二信號SA_OUT1；第一信號SA_OUT0與第一位線BL之間連接一第一耦合電容C0；第二信號SA_OUT1與第二位線BLB之間連接一第二耦合電容C1；第一信號SA_OUT0于第一設(shè)定條件下在第一位線BL上耦合產(chǎn)生一負(fù)電壓或第二信號SA_OUT1于第二設(shè)定條件下在第二位線BLB上耦合產(chǎn)生一負(fù)電壓。

在傳統(tǒng)的SRAM寫操作過程中，靈敏放大器SA并不會啟動，只有在需要讀取SRAM數(shù)據(jù)的時候才將其打開，本發(fā)明在寫操作時靈敏放大器SA也被啟動，并且將靈敏放大器SA的一對差分輸出SA_OUT0和SA_OUT1分別連接到位線負(fù)電壓耦合電容C0和耦合電容C1上，作為位線負(fù)電壓耦合控制信號。靈敏放大器SA的使能信號為SAE，當(dāng)使能信號SAE為高電壓時表示靈敏放大器SA啟動判斷第一位線BL和第二位線BLB上的電壓差，若第一位線BL的電壓高于第二位線BLB的電壓，則靈敏放大器SA輸出1，即第 一信號SA_OUT0等于1，第二信號SA_OUT1等于0；若第一位線BL的電壓低于第二位線BLB的電壓，則靈敏放大器SA輸出0，即第一信號SA_OUT0等于0第二信號SA_OUT1等于1。在寫操作過程中，第一位線BL或第二位線BLB會先被下拉到地電壓VSS，此時第一位線BL和第二位線BLB就會存在電壓差，且電壓差等于電源電壓VDD的大小，之后使能信號SAE由低變高啟動靈敏放大器SA，靈敏放大器SA的輸出SA_OUT0/SA_OUT1通過耦合電容C0/C1將第一位線BL或第二位線BLB耦合到負(fù)電壓，實現(xiàn)寫輔助。圖7為本發(fā)明的時序圖。本發(fā)明通過與SRAM讀取共用感應(yīng)放大器電路，無需為位線負(fù)電壓電路單獨設(shè)計控制電路，占用的電路面積較小。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，每一SRAM存儲單元可以采用如圖1所示的SRAM存儲單元，包括，

一第一開關(guān)器件MPG1，于一相應(yīng)的字線作用下可控制地連接第一位線BL至一第一節(jié)點N1；

一第二開關(guān)器件MPG0，于同一字線的作用下可控制地連接第二位線BLB至一第二節(jié)點N0；

一基本存儲單元，于第一節(jié)點N1為高電壓且第二節(jié)點N0為低電壓時，存儲的數(shù)據(jù)為1；或于第一節(jié)點N1為低電壓并第二節(jié)點N0為高電壓時，存儲的數(shù)據(jù)為0。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，基本存儲單元包括，

第一PMOS管ML1，于一第二節(jié)點N0的電壓作用下可選擇地導(dǎo)通電源電壓VDD和第一節(jié)點N1；

第二PMOS管ML0，于第一節(jié)點N1的電壓作用下可選擇地導(dǎo)通電源電 壓VDD和第二節(jié)點N0；

第一NMOS管，于第二節(jié)點N0的電壓作用下可選擇地導(dǎo)通第一節(jié)點N1和地電壓VSS；

第二NMOS管，于第一節(jié)點N1電壓作用下可選擇地導(dǎo)通第二節(jié)點N0和地電壓VSS。

本發(fā)明的SRAM存儲單元并不限于上述的結(jié)構(gòu)。

本發(fā)明的負(fù)電壓位線寫輔助SRAM電路，上述的第一位線BL沿N個SRAM存儲單元的排列方向設(shè)置并位于SRAM存儲單元的同一邊；上述的第二位線BLB沿N個SRAM存儲單元的排列方向上與第一位線BL相對的另一邊設(shè)置。

本發(fā)明提供的負(fù)電壓位線寫輔助的方法，應(yīng)用于上述的SRAM電路中，如圖7、圖8所示，包括寫入數(shù)據(jù)0的步驟：

步驟11，第一位線BL被下拉至地電壓VSS；

步驟12，比較第一位線BL和第二位線BLB的電壓差并輸出第一信號SA_OUT0和第二信號SA_OUT1；

步驟13，斷開第一位線BL與地電壓VSS的連接，第一信號SA_OUT0通過第一耦合電容C0在第一位線BL上耦合得到一負(fù)電壓；

步驟14，一SRAM存儲單元的字線WL被選中，第一位線BL與第一節(jié)點N1連通，第一節(jié)點N1為低電壓而第二節(jié)點N0被上拉至高電壓。

本發(fā)明的負(fù)電壓位線寫輔助的方法，如圖9所示，還包括寫入數(shù)據(jù)1的步驟：

步驟21，第二位線BL被下拉至地電壓VSS；

步驟22，比較第一位線BL和第二位線BLB的電壓差并輸出SA_OUT0和第二信號SA_OUT1；

步驟23，斷開第二位線BLB與地電壓VSS的連接，第二信號SA_OUT1通過第二耦合電容C0在第二位線BLB上耦合得到一負(fù)電壓；

步驟24，一SRAM存儲單元的字線WL被選中，第二位線與第二節(jié)點連通，第二節(jié)點為低電壓而第一節(jié)點被上拉至高電壓。

本發(fā)明的負(fù)電壓位線寫輔助的方法，上述步驟2中第一位線的電壓高于第二位線的電壓時，第一信號輸出高電壓，第二信號輸出低電壓；第二位線的電壓高于第一位線的電壓時，第一信號輸出低電壓，第二信號輸出高電壓。

參照圖7，以寫入數(shù)據(jù)0為例，具體實現(xiàn)方法如下：第一寫使能信號WT0由低電壓變?yōu)楦唠妷?，第一位線BL與地電壓VSS導(dǎo)通，第一位線BL被下拉至地電壓VSS；當(dāng)使能信號SAE為高電壓時表示靈敏放大器SA啟動判斷第一位線BL和第二位線BLB上的電壓差，第一位線BL的電壓應(yīng)當(dāng)?shù)陀诘诙痪€BLB的電壓，此時靈敏放大器SA輸出0，即第一信號SA_OUT0等于0第二信號SA_OUT1等于1；第一寫使能信號WT0由高電壓變低電壓，第一信號SA_OUT0通過耦合電容在第一位線BL上耦合得到一負(fù)電壓，一SRAM存儲單元的字線WL被選中時，第一位線BL與第一節(jié)點N1連通，第一節(jié)點N1為低電壓而第二節(jié)點N0被上拉至高電壓，實現(xiàn)寫入數(shù)據(jù)0。

以上所述僅為本發(fā)明較佳的實施例，并非因此限制本發(fā)明的實施方式及保護(hù)范圍，對于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識到凡運用本發(fā)明說明書及圖示內(nèi)容所作出的等同替換和顯而易見的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)。