欧美在线观看视频网站,亚洲熟妇色自偷自拍另类,啪啪伊人网,中文字幕第13亚洲另类,中文成人久久久久影院免费观看 ,精品人妻人人做人人爽,亚洲a视频

標(biāo)準(zhǔn)邏輯工藝上的負(fù)電壓有效傳輸電路的制作方法

文檔序號:7509706閱讀:493來源:國知局
專利名稱:標(biāo)準(zhǔn)邏輯工藝上的負(fù)電壓有效傳輸電路的制作方法
技術(shù)領(lǐng)域
本發(fā)明涉及適于動(dòng)態(tài)存儲(chǔ)器的負(fù)電壓有效傳輸電路,特別是一種標(biāo)準(zhǔn)邏輯工藝上的負(fù)電壓有效傳輸電路。
背景技術(shù)
使用標(biāo)準(zhǔn)邏輯工藝制造的動(dòng)態(tài)存儲(chǔ)器,為了減小存儲(chǔ)單元中進(jìn)入晶體管的亞閾值漏電和最大化存儲(chǔ)電容的存儲(chǔ)電荷,需要使用高于電源vdd的正電壓和低于電源地vss的負(fù)電壓。
標(biāo)準(zhǔn)邏輯工藝是一種半導(dǎo)體芯片制造技術(shù),該技術(shù)只提供一層多晶硅,同時(shí)提供單阱或雙阱結(jié)構(gòu)。動(dòng)態(tài)存儲(chǔ)器電路中,通過字線驅(qū)動(dòng)電路傳輸給字線高于電源vdd的正電壓和低于電源地vss的負(fù)電壓,該正電壓和負(fù)電壓由電源電路產(chǎn)生。
在標(biāo)準(zhǔn)邏輯技術(shù)中,為防止晶體管中寄生PN結(jié)的正向?qū)?,NMOS晶體管的襯底P阱連接電源地。如果電路中傳輸負(fù)電壓,NMOS的源極或漏極就會(huì)與負(fù)電壓連接。對于深亞微米工藝,由于晶體管的閾值電壓比較低,源或漏極較小的負(fù)電壓不但會(huì)引起NMOS晶體管的亞閾值漏電,而且也會(huì)引起晶體管寄生PN結(jié)的正向漏電,造成電路功耗的浪費(fèi),因此必須采取措施減小晶體管的漏電。現(xiàn)有技術(shù),通過將大量的字線驅(qū)動(dòng)電路分組,減小了字線下拉晶體管NMOS的源極與負(fù)電壓的連接數(shù)量,從而減小了晶體管寄生PN結(jié)的正向漏電,但沒有處理由負(fù)電壓引起NMOS晶體管的亞閾值漏電。
有效傳輸負(fù)電壓,不但可以減小電路中由負(fù)電壓引起的漏電,而且可以穩(wěn)定電路的性能。動(dòng)態(tài)存儲(chǔ)器電路通過使用負(fù)電壓,開啟存儲(chǔ)單元中的進(jìn)入晶體管,實(shí)現(xiàn)讀寫功能。負(fù)電壓信號的傳輸質(zhì)量,直接影響字線驅(qū)動(dòng)電路的工作情況,決定字線上信號變化的快慢。
現(xiàn)有技術(shù)使用電容耦合電路控制傳輸門的導(dǎo)通和截止,從而控制負(fù)電壓的傳輸,此傳輸門控制負(fù)電壓與字線驅(qū)動(dòng)電路中下拉晶體管源極的連接狀況。同時(shí),利用二極管連接的晶體管控制傳輸門柵極電壓的初始狀態(tài),此晶體管連接在傳輸門柵極和負(fù)電壓之間,這樣的連接方式會(huì)造成傳輸門初始電壓的不確定性,大小在0伏與一個(gè)晶體管閾值電壓之間變化。傳輸門柵極電壓的不確定性會(huì)引起傳輸門導(dǎo)通電阻的變化,從而影響負(fù)電壓的傳輸質(zhì)量。
如何有效的控制負(fù)電壓的傳輸,提高存儲(chǔ)器字線工作狀態(tài)的一致性,減小電路的漏電,是本發(fā)明所要解決的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種標(biāo)準(zhǔn)邏輯工藝上的負(fù)電壓有效傳輸電路,利用PMOS晶體管作耦合電容控制電路中負(fù)電壓傳輸。
根據(jù)本發(fā)明的第一方面,所提供的負(fù)電壓有效傳輸電路包括一個(gè)交替輸出高電平和低電平時(shí)鐘信號的時(shí)鐘電路;一個(gè)輸出低電壓的低電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從高電平變成低電平時(shí),觸發(fā)該低電壓輸出通道導(dǎo)通,由此輸出低電壓;一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,其輸出連接所述零電壓輸出通道的輸出以作為整個(gè)電路的輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從低電平變成高電平時(shí),利用充當(dāng)耦合電容的晶體管所存儲(chǔ)的電荷觸發(fā)該負(fù)電壓輸出通道的傳輸門導(dǎo)通,由此輸出負(fù)電壓。
其中,所述負(fù)電壓輸出通道包括第一反相器,其輸入連接時(shí)鐘電路的輸出;充當(dāng)?shù)谝获詈想娙莸牡谝痪w管,其有效電容第一端連接時(shí)鐘電路的輸出;充當(dāng)?shù)诙詈想娙莸牡诙w管,其有效電容第一端連接第一反相器的輸出;
充當(dāng)?shù)谝粋鬏旈T的第三晶體管,其柵極連接第二晶體管的有效電容第二端,其漏極連接所述第一晶體管的有效電容第二端;充當(dāng)?shù)诙鬏旈T的第四晶體管,其柵極連接第一晶體管的有效電容第二端,其漏極連接第二晶體管的有效電容第二端;充當(dāng)?shù)谌齻鬏旈T的第五晶體管,其柵極連接第二晶體管的有效電容第二端,其源極連接負(fù)電壓,其漏極作為整個(gè)電路的輸出。
其中,所述低電壓通道包括第二反相器,其輸入連接時(shí)鐘電路的輸出;充當(dāng)?shù)谒膫鬏旈T的第六晶體管,其柵極連接第二反相器的輸出,其漏極連接所述第五晶體管的漏極。
其中,所述第二反相器由PMOS晶體管和NMOS晶體管互補(bǔ)連接構(gòu)成的反相器,其中的NMOS晶體管的源極連接所述第六晶體管的漏極。
其中,所述第一晶體管的有效電容第一端是源極和漏極連接形成的端子,所述第一晶體管的有效電容第二端是柵極形成的端子;所述第二晶體管的有效電容第一端是源極和漏極連接形成的端子,所述第二晶體管的有效電容第二端是柵極形成的端子。
其中,所述晶體管是場效應(yīng)晶體管。
其中,所述時(shí)鐘電路是連接時(shí)鐘信號的延遲緩沖器。
其中,所述低電壓是零電壓。
其中,所述充當(dāng)?shù)谝弧⒌诙偷谌齻鬏旈T的晶體管是PMOS晶體管,其襯底全部接低電壓。
其中,所述充當(dāng)?shù)谝获詈想娙莺偷诙詈想娙莸木w管為PMOS晶體管。
根據(jù)本發(fā)明的第二方面,所提供的負(fù)電壓有效傳輸電路包括一個(gè)交替輸出高電平和低電平時(shí)鐘信號的時(shí)鐘電路;一個(gè)輸出低電壓的低電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從低電平變成高電平時(shí),觸發(fā)該低電壓輸出通道導(dǎo)通,輸出低電壓;一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,其輸出連接所述零電壓輸出通道的輸出以作為整個(gè)電路的輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從高電平變成低電平時(shí),利用充當(dāng)耦合電容的晶體管所存儲(chǔ)的電荷觸發(fā)該負(fù)電壓輸出通道的傳輸門導(dǎo)通,由此輸出負(fù)電壓。
根據(jù)本發(fā)明的第三方面,所提供的負(fù)電壓有效傳輸電路包括一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道,根據(jù)所輸入的時(shí)鐘信號的高電平或低電平導(dǎo)通,輸出所接入的負(fù)電壓,其中所述負(fù)電壓輸出通道包括第一反相器,其輸入連接時(shí)鐘電路的輸出;充當(dāng)?shù)谝获詈想娙莸牡谝痪w管,其有效電容第一端連接時(shí)鐘電路的輸出;充當(dāng)?shù)诙詈想娙莸牡诙w管,其有效電容第一端連接第一反相器的輸出;充當(dāng)?shù)谝粋鬏旈T的第三晶體管,其柵極連接第二晶體管的有效電容第二端,其漏極連接所述第一晶體管的有效電容第二端;充當(dāng)?shù)诙鬏旈T的第四晶體管,其柵極連接第一晶體管的有效電容第二端,其漏極連接第二晶體管的有效電容第二端;充當(dāng)?shù)谌齻鬏旈T的第五晶體管,其柵極連接第二晶體管的有效電容第二端,其源極連接負(fù)電壓,其漏極作為整個(gè)電路的輸出。
由于動(dòng)態(tài)存儲(chǔ)器的字線驅(qū)動(dòng)電路需要使用負(fù)電壓,有效的傳輸負(fù)電壓,可以確保不同模塊中的字線驅(qū)動(dòng)電路獲得相同的負(fù)電壓,保證不同字線工作的一致性。在無三阱標(biāo)準(zhǔn)邏輯工藝中,對于NMOS結(jié)構(gòu),由于襯底接地,源或漏極如果連接到負(fù)電壓,既使負(fù)電壓低于晶體管的閾值電壓,負(fù)電壓也會(huì)引起很強(qiáng)的亞閾值漏電和晶體管寄生PN結(jié)漏電。
現(xiàn)有技術(shù)通過控制傳輸門的導(dǎo)通和截止,控制負(fù)電壓的傳輸。如何合理控制傳輸門的工作狀態(tài),決定負(fù)電壓的傳輸過程。由于現(xiàn)有技術(shù)的傳輸門控制電壓初始狀態(tài)存在不確定性,因此傳輸門導(dǎo)通控制電壓存在不確定性,由此引起負(fù)電壓的傳輸速度變化,進(jìn)一步影響字線的工作狀態(tài),造成存儲(chǔ)器性能的變化。在現(xiàn)有技術(shù)中,當(dāng)NMOS晶體管的漏極接負(fù)電壓時(shí),柵極的關(guān)斷電壓為0伏,這就造成了NMOS管的弱導(dǎo)通,引起了不必要的漏電流,增大了功耗。
本發(fā)明為傳輸門控制電壓提供了確定的初始狀態(tài),有效地控制了負(fù)電壓的傳輸,保證了負(fù)電壓傳輸?shù)囊恢滦?;同時(shí)修改了NMOS晶體管的柵極控制電壓,減小了由負(fù)電壓引起的漏電。
通過參考下面的詳細(xì)描述和附圖,會(huì)對本發(fā)明有更明白的理解。


圖1是本發(fā)明的電路原理示意圖;圖2分別示出了在操作過程中,圖1中位置100、101、102、103、104上電壓波形。
具體實(shí)施例方式
首先參見圖1,本發(fā)明的負(fù)電壓有效傳輸電路,包括一個(gè)交替輸出高電平和低電平時(shí)鐘信號的時(shí)鐘電路(由反相器11和12、反相器15和16、反相器17和18、反相器19和20以及反相器13和與非門14組成,它們構(gòu)成時(shí)鐘信號的延遲緩沖器);一個(gè)輸出低電壓的低電壓輸出通道(由晶體管8-10組成),其輸入連接所述時(shí)鐘電路輸出(即反相器11的輸出),當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從高電平變成低電平時(shí),觸發(fā)該零電壓輸出通道導(dǎo)通(即晶體管10導(dǎo)通,具體工作過程將在下文中描述),輸出低電壓vss;一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道(由晶體管1-7組成),其輸入連接所述時(shí)鐘電路輸出(即反相器13的輸出),其輸出連接所述零電壓輸出通道的輸出以作為整個(gè)電路的輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從低電平變成高電平時(shí),利用充當(dāng)耦合電容的晶體管2存儲(chǔ)的電荷觸發(fā)該負(fù)電壓輸出通道的傳輸門導(dǎo)通(即晶體管4導(dǎo)通,具體工作過程將在下文中描述),由此輸出負(fù)電壓vnb。
所述負(fù)電壓輸出通道包括第一反相器(由PMOS晶體管6和NMOS晶體管7互補(bǔ)連接構(gòu)成),其輸入連接時(shí)鐘電路的輸出(即反相器13的輸出);
充當(dāng)?shù)谝获詈想娙莸牡谝痪w管1,其有效電容第一端(由源極和漏極連接形成)連接時(shí)鐘電路的輸出(即反相器13的輸出);充當(dāng)?shù)诙詈想娙莸牡诙w管2,其有效電容第一端(由源極和漏極連接形成)連接第一反相器的輸出(即晶體管6、7的漏極);充當(dāng)?shù)谝粋鬏旈T的第三晶體管3,其柵極連接第二晶體管2的有效電容第二端(即晶體管2的柵極),其漏極連接所述第一晶體管1的有效電容第二端(即晶體管1的柵極);充當(dāng)?shù)诙鬏旈T的第四晶體管5,其柵極連接第一晶體管1的有效電容第二端(即晶體管1的柵極),其漏極連接第二晶體管2的有效電容第二端(即晶體管2的柵極);充當(dāng)?shù)谌齻鬏旈T的第五晶體管4,其柵極連接第二晶體管2的有效電容第二端(即晶體管2的柵極),其源極連接負(fù)電壓vnb,其漏極作為整個(gè)電路的輸出。
所述低電壓通道包括第二反相器(由PMOS晶體管8和NMOS晶體管9互補(bǔ)連接構(gòu)成),其輸入連接時(shí)鐘電路的輸出(反相器11的輸出);充當(dāng)?shù)谒膫鬏旈T的第六晶體管10,其柵極連接第二反相器的輸出(即晶體管8和9的漏極),其漏極連接所述第五晶體管4的漏極。
所述第二反相器由PMOS晶體管8和NMOS晶體管9互補(bǔ)連接構(gòu)成的反相器,其中的NMOS晶體管9的源極連接所述第六晶體管10的漏極。
所述第一晶體管1的有效電容第一端是源極和漏極連接形成的端子,所述第一晶體管1的有效電容第二端是柵極形成的端子;所述第二晶體管2的有效電容第一端是源極和漏極連接形成的端子,所述第二晶體管2的有效電容第二端是柵極形成的端子。
其中所述晶體管是場效應(yīng)晶體管,所述低電壓是零電壓。
另外,通過對時(shí)鐘電路的輸出信號進(jìn)行簡單的反向處理或類似處理,可以使上述低電壓輸出通道在時(shí)鐘電路輸出的時(shí)鐘信號從低電平變成高電平時(shí)導(dǎo)通,以輸出低電壓;并且使負(fù)電壓輸出通道時(shí)鐘電路輸出的時(shí)鐘信號從高電平變成低電平時(shí)導(dǎo)通,以輸出負(fù)電壓。
本發(fā)明還可以直接利用上述的負(fù)電壓輸出通道傳輸負(fù)電壓,這樣的負(fù)電壓有效傳輸電路包括一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道(由晶體管1-7組成),它根據(jù)所輸入的時(shí)鐘信號的高電平或低電平導(dǎo)通,輸出所接入的負(fù)電壓vnb,其中所述負(fù)電壓輸出通道包括第一反相器(由PMOS晶體管6和NMOS晶體管7互補(bǔ)連接構(gòu)成),其輸入連接時(shí)鐘電路的輸出(即反相器13的輸出);充當(dāng)?shù)谝获詈想娙莸牡谝痪w管1,其有效電容第一端(由源極和漏極連接形成)連接時(shí)鐘電路的輸出(即反相器13的輸出);充當(dāng)?shù)诙詈想娙莸牡诙w管2,其有效電容第一端(由源極和漏極連接形成)連接第一反相器的輸出(即晶體管6、7的漏極);充當(dāng)?shù)谝粋鬏旈T的第三晶體管3,其柵極連接第二晶體管2的有效電容第二端(即晶體管2的柵極),其漏極連接所述第一晶體管1的有效電容第二端(即晶體管1的柵極);充當(dāng)?shù)诙鬏旈T的第四晶體管5,其柵極連接第一晶體管1的有效電容第二端(即晶體管1的柵極),其漏極連接第二晶體管2的有效電容第二端(即晶體管2的柵極);充當(dāng)?shù)谌齻鬏旈T的第五晶體管4,其柵極連接第二晶體管2的有效電容第二端(即晶體管2的柵極),其源極連接負(fù)電壓vnb,其漏極作為整個(gè)電路的輸出。
下面參照圖1和圖2對本發(fā)明的結(jié)構(gòu)和工作原理進(jìn)行進(jìn)一步說明,參見圖1,電路的主要組成是反相器、兩輸入與非門、PMOS耦合電容和PMOS傳輸門。電路的輸入輸出信號有vdd、vss、vnb、bs和vdown,其中,bs是電路的時(shí)鐘控制信號,vdd是電路的工作電源電壓,vss是電路的工作地電壓(大小是0伏),vnb是本發(fā)明所要處理的負(fù)電壓信號,vdown是本發(fā)明電路的輸出信號。
圖1中,反相器11和12、反相器15和16、反相器17和18、反相器19和20以及反相器13和與非門14組成延遲緩沖器。MOS晶體管1、2、3、4、5、6、7、8、9和10是本發(fā)明的核心電路,其中,晶體管6和7、8和9組成反相器,晶體管1和2作耦合電容,晶體管3、4、5、10作傳輸門,共同控制負(fù)電壓的傳輸。
晶體管1、2、3和5組成交叉耦合回路,在電路的工作過程中,可以使P0_g和Pcap_g被交替充分初始化到電路的低電平vss(大小是0伏),確保每次操作vdown端輸出的負(fù)電壓保持一致。晶體管3、4和5工作電壓小于vss,因此它們的襯底全部連接vss,以降低晶體管的體效應(yīng),減小PMOS晶體管的閾值電壓絕對值。
操作時(shí),電路根據(jù)bs時(shí)鐘信號的高低變化,在vdown端輸出負(fù)電壓vnb或低電平vss。當(dāng)bs信號為高電平(大小為vdd)時(shí),vdown端輸出負(fù)電壓vnb;當(dāng)bs信號為低電平vss時(shí),vdown端輸出低電平vss。即vdown端的輸出信號根據(jù)bs信號的變化在vss和vnb之間轉(zhuǎn)換。P0_g端的電壓控制晶體管5的導(dǎo)通或截止,Pcap_g端的電壓控制晶體管3和4的導(dǎo)通或截止,N2g端的電壓控制晶體管10的導(dǎo)通或截止。
電路接通電源vdd后,bs信號初始狀態(tài)為低電平vss,晶體管6和7的輸出為高電平vdd,反相器13的輸出I13-y為低電平vss,反相器11的輸出為低電平vss,N2_g端的電壓為高電平vdd。對于P0_g端和Pcap_g端的電壓,由于兩個(gè)節(jié)點(diǎn)沒有對地和電源的直接通路,因此將保持其原始狀態(tài),即為低電平vss。P0_g端和Pcap_g端同時(shí)為低電平的狀態(tài),只出現(xiàn)在電路接通電源與bs信號第一個(gè)上升沿之間的這端時(shí)間內(nèi),或者電路停止工作的情況下。P0_g端和Pcap_g端的低電平使晶體管3、4和5處于截止?fàn)顟B(tài),而N2_g端的高電平使N2晶體管10處于導(dǎo)通狀態(tài),因此vdown端輸出電壓為低電平vss。
當(dāng)bs信號變成高電平vdd后,晶體管6和7的輸出變成低電平,根據(jù)耦合電容存儲(chǔ)的電荷量不能發(fā)生瞬變的原理,耦合電容2兩端的電荷量將保持vdd*C2,C2是晶體管2的有效電容。因此Pcap_g端的電壓由vss變成如下值vdd2=-C2*vdd/(C2+C3+C4+Cd5)=λ*vdd(-1<λ<-0.5)C3、C4和Cd5分別是晶體管3的有效電容、晶體管4的有效電容和晶體管5的漏極寄生電容。Pcap_g端的電壓vdd2會(huì)使晶體管3和4導(dǎo)通,且是充分的導(dǎo)通。晶體管3的導(dǎo)通使P0_g端與vss相連,因此P0_g端的電壓仍保持低電平vss,即晶體管5仍處于截止?fàn)顟B(tài)。晶體管5的截止使Pcap_g的電壓vdd2保持不變,vdd2充分導(dǎo)通晶體管4,使vdown的輸出變成負(fù)電壓vnb,而且使vdown和vnb之間的等效電阻降到最小,降低了晶體管4上的電壓降。
當(dāng)bs信號由高電平變成低電平后,反相器13的輸出變成低電平。同樣,根據(jù)耦合電容的原理,P0_g端的電壓由vss變成如下值vdd1=-C1*vdd/(C1+C5+Cd3)=γ*vdd(-1<γ<-0.5)C1、C5和Cd3分別是晶體管1的有效電容、晶體管5的有效電容和晶體管3的漏極寄生電容。P0_g端的電壓vdd1會(huì)使晶體管5充分導(dǎo)通,晶體管5的導(dǎo)通,使Pcap_g與vss相連,因此Pcap_g端的電壓由vdd2變成低電平vss。Pcap_g端的低電平使晶體管3和4截止,因此P0_g端的電壓vdd1保持不變,vdown端輸出變成低電平vss。
電路操作過程中,P0_g端和Pcap_g端交替出現(xiàn)低電平vss,即晶體管3和5隨bs時(shí)鐘信號的交替導(dǎo)通,使P0_g和Pcap_g端的電壓被交替充分初始化到電路的低電平vss,由此可以有效地防止外部的干擾,保證每次操作時(shí)vdd1和vdd2電壓的一致性。vdd2電壓的穩(wěn)定,保證每次操作時(shí)晶體管4的等效電阻不變,從而保證vdown輸出負(fù)電壓的一致性以及存儲(chǔ)器字線工作的一致性。
對于N0_s端的連接,如果直接連接vss,在bs信號為高電平期間,N2_g端的電壓為低電平vss,由于vdown端此時(shí)電平為負(fù)電壓,因此晶體管10會(huì)形成弱導(dǎo)通,造成漏電。通常,深亞微米工藝中的NMOS晶體管的閾值電壓低于二極管的導(dǎo)通電壓,將晶體管9的源極接到vdown,可使晶體管10的柵極控制電壓在bs信號為高電平期間處于負(fù)電壓vnb,使晶體管10充分截止,從而消除漏電通路。在bs信號為低電平期間,N2_g端的電壓保持高電平,即晶體管10處于導(dǎo)通狀態(tài),使vdown和vss相連接,vdown端的輸出電壓保持低電平vss。在bs信號為高電平期間,N2_g端的電壓保持負(fù)電壓vnb,即晶體管10處于截止?fàn)顟B(tài),使vdown端的輸出電壓保持負(fù)電壓vnb。
綜上所述,如圖2所示,隨著控制信號bs的高低變化,vdown端的電壓在負(fù)電壓vnb和低電平vss之間變換P0_g端的電壓在低電平vss和負(fù)電壓vdd1之間變換;Pcap_g端的電壓在負(fù)電壓vdd2和低電平vss之間變換。操作過程中,交叉耦合回路將P0_g和Pcap_g端的初始電壓交替充分初始化到低電平vss,保證了vdown輸出負(fù)電壓的一致性,從而保證字線驅(qū)動(dòng)電路輸出信號的一致性;晶體管10柵極關(guān)斷電壓的降低,有效的消除了漏電通路,降低了功耗。根據(jù)本發(fā)明,負(fù)電壓得到有效傳輸?shù)耐瑫r(shí)降低了功耗,因?yàn)樵谪?fù)電壓工作期間的漏電電流可保持在幾十uA的可控范圍內(nèi),與存儲(chǔ)器的工作電流幾十mA相比,可以忽略不計(jì)。
以上實(shí)例僅用于說明,而不是用來限定本發(fā)明,本領(lǐng)域普通技術(shù)人員可以根據(jù)本發(fā)明的精神對上述實(shí)例作出各種修改,因此按照本發(fā)明上述原理所作的各種修改,均應(yīng)當(dāng)落入本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種負(fù)電壓有效傳輸電路,包括一個(gè)交替輸出高電平時(shí)鐘信號和低電平時(shí)鐘信號的時(shí)鐘電路;一個(gè)輸出低電壓的低電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從高電平變成低電平時(shí),觸發(fā)該低電壓輸出通道導(dǎo)通,由此輸出低電壓;一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,其輸出連接所述零電壓輸出通道的輸出以作為整個(gè)電路的輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從低電平變成高電平時(shí),利用充當(dāng)耦合電容的晶體管所存儲(chǔ)的電荷觸發(fā)該負(fù)電壓輸出通道的傳輸門導(dǎo)通,由此輸出負(fù)電壓。
2.根據(jù)權(quán)利要求1所述的負(fù)電壓有效傳輸電路,其中所述負(fù)電壓輸出通道包括第一反相器,其輸入連接時(shí)鐘電路的輸出;充當(dāng)?shù)谝获詈想娙莸牡谝痪w管,其有效電容第一端連接時(shí)鐘電路的輸出;充當(dāng)?shù)诙詈想娙莸牡诙w管,其有效電容第一端連接第一反相器的輸出;充當(dāng)?shù)谝粋鬏旈T的第三晶體管,其柵極連接第二晶體管的有效電容第二端,其漏極連接所述第一晶體管的有效電容第二端;充當(dāng)?shù)诙鬏旈T的第四晶體管,其柵極連接第一晶體管的有效電容第二端,其漏極連接第二晶體管的有效電容第二端;充當(dāng)?shù)谌齻鬏旈T的第五晶體管,其柵極連接第二晶體管的有效電容第二端,其源極連接負(fù)電壓,其漏極作為整個(gè)電路的輸出。
3.根據(jù)權(quán)利要求1所述的負(fù)電壓有效傳輸電路,其中所述低電壓通道包括第二反相器,其輸入連接時(shí)鐘電路的輸出;充當(dāng)?shù)谒膫鬏旈T的第六晶體管,其柵極連接第二反相器的輸出,其漏極連接所述第五晶體管的漏極。
4.根據(jù)權(quán)利要求3所述的負(fù)電壓有效傳輸電路,其中所述第二反相器由PMOS晶體管和NMOS晶體管互補(bǔ)連接構(gòu)成的反相器,其中的NMOS晶體管的源極連接所述第六晶體管的漏極。
5.根據(jù)權(quán)利要求2所述的負(fù)電壓有效傳輸電路,其中,所述第一晶體管的有效電容第一端是源極和漏極連接形成的端子,所述第一晶體管的有效電容第二端是柵極形成的端子;所述第二晶體管的有效電容第一端是源極和漏極連接形成的端子,所述第二晶體管的有效電容第二端是柵極形成的端子。
6.根據(jù)上述權(quán)利要求任一項(xiàng)所述的負(fù)電壓有效傳輸電路,其中所述晶體管是場效應(yīng)晶體管。
7.根據(jù)權(quán)利要求1-3任一項(xiàng)所述的負(fù)電壓有效傳輸電路,其中所述時(shí)鐘電路是連接時(shí)鐘信號的延遲緩沖器。
8.根據(jù)上述權(quán)利要求任一項(xiàng)所述的負(fù)電壓有效傳輸電路,其中所述低電壓是零電壓。
9.根據(jù)上述權(quán)利要求任一項(xiàng)所述的負(fù)電壓有效傳輸電路,其中所述充當(dāng)?shù)谝?、第二和第三傳輸門的晶體管是PMOS晶體管,其襯底全部接低電壓。
10.根據(jù)上述權(quán)利要求任一項(xiàng)所述的負(fù)電壓有效傳輸電路,其中所述充當(dāng)?shù)谝获詈想娙莺偷诙詈想娙莸木w管為PMOS晶體管。
11.一種負(fù)電壓有效傳輸電路,包括一個(gè)交替輸出高電平時(shí)鐘信號和低電平時(shí)鐘信號的時(shí)鐘電路;一個(gè)輸出低電壓的低電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從低電平變成高電平時(shí),觸發(fā)該低電壓輸出通道導(dǎo)通,輸出低電壓;一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,其輸出連接所述零電壓輸出通道的輸出以作為整個(gè)電路的輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從高電平變成低電平時(shí),利用充當(dāng)耦合電容的晶體管所存儲(chǔ)的電荷觸發(fā)該負(fù)電壓輸出通道的傳輸門導(dǎo)通,由此輸出負(fù)電壓。
12.一種負(fù)電壓有效傳輸電路,包括一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道,根據(jù)所輸入的時(shí)鐘信號的高電平或低電平導(dǎo)通,輸出所接入的負(fù)電壓,其中所述負(fù)電壓輸出通道包括第一反相器,其輸入連接時(shí)鐘電路的輸出;充當(dāng)?shù)谝获詈想娙莸牡谝痪w管,其有效電容第一端連接時(shí)鐘電路的輸出;充當(dāng)?shù)诙詈想娙莸牡诙w管,其有效電容第一端連接第一反相器的輸出;充當(dāng)?shù)谝粋鬏旈T的第三晶體管,其柵極連接第二晶體管的有效電容第二端,其漏極連接所述第一晶體管的有效電容第二端;充當(dāng)?shù)诙鬏旈T的第四晶體管,其柵極連接第一晶體管的有效電容第二端,其漏極連接第二晶體管的有效電容第二端;充當(dāng)?shù)谌齻鬏旈T的第五晶體管,其柵極連接第二晶體管的有效電容第二端,其源極連接負(fù)電壓,其漏極作為整個(gè)電路的輸出。
全文摘要
本發(fā)明公開了一種標(biāo)準(zhǔn)邏輯工藝上的負(fù)電壓有效傳輸電路,包括一個(gè)交替輸出高電平和低電平時(shí)鐘信號的時(shí)鐘電路;一個(gè)輸出低電壓的低電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從高電平變成低電平時(shí),觸發(fā)該低電壓輸出通道導(dǎo)通,由此輸出低電壓;一個(gè)輸出負(fù)電壓的負(fù)電壓輸出通道,其輸入連接所述時(shí)鐘電路輸出,其輸出連接所述零電壓輸出通道的輸出以作為整個(gè)電路的輸出,當(dāng)所述時(shí)鐘電路輸出的時(shí)鐘信號從低電平變成高電平時(shí),利用充當(dāng)耦合電容的晶體管所存儲(chǔ)的電荷觸發(fā)該負(fù)電壓輸出通道的傳輸門導(dǎo)通,由此輸出負(fù)電壓。本發(fā)明為傳輸門控制電壓提供了確定的初始狀態(tài),有效地控制了負(fù)電壓的傳輸,保證了負(fù)電壓傳輸?shù)囊恢滦浴?br> 文檔編號H03K19/096GK1794586SQ200510132160
公開日2006年6月28日 申請日期2005年12月20日 優(yōu)先權(quán)日2005年12月20日
發(fā)明者朱一明 申請人:北京芯技佳易微電子科技有限公司
網(wǎng)友詢問留言 已有0條留言
  • 還沒有人留言評論。精彩留言會(huì)獲得點(diǎn)贊!
1
常宁市| 长治市| 三原县| 岑巩县| 米林县| 化德县| 出国| 秦安县| 宽甸| 邹平县| 邛崃市| 江城| 陵川县| 大庆市| 宁国市| 砀山县| 松阳县| 海淀区| 龙海市| 明光市| 叙永县| 安吉县| 耿马| 揭阳市| 宿迁市| 拉孜县| 休宁县| 平舆县| 双江| 庆安县| 乌审旗| 宝山区| 当涂县| 曲麻莱县| 宁海县| 芜湖县| 新兴县| 晋宁县| 玉溪市| 盐池县| 花莲县|