本申請要求在2014年12月23日向韓國知識產(chǎn)權(quán)局提交的韓國專利申請No.10-2014-0187490的優(yōu)先權(quán)，其整體中容通過引用合并于此。

技術(shù)領(lǐng)域

本發(fā)明的具體實施例關(guān)于半導(dǎo)體器件及包括該半導(dǎo)體器件的半導(dǎo)體系統(tǒng)。

背景技術(shù)：

在包括控制器和半導(dǎo)體器件的半導(dǎo)體系統(tǒng)中，通過在控制器與半導(dǎo)體器件之間傳輸數(shù)據(jù)，可以執(zhí)行讀取操作或?qū)懭氩僮鳌Ｔ谧x取操作期間，半導(dǎo)體器件中儲存的數(shù)據(jù)可以傳輸至控制器。在寫入操作期間，從控制器輸出的數(shù)據(jù)可以傳輸至半導(dǎo)體器件，并且可以儲存在半導(dǎo)體器件的儲存單元中。數(shù)據(jù)屏蔽操作可以用來將從控制器輸出的數(shù)據(jù)位之中僅僅所要的位儲存到半導(dǎo)體器件的儲存單元之中。換言之，如果已經(jīng)執(zhí)行數(shù)據(jù)屏蔽操作，則半導(dǎo)體系統(tǒng)可以只儲存從半導(dǎo)體器件中的控制器輸出的數(shù)據(jù)之中所要的位。為了在半導(dǎo)體系統(tǒng)中執(zhí)行數(shù)據(jù)屏蔽操作，包括要屏蔽數(shù)據(jù)的信息的數(shù)據(jù)屏蔽信號應(yīng)與來自控制器的數(shù)據(jù)一起傳輸至半導(dǎo)體器件。

另一方面，如果當(dāng)數(shù)據(jù)已經(jīng)在半導(dǎo)體系統(tǒng)中傳輸時相位被改變的數(shù)據(jù)位的數(shù)量增加，則會更頻繁發(fā)生同時切換噪聲(SSN，simultaneous switching noise)現(xiàn)象以及符號間干擾(ISI，inter-symbol interface)現(xiàn)象。近來，已經(jīng)使用數(shù)據(jù)總線倒置(DBI，data bus inversion)法來抑制SSN現(xiàn)象以及ISI現(xiàn)象。如果從控制器輸出的數(shù)據(jù)已經(jīng)使用DBI法傳輸至半導(dǎo)體，則該數(shù)據(jù)必須與包括有關(guān)該數(shù)據(jù)是否倒置的信息的DBI信號一起被傳輸。

技術(shù)實現(xiàn)要素：

根據(jù)一個具體實施例，半導(dǎo)體系統(tǒng)包括控制器以及半導(dǎo)體器件?？刂破鳟a(chǎn)生命令信號、合成控制信號以及數(shù)據(jù)信號。半導(dǎo)體器件根據(jù)所述命令信號來產(chǎn)生第一模式信號和第二模式信號。半導(dǎo)體器件包括寫入控制電路，適用于接收合成控制信號以及所述數(shù)據(jù)信號，在根據(jù)第一模式信號和第二模式信號執(zhí)行寫入操作或屏蔽寫入操作時，確定執(zhí)行/不執(zhí)行數(shù)據(jù)屏蔽操作和數(shù)據(jù)總線倒置(DBI)操作。

根據(jù)一個具體實施例，半導(dǎo)體器件包括命令解碼器、模式信號發(fā)生器以及寫入控制電路。命令解碼器將命令信號解碼，來產(chǎn)生用于寫入操作的寫入命令信號、用于屏蔽寫入操作的屏蔽寫入命令信號、以及模式寄存器寫入命令信號。模式信號發(fā)生器接收模式 寄存器寫入命令信號，以從所述命令信號產(chǎn)生第一模式信號和第二模式信號。此外，模式信號發(fā)生器儲存第一模式信號和第二模式信號，并且輸出第一模式信號和第二模式信號。寫入控制電路接收合成控制信號以及數(shù)據(jù)信號，在根據(jù)第一模式信號和第二模式信號執(zhí)行寫入操作或屏蔽寫入操作時，確定執(zhí)行/不執(zhí)行數(shù)據(jù)屏蔽操作和數(shù)據(jù)總線倒置(DBI)操作。

在本發(fā)明的一個具體實施例中，半導(dǎo)體系統(tǒng)包括控制器以及半導(dǎo)體器件?？刂破髋渲贸蓚鬏斆钚盘?、地址信號、數(shù)據(jù)信號以及合成控制信號。半導(dǎo)體器件配置成接收所述命令信號、所述地址信號、所述數(shù)據(jù)信號以及合成控制信號，并且配置成產(chǎn)生第一模式信號和第二模式信號。半導(dǎo)體器件包括配置成接收合成控制信號以及所述數(shù)據(jù)信號的寫入控制電路，來執(zhí)行數(shù)據(jù)屏蔽操作或數(shù)據(jù)總線倒置(DBI)操作、或者數(shù)據(jù)屏蔽操作和DBI操作兩者。

附圖說明

圖1為例示根據(jù)一個具體實施例的半導(dǎo)體系統(tǒng)的框圖；

圖2為例示包括于圖1中的該半導(dǎo)體系統(tǒng)之中的命令解碼器的框圖；

圖3為例示包括于圖1中的該半導(dǎo)體系統(tǒng)之中的接收器控制器的邏輯電路圖；

圖4為例示包括于圖1中的該半導(dǎo)體系統(tǒng)之中的寫入控制電路的框圖；

圖5為例示包括于圖4中的該寫入控制電路之中的相位比較器的框圖；

圖6為例示包括于圖5中的該相位比較器之中的比較信號發(fā)生器的邏輯電路圖；

圖7為例示包括于圖4中的該寫入控制電路之中的選擇器的邏輯電路圖；

圖8為例示包括于圖4中的該寫入控制電路之中的第一輸出單元的邏輯電路圖；

圖9為例示包括于圖4中的該寫入控制電路之中的反相選擇器的邏輯電路圖；

圖10為例示包括于圖4中的該寫入控制電路之中的第二輸出單元的框圖；

圖11為例示包括于圖10中的該第二輸出單元之中的輸出序列控制器的操作的表格；

圖12為例示圖1中所示半導(dǎo)體系統(tǒng)的操作的表格；以及

圖13為例示根據(jù)一個具體實施例的半導(dǎo)體系統(tǒng)的框圖。

具體實施方式

此后，將參照附圖來詳細(xì)說明本發(fā)明的各種具體實施例。不過，所說明的具體實施例僅用于例示，并不用于限制本發(fā)明的范圍。

請參閱圖1，根據(jù)一個具體實施例的半導(dǎo)體系統(tǒng)包括控制器11以及半導(dǎo)體器件12。半導(dǎo)體器件12可以包括模式信號發(fā)生器121、命令解碼器122、接收器控制器123、驅(qū)動控制器124、選擇控制器125、焊盤127、數(shù)據(jù)焊盤128以及寫入控制電路129。

控制器11可以將命令/地址信號CA<1:N>、合成控制信號DMI以及數(shù)據(jù)信號DQ<1:M>施加至半導(dǎo)體器件12。所述命令/地址信號CA<1:N>可以包括命令信號以及地址信號。在所述命令/地址信號CA<1:N>中，所述命令信號之一與所述地址信號的對應(yīng)者可以同步于外部時鐘信號而通過相同的傳輸線傳輸。合成控制信號DMI可以包括關(guān)于數(shù)據(jù)屏蔽操作以及DBI操作的信息。所述數(shù)據(jù)信號DQ<1:M>可以包括M個位。雖然圖1例示所述數(shù)據(jù)信號DQ<1:M>通過單一線傳輸?shù)姆独?，不過所述數(shù)據(jù)信號DQ<1:M>中含的M個位實際上可以分別通過M條線并行傳輸。如果已經(jīng)執(zhí)行突發(fā)(burst)操作，則多組數(shù)據(jù)信號DQ<1:M>可以依序輸入半導(dǎo)體器件12。此后，將用DQ1<1:M>、DQ2<1:M>、…和DQN<1:M>表示在突發(fā)操作期間依序輸入的所述多組數(shù)據(jù)信號DQ<1:M>。再者，將參閱下面描述的圖13延伸出對控制器11的詳細(xì)說明。

模式信號發(fā)生器121可以接收模式寄存器寫入命令信號MRW，以由所述命令信號CA<1:N>產(chǎn)生第一模式信號M_DM以及第二模式信號M_WDBI。模式信號發(fā)生器121可以包括多個儲存媒介，例如寄存器，以在其中儲存第一模式信號M_DM以及第二模式信號M_WDBI。模式信號發(fā)生器121可以輸出第一模式信號M_DM以及第二模式信號M_WDBI。第一模式信號M_DM可以被使能來執(zhí)行數(shù)據(jù)屏蔽操作。進一步，第二模式信號M_WDBI可以被使能來執(zhí)行DBI操作。

命令解碼器122可以將所述命令/地址信號CA<1:N>中含的命令信號解碼，來產(chǎn)生寫入命令信號WT、屏蔽寫入命令信號MWT以及模式寄存器寫入命令信號MRW。寫入命令信號WT可以產(chǎn)生來執(zhí)行寫入操作。進一步，屏蔽寫入命令信號MWT可以產(chǎn)生來執(zhí)行屏蔽寫入操作。模式寄存器寫入命令信號MRW可以產(chǎn)生來執(zhí)行如下操作：模式信號發(fā)生器121從所述命令/地址信號CA<1:N>提取第一模式信號和第二模式信號M_DM和M_WDBI，并將第一模式信號和第二模式信號M_DM和M_WDBI儲存于其中。如果第一模式信號M_DM被禁止，則命令解碼器122可以終止產(chǎn)生屏蔽寫入命令信號MWT。這可能是因為如果不執(zhí)行屏蔽寫入操作的話，就不需要產(chǎn)生屏蔽寫入命令信號MWT。

接收器控制器123可以根據(jù)寫入命令信號WT、屏蔽寫入命令信號MWT、第一模式信號M_DM以及第二模式信號M_WDBI來產(chǎn)生接收器控制信號RX_EN。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI被禁止，則接收器控制器123可以產(chǎn)生被禁止的接收器控制信號RX_EN。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI中至少之一被使能，則接收器控制器123可以產(chǎn)生被使能的接收器控制信號RX_EN。被使能或被禁止的接收器控制信號RX_EN的邏輯電平可以根據(jù)許多具體實施例而有不同設(shè)定。

驅(qū)動控制器124可以根據(jù)寫入命令信號WT、屏蔽寫入命令信號MWT以及第一模式信號M_DM來產(chǎn)生驅(qū)動控制信號DRV_CON。如果寫入操作被執(zhí)行而第一模式信號M_DM被使能，則驅(qū)動控制器124可以產(chǎn)生被使能的驅(qū)動控制信號DRV_CON。在執(zhí)行寫入操作而無數(shù)據(jù)屏蔽操作的同時并且當(dāng)?shù)诙Ｊ叫盘朚_WDBI被禁止時，驅(qū)動控制器124可以產(chǎn)生被使能的驅(qū)動控制信號DRV_CON，來終止產(chǎn)生內(nèi)部數(shù)據(jù)屏蔽信號WDMI。被使能的驅(qū)動控制信號DRV_CON的邏輯電平可以根據(jù)許多具體實施例而有不同設(shè)定。

選擇控制器125可以根據(jù)寫入命令信號WT、屏蔽寫入命令信號MWT、第一模式信號M_DM以及第二模式信號M_WDBI來產(chǎn)生選擇控制信號S_CON。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI被使能，則選擇控制器125可以產(chǎn)生被使能以根據(jù)依序輸入半導(dǎo)體器件12的所述數(shù)據(jù)信號DQ<1:M>的相位變化來選擇性執(zhí)行數(shù)據(jù)屏蔽操作或DBI操作的選擇控制信號S_CON。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI中至少之一被禁止，則選擇控制器125可以產(chǎn)生被禁止以根據(jù)合成控制信號DMI來選擇性執(zhí)行數(shù)據(jù)屏蔽操作或DBI操作的選擇控制信號S_CON。選擇控制信號S_CON被使能或被禁止的邏輯電平可以根據(jù)許多具體實施例而有不同設(shè)定。

寫入控制電路129通過焊盤127接收合成控制信號DMI。寫入控制電路120也可以通過數(shù)據(jù)焊盤128接收所述數(shù)據(jù)信號DQ<1:M>。數(shù)據(jù)焊盤128可以包括與所述數(shù)據(jù)信號DQ<1:M>的位相同數(shù)量的焊盤。寫入控制電路129可以根據(jù)接收器控制信號RX_EN、驅(qū)動控制信號DRV_CON和選擇控制信號S_CON來接收合成控制信號DMI和所述數(shù)據(jù)信號DQ<1:M>，以執(zhí)行數(shù)據(jù)屏蔽操作及/或DBI操作。再者，當(dāng)寫入操作或屏蔽寫入操作分別響應(yīng)于第一模式信號和第二模式信號M_DM和M_WDBI而被執(zhí)行時，寫入控制電路129可以確定執(zhí)行或不執(zhí)行數(shù)據(jù)屏蔽操作以及DBI操作。如果第一模式信號M_DM、第二模式信號M_WDBI和合成控制信號DMI被使能，則控制電路129可以根據(jù)從控制器11依序輸出的所述數(shù)據(jù)信號的相位變化來選擇性執(zhí)行數(shù)據(jù)屏蔽操作或DBI操作。底 下將參考圖4至圖12來描述寫入控制電路129的詳細(xì)配置以及詳細(xì)操作。

請參閱圖2，命令解碼器122可以包括內(nèi)部命令發(fā)生器21和命令輸出單元22。內(nèi)部命令發(fā)生器21可以將所述命令地址信號CA<1:N>中含的所述命令信號解碼，來產(chǎn)生內(nèi)部命令信號ICMD。內(nèi)部命令信號ICMD可以從所述命令/地址信號CA<1:N>提取出來，以執(zhí)行屏蔽寫入操作。命令輸出單元22可以包括NAND門NAND21，其運用內(nèi)部命令信號ICMD和第一模式信號M_DM作為輸入信號。進一步，命令輸出單元22可以包括反相器IV21，其運用NAND門NAND21的輸出信號作為輸入信號。命令輸出單元22可以根據(jù)第一模式信號M_DM而從內(nèi)部命令信號ICMD產(chǎn)生屏蔽寫入命令信號MWT。更明確地，如果第一模式信號M_DM被使能成具有邏輯“高”電平，則命令解碼器122可以產(chǎn)生被使能成具有邏輯“高”電平來執(zhí)行數(shù)據(jù)屏蔽操作的屏蔽寫入命令信號MWT。相反，如果第一模式信號M_DM被禁止成具有邏輯“低”電平，則命令解碼器122可以產(chǎn)生被禁止成具有邏輯“低”電平來終止數(shù)據(jù)屏蔽操作的屏蔽寫入命令信號MWT。圖2的命令解碼器122只例示了產(chǎn)生屏蔽寫入命令信號MWT的部分。使用一般電路就可以實現(xiàn)產(chǎn)生所有寫入命令信號WT、屏蔽寫入命令信號MWT以及模式寄存器寫入命令信號MRW的命令解碼器122。

請參閱圖3，接收器控制器123可以包括第一內(nèi)部信號發(fā)生器31、第二內(nèi)部信號發(fā)生器32以及內(nèi)部信號合成器33。第一內(nèi)部信號發(fā)生器31可以使用NOR門NOR31來實現(xiàn)。第一內(nèi)部信號發(fā)生器31可以執(zhí)行第一模式信號M_DM和第二模式信號M_WDBI的NOR操作，來產(chǎn)生第一內(nèi)部信號INT1。如果第一模式信號和第二模式信號M_DM和M_WDBI都被禁止來具有邏輯“低”電平，則第一內(nèi)部信號INT1可以產(chǎn)生成具有邏輯“高”電平。如果第一模式信號和第二模式信號M_DM和M_WDBI中至少之一被使能來具有邏輯“高”電平，則第一內(nèi)部信號INT1可以產(chǎn)生成具有邏輯“低”電平。第二內(nèi)部信號發(fā)生器32可以使用NOR門NOR32來實現(xiàn)。第二內(nèi)部信號發(fā)生器32可以執(zhí)行寫入命令信號WT和屏蔽寫入命令信號MWT的NOR操作，來產(chǎn)生第二內(nèi)部信號INT2。如果寫入命令信號WT和屏蔽寫入命令信號MWT中至少之一具有邏輯“高”電平，則第二內(nèi)部信號INT2可以產(chǎn)生成具有邏輯“低”電平。內(nèi)部信號合成器33可以使用NOR門NOR33來實現(xiàn)。內(nèi)部信號合成器33可以執(zhí)行第一和第二內(nèi)部信號INT1和INT2的NOR操作，來產(chǎn)生接收器控制信號RX_EN。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI都被禁止成具有邏輯“低”電平，則接收器控制器123可以產(chǎn)生被禁止成具有邏輯“低”電平的接收器控制信號RX_EN。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI中至少之一被使能成具有邏輯“高”電平，則接收器控制器123可以產(chǎn)生被使能成具有邏輯“高”電平的接收器控制信號RX_EN。

請參閱圖4，寫入控制電路129可以包括第一信號輸入單元41、第二信號輸入單元42、相位比較器43、選擇器44、第一輸出單元45、反相選擇器46以及第二輸出單元47。

第一信號輸入單元41可以根據(jù)接收器控制信號RX_EN接收合成控制信號DMI，來產(chǎn)生內(nèi)部合成控制信號INT_DMI。如果被使能成具有邏輯“高”電平的接收器控制信號RX_EN被輸入第一信號輸入單元41，則第一信號輸入單元41可以從合成控制信號DMI產(chǎn)生內(nèi)部合成控制信號INT_DMI。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI中至少之一被使能，則接收器控制信號RX_EN可以被產(chǎn)生并被使能成具有邏輯“高”電平。如果被禁止成具有邏輯“低”電平的接收器控制信號RX_EN輸入至第一信號輸入單元41，則合成控制信號DMI不會輸入至第一信號輸入單元41。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI都被禁止，則接收器控制信號RX_EN可以禁止成具有邏輯“低”電平。第一信號輸入單元41可以實現(xiàn)成包括用于緩沖輸入信號的緩沖器、以及用于同步于半導(dǎo)體器件12中產(chǎn)生的時鐘信號而依序校準(zhǔn)所述輸入信號的校準(zhǔn)電路。

第二信號輸入單元42可以接收所述數(shù)據(jù)信號DQ<1:M>，來產(chǎn)生內(nèi)部數(shù)據(jù)信號D_IN<1:M>。第二信號輸入單元42可以根據(jù)由突發(fā)操作依序輸入至其的所述數(shù)據(jù)信號DQ1<1:M>、DQ2<1:M>、…和DQN<1:M>來產(chǎn)生所述內(nèi)部數(shù)據(jù)信號D_IN1<1:M>、D_IN2<1:M>、…和D_INN<1:M>。第二信號輸入單元42可以配置成包括用于緩沖輸入信號的緩沖器、以及用于同步于半導(dǎo)體器件12中產(chǎn)生的時鐘信號而依序校準(zhǔn)所述輸入信號的校準(zhǔn)電路。

相位比較器43可以根據(jù)依序輸入的所述內(nèi)部數(shù)據(jù)D_IN<1:M>的相位變化來產(chǎn)生相位比較信號PD_COM。更明確地，如果由突發(fā)操作依序輸入的所述內(nèi)部數(shù)據(jù)信號D_IN1<1:M>、D_IN2<1:M>、…和D_INN<1:M>的所述相位變化與預(yù)定情況一致，則相位比較器43可以產(chǎn)生被使能成具有邏輯“高”電平的相位比較信號PD_COM。例如：相位比較器43可以設(shè)計成：如果被輸入至相位比較器43的第一內(nèi)部數(shù)據(jù)信號D_IN1<1:8>中的四個低階位D_IN1<1:4>的邏輯電平組合與被輸入至相位比較器43的第二內(nèi)部數(shù)據(jù)信號D_IN2<1:8>中的四個低階位D_IN2<1:4>的邏輯電平組合一致(即是D_IN1<1:4>＝D_IN2<1:4>)、并且所述第一內(nèi)部數(shù)據(jù)信號D_IN1<1:8>中的四個高階位D_IN1<5:8>的邏輯電平組合不同于所述第二內(nèi)部數(shù)據(jù)信號D_IN2<1:8>中的四個高階位D_IN2<5:8>的邏輯電平組合不一致(即是D_IN1<5:8>≠D_IN2<5:8>)，則產(chǎn)生被使能成具有邏輯“高”電平的相位比較信號PD_COM。底下將參考圖5和圖6來描述相位比較器43的詳細(xì)配置以及詳細(xì)操作。如果從控制器11輸出的所述數(shù)據(jù)信號的所述相位變化不同于預(yù)定情況，則寫入控制電路可以配置成執(zhí)行DBI操作。

選擇器44可以根據(jù)選擇控制信號S_CON來選擇性輸出相位比較信號PD_COM或內(nèi)部合成控制信號INT_DMI作為選擇信號SEL。如果已經(jīng)輸入被使能成具有邏輯“高”電平的選擇控制信號S_CON，則選擇器44可以輸出相位比較信號PD_COM作為選擇信號SEL。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI都被使能，則選擇控制信號S_CON可以被使能成具有邏輯“高”電平。如果已經(jīng)輸入被禁止成具有邏輯“低”電平的選擇控制信號S_CON，則選擇器44可以輸出內(nèi)部合成控制信號INT_DMI作為選擇信號SEL。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI中至少之一被禁止，則選擇控制信號S_CON可以禁止成具有邏輯“低”電平。底下將參考圖7來描述選擇器44的詳細(xì)配置以及詳細(xì)操作。

第一輸出單元45可以根據(jù)驅(qū)動控制信號DRV_CON接收選擇信號SEL，來產(chǎn)生內(nèi)部數(shù)據(jù)屏蔽信號WDMI。如果被使能成具有邏輯“高”電平的驅(qū)動控制信號DRV_CON被輸入，同時第一模式信號M_DM被使能并且第二模式信號M_WDBI被禁止，則第一輸出單元45不會接收選擇信號SEL，以終止內(nèi)部數(shù)據(jù)屏蔽信號WDMI的產(chǎn)生。如果寫入操作被執(zhí)行而第一模式信號M_DM被使能，則驅(qū)動控制信號DRV_CON可以被使能成具有邏輯“高”電平。如果被禁止成具有邏輯“低”電平的驅(qū)動控制信號DRV_CON被輸入，則第一輸出單元45可以接收選擇信號SEL來產(chǎn)生內(nèi)部數(shù)據(jù)屏蔽信號WDMI。底下將參考圖8來描述第一輸出單元45的詳細(xì)配置以及詳細(xì)操作。

反相選擇器46可以根據(jù)內(nèi)部合成控制信號INT_DMI來確定所述內(nèi)部數(shù)據(jù)信號D_IN<1:M>的反相或不反相，以產(chǎn)生選擇數(shù)據(jù)信號D_SEL<1:M>。如果具有邏輯“高”電平的內(nèi)部合成控制信號INT_DMI被輸入，則反相選擇器46可以將所述內(nèi)部數(shù)據(jù)信號D_IN<1:M>反相來輸出反相的內(nèi)部數(shù)據(jù)信號作為所述選擇數(shù)據(jù)信號D_SEL<1:M>。如果具有邏輯“低”電平的內(nèi)部合成控制信號INT_DMI被輸入，則反相選擇器46可以輸出所述內(nèi)部數(shù)據(jù)信號D_IN<1:M>作為所述選擇數(shù)據(jù)信號D_SEL<1:M>。底下將參考圖9來描述反相選擇器46的詳細(xì)配置以及詳細(xì)操作。

第二輸出單元47可以配置成根據(jù)所述選擇數(shù)據(jù)信號D_SEL<1:M>來驅(qū)動輸入/輸出(I/O)線GIO<1:M>。第二輸出單元47可以包括根據(jù)突發(fā)操作來控制輸出數(shù)據(jù)的輸出順序的電路。底下將參考圖10和圖11來描述第二輸出單元47的詳細(xì)配置以及詳細(xì)操作。

請參閱圖5，相位比較器43可以包括比較鎖存單元51和比較信號發(fā)生器52。比較鎖存單元51可以同步于基本時鐘信號PRE_CLK同步而鎖存內(nèi)部數(shù)據(jù)信號D_IN<1:M>，以產(chǎn)生鎖存的數(shù)據(jù)信號D_LAT<1:M>。比較信號發(fā)生器52可以比較內(nèi)部數(shù)據(jù)信號D_IN<1:M>的相位與鎖存的數(shù)據(jù)信號D_LAT<1:M>的相位，以產(chǎn)生相位比較信號 PD_COM。例如：如果所述第一內(nèi)部數(shù)據(jù)信號D_IN1<1:M>和所述第二內(nèi)部數(shù)據(jù)信號D_IN2<1:M>由突發(fā)操作依序輸入至比較鎖存單元51，則比較鎖存單元51可以鎖存所述第一內(nèi)部數(shù)據(jù)信號D_IN1<1:M>，來產(chǎn)生鎖存的數(shù)據(jù)信號D_LAT<1:M>。進一步，比較信號發(fā)生器52可以比較第二內(nèi)部數(shù)據(jù)信號D_IN2<1:M>的相位與鎖存的數(shù)據(jù)信號D_LAT<1:M>的相位，以產(chǎn)生相位比較信號PD_COM。如果利用突發(fā)操作依序輸入第一和第二內(nèi)部數(shù)據(jù)信號D_IN1<1:M>和D_IN2<1:M>，則相位比較器43可以比較所述第一內(nèi)部數(shù)據(jù)信號D_IN1<1:M>的每一位的相位與所述第二內(nèi)部數(shù)據(jù)信號D_IN2<1:M>的每一位的相位。進一步，如果第一和第二內(nèi)部數(shù)據(jù)信號D_IN1<1:M>和D_IN2<1:M>的相位的比較結(jié)果與預(yù)定情況一致，則相位比較器43可以產(chǎn)生被使能的相位比較信號PD_COM。

請參閱圖6，比較信號發(fā)生器52可以包括比較合成器61和比較輸出單元62。比較合成器61可以包括多個異或門XOR61、XOR62、XOR63、XOR64、XOR65、XOR66、XOR67和XOR68。比較合成器61可以接收所述內(nèi)部數(shù)據(jù)信號D_IN<1:8>以及所述鎖存的數(shù)據(jù)信號D_LAT<1:8>，來執(zhí)行所述內(nèi)部數(shù)據(jù)信號D_IN<1:8>與所述鎖存的數(shù)據(jù)信號D_LAT<1:8>的異OR操作。比較合成器61可以比較所述內(nèi)部數(shù)據(jù)信號D_IN<1:8>的每一位的相位與所述鎖存的數(shù)據(jù)信號D_LAT<1:8>的每一位的相位，以產(chǎn)生第一至第八比較信號COM1～COM8。如果內(nèi)部數(shù)據(jù)信號D_IN<1>的相位與鎖存的數(shù)據(jù)信號D_LAT<1>的相位不同，則第一比較信號COM1可以產(chǎn)生成具有邏輯“高”電平。進一步，如果內(nèi)部數(shù)據(jù)信號D_IN<1>的相位與鎖存的數(shù)據(jù)信號D_LAT<1>的相位一致，則第一比較信號COM1可以產(chǎn)生成具有邏輯“低”電平。如果內(nèi)部數(shù)據(jù)信號D_IN<2>的相位與鎖存的數(shù)據(jù)信號D_LAT<2>的相位不同，則第二比較信號COM2可以產(chǎn)生成具有邏輯“高”電平。此外，如果內(nèi)部數(shù)據(jù)信號D_IN<2>的相位與鎖存的數(shù)據(jù)信號D_LAT<2>的相位一致，則第二比較信號COM2可以產(chǎn)生成具有邏輯“高”電平。如果內(nèi)部數(shù)據(jù)信號D_IN<3>的相位與鎖存的數(shù)據(jù)信號D_LAT<3>的相位不同，則第三比較信號COM3可以產(chǎn)生成具有邏輯“高”電平。再者，如果內(nèi)部數(shù)據(jù)信號D_IN<3>的相位與鎖存的數(shù)據(jù)信號D_LAT<3>的相位一致，則第三比較信號COM3可以產(chǎn)生成具有邏輯“高”電平。如果內(nèi)部數(shù)據(jù)信號D_IN<4>的相位與鎖存的數(shù)據(jù)信號D_LAT<4>的相位不同，則第四比較信號COM4可以產(chǎn)生成具有邏輯“高”電平。進一步，如果內(nèi)部數(shù)據(jù)信號D_IN<4>的相位與鎖存的數(shù)據(jù)信號D_LAT<4>的相位一致，則第四比較信號COM4可以產(chǎn)生成具有邏輯“高”電平。如果內(nèi)部數(shù)據(jù)信號D_IN<5>的相位與鎖存的數(shù)據(jù)信號D_LAT<5>的相位不同，則第五比較信號COM5可以產(chǎn)生成具有邏輯“高”電平。此外，如果內(nèi)部數(shù)據(jù)信號D_IN<5>的相位與鎖存的數(shù)據(jù)信號D_LAT<5>的相位一致，則第五比較信號COM5可以產(chǎn)生成具有邏輯“高”電平。如果內(nèi)部數(shù)據(jù)信號D_IN<6>的相位與鎖存的數(shù)據(jù)信號D_LAT<6>的相位不同，則第六比較信號COM6可以產(chǎn)生成具有邏輯“高”電平。進一步，如果內(nèi)部 數(shù)據(jù)信號D_IN<6>的相位與鎖存的數(shù)據(jù)信號D_LAT<6>的相位一致，則第六比較信號COM6可以產(chǎn)生成具有邏輯“高”電平。如果內(nèi)部數(shù)據(jù)信號D_IN<7>的相位與鎖存的數(shù)據(jù)信號D_LAT<7>的相位不同，則第七比較信號COM7可以產(chǎn)生成具有邏輯“高”電平。此外，如果內(nèi)部數(shù)據(jù)信號D_IN<7>的相位與鎖存的數(shù)據(jù)信號D_LAT<7>的相位一致，則第七比較信號COM7可以產(chǎn)生成具有邏輯“高”電平。如果內(nèi)部數(shù)據(jù)信號D_IN<8>的相位與鎖存的數(shù)據(jù)信號D_LAT<8>的相位不同，則第八比較信號COM8可以產(chǎn)生成具有邏輯“高”電平。進一步，如果內(nèi)部數(shù)據(jù)信號D_IN<8>的相位與鎖存的數(shù)據(jù)信號D_LAT<8>的相位一致，則第八比較信號COM8可以產(chǎn)生成具有邏輯“高”電平。比較輸出單元62可以包括多個NAND門NAND61、NAND62和NAND63、多個NOR門NOR61、NOR62、NOR63和NOR64、反相器IV61以及傳輸門T61。如果所述第一至第八比較信號COM1～COM8與預(yù)定邏輯電平一致，則比較輸出單元62可以產(chǎn)生被使能成具有邏輯“高”電平的相位比較信號PD_COM。更明確地，如果所述第一至第四比較信號COM1～COM4具有邏輯“高”電平并且所述第五至第八比較信號COM5～COM8具有邏輯“低”電平，則比較輸出單元62可以產(chǎn)生被使能成具有邏輯“高”電平的相位比較信號PD_COM。如果所述內(nèi)部數(shù)據(jù)信號D_IN<1:4>的相位分別與所述鎖存的數(shù)據(jù)信號D_LAT<1:4>的相位不同，并且所述內(nèi)部數(shù)據(jù)信號D_IN<5:8>的相位分別與所述鎖存的數(shù)據(jù)信號D_LAT<5:8>的相位一致，則比較輸出單元62可以產(chǎn)生被使能成具有邏輯“高”電平的相位比較信號PD_COM。

請參閱圖7，選擇器44可以包括第一發(fā)送器71、第二發(fā)送器72以及反相單元73。第一發(fā)送器71可以包括反相器IV71和反相器IV72，并且第二發(fā)送器72可以包括反相器IV73和反相器IV74。反相單元73可以包括反相器IV75。如果已經(jīng)輸入被禁止成具有邏輯“低”電平的選擇控制信號S_CON，則選擇器44可以通過第一發(fā)送器71和反相單元73輸出內(nèi)部合成控制信號INT_DMI作為選擇信號SEL。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI中至少之一被禁止，則選擇控制信號S_CON可以禁止成具有邏輯“低”電平。如果已經(jīng)輸入被使能成具有邏輯“高”電平的選擇控制信號S_CON，則選擇器44可以通過第二發(fā)送器72和反相單元73輸出相位比較信號PD_COM作為選擇信號SEL。如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI都被使能，則選擇控制信號S_CON可以被使能成具有邏輯“高”電平。

請參閱圖8，第一輸出單元45可以包括輸入緩沖器81、驅(qū)動信號發(fā)生器82和驅(qū)動器83。輸入緩沖器81可以包括第一輸入發(fā)送器811和第一鎖存單元812。第一輸入發(fā)送器811可以配置成包括反相器IV81和反相器IV82。第一鎖存單元812可以配置成包括NOR門NOR81和反相器IV83。如果已經(jīng)輸入被使能成具有邏輯“高”電平的驅(qū)動控制 信號DRV_CON，則輸入緩沖器81不會接收選擇信號SEL，來終止內(nèi)部選擇信號INT_SEL的產(chǎn)生。如果寫入操作被執(zhí)行而第一模式信號M_DM被使能，則驅(qū)動控制信號DRV_CON可以被使能成具有邏輯“高”電平。如果已經(jīng)輸入被禁止成具有邏輯“低”電平的驅(qū)動控制信號DRV_CON，則輸入緩沖器81可以接收選擇信號SEL，來產(chǎn)生內(nèi)部選擇信號INT_SEL。驅(qū)動信號發(fā)生器82可以包括第二輸入發(fā)送器821、第二鎖存單元822以及驅(qū)動信號輸出單元823。第二輸入發(fā)送器821可以配置成包括反相器IV84和反相器IV85。進一步，第二鎖存單元822可以配置成包括反相器IV86和反相器IV87。驅(qū)動信號輸出單元823可以配置成包括反相器IV88和反相器IV89。驅(qū)動信號發(fā)生器82可以根據(jù)內(nèi)部選擇信號INT_SEL的邏輯電平來產(chǎn)生上拉信號PUB以及下拉信號PD。更明確地，如果內(nèi)部選擇信號INT_SEL具有邏輯“高”電平，則驅(qū)動信號發(fā)生器82可以產(chǎn)生具有邏輯“低”電平的上拉信號PUB以及具有邏輯“低”電平的下拉信號PD。相反，如果內(nèi)部選擇信號INT_SEL具有邏輯“低”電平，則驅(qū)動信號發(fā)生器82可以產(chǎn)生具有邏輯“高”電平的上拉信號PUB以及具有邏輯“高”電平的下拉信號PD。驅(qū)動器83可以配置成包括串聯(lián)電耦接在電源電壓VDD端子與接地電壓VSS端子之間的PMOS晶體管P81以及NMOS晶體管N81。圖8也說明了節(jié)點nd81。驅(qū)動器83可以根據(jù)上拉信號PUB以及下拉信號PD來產(chǎn)生內(nèi)部數(shù)據(jù)屏蔽信號WDMI。更明確地，如果被輸入具有邏輯“低”電平的上拉信號PUB以及具有邏輯“低”電平的下拉信號PD，則驅(qū)動器83可以將內(nèi)部數(shù)據(jù)屏蔽信號WDMI驅(qū)動成具有邏輯“高”電平。相反，如果被輸入具有邏輯“高”電平的上拉信號PUB以及具有邏輯“高”電平的下拉信號PD，則驅(qū)動器83可以將內(nèi)部數(shù)據(jù)屏蔽信號WDMI驅(qū)動成具有邏輯“低”電平。

請參閱圖9，反相選擇器46可以包括多個反相器IV91、IV92和IV93以及傳輸門T91。如果已經(jīng)輸入具有邏輯“高”電平的內(nèi)部合成控制信號INT_DMI，則反相選擇器46可以通過傳輸門T91將所述內(nèi)部數(shù)據(jù)信號D_IN<1:M>傳輸至節(jié)點ND91。進一步，反相選擇器46可以反相緩沖節(jié)點ND91的信號，來輸出已反相緩沖的信號作為所述選擇數(shù)據(jù)信號D_SEL<1:M>。如果已經(jīng)輸入具有邏輯“低”電平的內(nèi)部合成控制信號INT_DMI，則反相選擇器46可以反相緩沖所述內(nèi)部數(shù)據(jù)信號D_IN<1:M>，以通過反相器IV92將所述內(nèi)部數(shù)據(jù)信號D_IN<1:M>的已反相緩沖的信號傳輸至節(jié)點ND91。再者，反相選擇器46可以反相緩沖節(jié)點ND91的信號，來輸出節(jié)點ND91的信號的已反相緩沖的信號作為所述選擇數(shù)據(jù)信號D_SEL<1:M>。

請參閱圖10，第二輸出單元47可以包括輸出控制信號發(fā)生器1001、輸出序列控制器1002以及數(shù)據(jù)驅(qū)動器1003。輸出控制信號發(fā)生器1001可以包括接收器1011、校準(zhǔn)器1012、鎖存單元1013以及合成器1014。校準(zhǔn)器1012可以通過接收器1011接收所述命令/地址信號CA<1:N>，來同步于內(nèi)部時鐘信號ICLK而產(chǎn)生校準(zhǔn)命令/地址信號CA5r。 鎖存單元1013可以同步于內(nèi)部時鐘信號ICLK鎖存校準(zhǔn)命令/地址信號CA5r，以產(chǎn)生鎖存信號LAT<1:K>。合成器1014可以同步于寫入延遲信號WL<1:K>而接收所述鎖存信號LAT<1:K>，以產(chǎn)生輸出控制信號SOSEBWT。所述寫入延遲信號WL<1:K>可以包括由模式寄存器設(shè)定操作所設(shè)定的關(guān)于寫入延遲的信息。輸出控制信號SOSEBWT可以包括關(guān)于序列的信息，利用突發(fā)操作依序輸入輸出序列控制器1002的所述選擇數(shù)據(jù)信號D_SEL<1:M>依此序列從輸出序列控制器1002輸出作為輸出數(shù)據(jù)信號D_OUT<1:M>。輸出控制信號SOSEBWT可以包括突發(fā)序列信息。根據(jù)突發(fā)序列信息的輸出控制信號SOSEBWT的邏輯電平可以根據(jù)許多具體實施例而有不同設(shè)定。輸出序列控制器1002可以接收輸出控制信號SOSEBWT，以將突發(fā)操作依序輸入的所述選擇數(shù)據(jù)信號D_SEL<1:M>輸出作為輸出數(shù)據(jù)信號D_OUT<1:M>。數(shù)據(jù)驅(qū)動器1003可以實現(xiàn)為根據(jù)所述輸出數(shù)據(jù)信號D_OUT<1:M>來驅(qū)動I/O線GIO<1:M>。

請參閱圖11，可以了解根據(jù)輸出控制信號SOSEBWT的邏輯電平的輸出序列控制器1002的操作。首先，如果輸出控制信號SOSEBWT具有邏輯“低”電平，則輸出序列控制器1002可以將突發(fā)操作依序輸入的所述第一選擇數(shù)據(jù)信號D_SEL1<1:M>輸出作為第一輸出數(shù)據(jù)信號D_OUT1<1:M>。進一步，輸出序列控制器1002可以將突發(fā)操作依序輸入的所述第二選擇數(shù)據(jù)信號D_SEL2<1:M>輸出作為第二輸出數(shù)據(jù)信號D_OUT2<1:M>。相反，如果輸出控制信號SOSEBWT具有邏輯“高”電平，則輸出序列控制器1002可以將突發(fā)操作依序輸入的所述第一選擇數(shù)據(jù)信號D_SEL1<1:M>輸出作為第二輸出數(shù)據(jù)信號D_OUT2<1:M>。此外，輸出序列控制器1002可以將突發(fā)操作依序輸入的所述第二選擇數(shù)據(jù)信號D_SEL2<1:M>輸出作為第一輸出數(shù)據(jù)信號D_OUT1<1:M>。數(shù)據(jù)驅(qū)動器1003可以實現(xiàn)為I/O線GIO<1:M>被所述第一輸出數(shù)據(jù)信號D_OUT1<1:M>驅(qū)動之后根據(jù)所述第二輸出數(shù)據(jù)信號D_OUT2<1:M>來驅(qū)動I/O線GIO<1:M>。

請參閱圖12，可以了解根據(jù)第一模式信號和第二模式信號M_DM和M_WDBI的邏輯電平組合的寫入控制電路129的操作。

首先，如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI都被禁止成具有邏輯“低”電平，則接收器控制信號RX_EN可以被禁止成具有邏輯“低”電平。如果接收器控制信號RX_EN被禁止成具有邏輯“低”電平，則合成控制信號DMI不會輸入至寫入控制電路129。

接下來，如果寫入操作被執(zhí)行，同時第一模式信號M_DM被禁止成具有邏輯“低”電平、并且第二模式信號M_WDBI被使能成具有邏輯“高”電平，則可以執(zhí)行DBI操作。雖然第一模式信號M_DM被禁止成具有邏輯“低”電平，可以終止屏蔽寫入命令信 號MWT的產(chǎn)生。因此，屏蔽寫入操作不可以執(zhí)行。

接下來，如果寫入操作被執(zhí)行，同時第一模式信號M_DM被使能成具有邏輯“高”電平、并且第二模式信號M_WDBI被禁止成具有邏輯“低”電平，則驅(qū)動控制信號DRV_CON可以被使能成具有邏輯“高”電平。利用被使能成具有邏輯“高”電平的驅(qū)動控制信號DRV_CON，可以終止內(nèi)部數(shù)據(jù)屏蔽信號WDMI的產(chǎn)生。如果屏蔽寫入操作被執(zhí)行，同時第一模式信號M_DM被使能成具有邏輯“高”電平，、并且第二模式信號M_WDBI被禁止成具有邏輯“低”電平，則可以從合成控制信號DMI產(chǎn)生內(nèi)部數(shù)據(jù)屏蔽信號WDMI。

最后，如果寫入操作或屏蔽寫入操作被執(zhí)行，同時第一模式信號和第二模式信號M_DM和M_WDBI都被使能成具有邏輯“高”電平，則選擇控制信號S_CON可以被使能成具有邏輯“高”電平。如果選擇控制信號S_CON被使能成具有邏輯“高”電平，則根據(jù)由突發(fā)操作依序輸入至寫入控制電路129的所述數(shù)據(jù)信號DQ<1:M>的相位變化，可以選擇性執(zhí)行數(shù)據(jù)屏蔽操作或DBI操作。

請參閱圖13，根據(jù)一個具體實施例的半導(dǎo)體系統(tǒng)包括主機131、控制器132以及半導(dǎo)體器件133?？刂破?32可以包括主機接口134、接口控制器135以及存儲器接口136。控制器132的配置并不受限于圖13。根據(jù)許多具體實施例，可以實現(xiàn)不同的控制器132。雖然圖13例示了其中主機131和控制器132彼此分開的范例，但是本發(fā)明并不受限于此。在某些具體實施例中，控制器132可以嵌入處理器中，例如構(gòu)成主機131的中央處理單元(CPU，central processing unit)、應(yīng)用處理器(AP，application processor)或圖形處理單元(GPU，graphic processing unit)，或主機131和控制器132可以嵌入單一芯片中，例如芯片上系統(tǒng)(SoC，system on chip)。

主機接口134可以從主機131接收主機地址信號HOST_ADD、寫入請求信號WT_RQ、屏蔽寫入請求信號MWT_RQ、模式寄存器寫入請求信號MRW_RQ、合成控制請求信號DMI_RQ以及主機數(shù)據(jù)信號HOST_DQ。

接口控制器135可以接收來自主機接口134的主機地址信號HOST_ADD，使用被儲存的索引(reference)來映射主機地址信號HOST_ADD。進一步，接口控制器135可以為存儲器接口136提供映射地址。接口控制器135可以從自主機接口134接收寫入請求信號WT_RQ、屏蔽寫入請求信號MWT_RQ、模式寄存器寫入請求信號MRW_RQ以及合成控制請求信號DMI_RQ。進一步，接口控制器135可以將寫入請求信號WT_RQ、屏蔽寫入請求信號MWT_RQ、模式寄存器寫入請求信號MRW_RQ以及合成控制請求信號DMI_RQ提供給存儲器接口136。接口控制器135可以根據(jù)數(shù)據(jù)通信來有效控制寫 入請求信號WT_RQ、屏蔽寫入請求信號MWT_RQ、模式寄存器寫入請求信號MRW_RQ以及合成控制請求信號DMI_RQ。接口控制器135可以考慮操作效率來重新排列寫入請求信號WT_RQ、屏蔽寫入請求信號MWT_RQ、模式寄存器寫入請求信號MRW_RQ以及合成控制請求信號DMI_RQ的提供順序。接口控制器135可以接收來自主機接口134的主機數(shù)據(jù)信號HOST_DQ。接口控制器135也可以將主機數(shù)據(jù)信號HOST_DQ提供給存儲器接口136。

存儲器接口136可以輸出從接口控制器135接收的映射地址、寫入請求信號WT_RQ、屏蔽寫入請求信號MWT_RQ以及模式寄存器寫入請求信號MRW_RQ，作為命令地址信號CA<1:N>。存儲器接口136也可以將所述命令地址信號CA<1:N>提供給半導(dǎo)體器件133。存儲器接口136可以將從接口控制器135接收的合成控制請求信號DMI_RQ輸出作為合成控制信號DMI。進一步，存儲器接口136可以將合成控制信號DMI提供給半導(dǎo)體器件133。存儲器接口136可以將從接口控制器135接收的主機數(shù)據(jù)信號HOST_DQ輸出作為數(shù)據(jù)信號DQ<1:M>。再者，存儲器接口136可以將所述數(shù)據(jù)信號DQ<1:M>提供給半導(dǎo)體器件133。

半導(dǎo)體器件133可以將所述命令地址信號CA<1:N>中含的命令信號解碼，來產(chǎn)生模式寄存器寫入命令信號(圖1的MRW)。進一步，半導(dǎo)體器件133可以根據(jù)模式寄存器寫入命令信號MRW而從所述命令地址信號CA<1:N>產(chǎn)生第一模式信號和第二模式信號(圖1的M_DM和M_WDBI)。半導(dǎo)體器件133可以將所述命令地址信號CA<1:N>中含的所述命令信號解碼，來產(chǎn)生寫入命令信號(圖1的WT)以及屏蔽寫入命令信號(圖1的MWT)。半導(dǎo)體器件133也可以根據(jù)寫入命令信號WT和屏蔽寫入命令信號MWT來執(zhí)行寫入操作或屏蔽操作。半導(dǎo)體器件133可以根據(jù)第一模式信號和第二模式信號M_DM和M_WDBI接收合成控制信號DMI，來控制執(zhí)行/不執(zhí)行數(shù)據(jù)屏蔽操作與DBI操作。半導(dǎo)體器件133可以根據(jù)合成控制信號DMI來控制數(shù)據(jù)屏蔽操作以及DBI操作。因此，焊盤與插腳數(shù)可以最少化，以縮小半導(dǎo)體器件133的芯片面積。半導(dǎo)體器件133可以使用DBI法來抑制SSN現(xiàn)象與ISI現(xiàn)象。進一步，半導(dǎo)體器件133可以執(zhí)行其中反映出突發(fā)序列的寫入操作以及屏蔽寫入操作。

通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g(shù)方案。

技術(shù)方案1.一種半導(dǎo)體系統(tǒng)，包括：

控制器，其適用于產(chǎn)生命令信號、合成控制信號以及數(shù)據(jù)信號；以及

半導(dǎo)體器件，其適用于根據(jù)所述命令信號產(chǎn)生第一模式信號和第二模式信號，

其中，所述半導(dǎo)體器件包括寫入控制電路，所述寫入控制電路適用于接收所述合成 控制信號以及所述數(shù)據(jù)信號，以在根據(jù)所述第一模式信號和第二模式信號執(zhí)行寫入操作或屏蔽寫入操作時確定執(zhí)行/不執(zhí)行數(shù)據(jù)屏蔽操作和數(shù)據(jù)總線倒置DBI操作。

技術(shù)方案2.如技術(shù)方案1所述的半導(dǎo)體系統(tǒng)，其中，所述第一模式信號被使能來執(zhí)行所述數(shù)據(jù)屏蔽操作，并且所述第二模式信號被使能來執(zhí)行所述DBI操作。

技術(shù)方案3.如技術(shù)方案1所述的半導(dǎo)體系統(tǒng)，其中，如果所述第一模式信號、所述第二模式信號和所述合成控制信號被使能，則所述寫入控制電路根據(jù)從所述控制器依序輸出的所述數(shù)據(jù)信號的相位變化來選擇性執(zhí)行所述數(shù)據(jù)屏蔽操作或所述DBI操作。

技術(shù)方案4.如技術(shù)方案1所述的半導(dǎo)體系統(tǒng)，

其中，如果從控制器依序輸出的所述數(shù)據(jù)信號的所述相位變化與預(yù)定情況一致，則所述寫入控制電路執(zhí)行所述數(shù)據(jù)屏蔽操作；以及

其中，如果從控制器依序輸出的所述數(shù)據(jù)信號的所述相位變化與所述預(yù)定情況不同，則所述寫入控制電路執(zhí)行所述DBI操作。

技術(shù)方案5.如技術(shù)方案1所述的半導(dǎo)體系統(tǒng)，其中，如果所述第一模式信號和第二模式信號被禁止，則所述寫入控制電路終止所述合成控制信號的接收。

技術(shù)方案6.如技術(shù)方案1所述的半導(dǎo)體系統(tǒng)，

其中，如果所述寫入操作被執(zhí)行，同時所述第一模式信號被使能并且所述第二模式信號被禁止，則所述寫入控制電路終止用于執(zhí)行所述數(shù)據(jù)屏蔽操作的內(nèi)部數(shù)據(jù)屏蔽信號的產(chǎn)生；以及

其中，如果所述屏蔽寫入操作被執(zhí)行，則所述寫入控制電路從所述合成控制信號產(chǎn)生所述內(nèi)部數(shù)據(jù)屏蔽信號。

技術(shù)方案7.如技術(shù)方案1所述的半導(dǎo)體系統(tǒng)，

其中，所述半導(dǎo)體器件還包括命令解碼器，所述命令解碼器適用于將所述命令信號解碼，來產(chǎn)生用于所述寫入操作的寫入命令信號、用于所述屏蔽寫入操作的屏蔽寫入命令信號、以及模式寄存器寫入命令信號；以及

其中，如果所述第一模式信號被禁止，則所述命令解碼器終止所述屏蔽寫入命令信號的產(chǎn)生，以便不執(zhí)行所述屏蔽寫入操作。

技術(shù)方案8.如技術(shù)方案7所述的半導(dǎo)體系統(tǒng)，其中，所述半導(dǎo)體器件還包括模式 信號發(fā)生器，所述模式信號發(fā)生器適用于接收所述模式寄存器寫入命令信號以從所述命令信號產(chǎn)生所述第一模式信號和第二模式信號、適用于儲存所述第一模式信號和第二模式信號、以及適用于輸出所述第一模式信號和第二模式信號。

技術(shù)方案9.如技術(shù)方案1所述的半導(dǎo)體系統(tǒng)，其中，所述寫入控制電路包括第一信號輸入單元，所述第一信號輸入單元適用于根據(jù)接收器控制信號來接收所述合成控制信號，以產(chǎn)生內(nèi)部合成控制信號。

技術(shù)方案10.如技術(shù)方案9所述的半導(dǎo)體系統(tǒng)，其中，所述半導(dǎo)體器件還包括接收器控制器，所述接收器控制器適用于：如果所述寫入操作或所述屏蔽寫入操作被執(zhí)行，同時所述第一模式信號和第二模式信號都被禁止，則產(chǎn)生被禁止以終止接收所述合成控制信號的所述接收器控制信號。

技術(shù)方案11.如技術(shù)方案9所述的半導(dǎo)體系統(tǒng)，其中，所述寫入控制電路還包括選擇器，所述選擇器適用于根據(jù)選擇控制信號來選擇性輸出所述內(nèi)部合成控制信號或相位比較信號作為選擇信號。

技術(shù)方案12.如技術(shù)方案11所述的半導(dǎo)體系統(tǒng)，其中，所述半導(dǎo)體器件還包括選擇控制器，所述選擇控制器適用于：如果所述第一模式信號與第二模式信號以及所述合成控制信號被使能，則產(chǎn)生所述選擇控制信號，以根據(jù)從所述控制器依序輸出的所述數(shù)據(jù)信號的相位變化來選擇性執(zhí)行所述數(shù)據(jù)屏蔽操作或所述DBI操作。

技術(shù)方案13.如技術(shù)方案11所述的半導(dǎo)體系統(tǒng)，其中，所述寫入控制電路還包括第一輸出單元，所述第一輸出單元適用于根據(jù)驅(qū)動控制信號來接收所述選擇信號以驅(qū)動內(nèi)部數(shù)據(jù)屏蔽信號。

技術(shù)方案14.如技術(shù)方案13所述的半導(dǎo)體系統(tǒng)，其中所述第一輸出單元包括：

輸入緩沖器，其適用于根據(jù)所述驅(qū)動控制信號來接收并鎖存所述選擇信號，以產(chǎn)生內(nèi)部選擇信號；

驅(qū)動信號發(fā)生器，其適用于根據(jù)內(nèi)部時鐘信號來接收并鎖存所述內(nèi)部選擇信號，并且適用于緩沖所述內(nèi)部選擇信號來產(chǎn)生上拉信號和下拉信號；以及

驅(qū)動器，其用于根據(jù)所述上拉信號和所述下拉信號來驅(qū)動所述內(nèi)部數(shù)據(jù)屏蔽信號。

技術(shù)方案15.如技術(shù)方案13所述的半導(dǎo)體系統(tǒng)，其中，所述半導(dǎo)體器件還包括驅(qū) 動控制器，所述驅(qū)動控制器適用于：如果所述寫入操作被執(zhí)行，同時所述第一模式信號被使能并且所述第二模式信號被禁止，則產(chǎn)生所述驅(qū)動控制信號，以終止產(chǎn)生用于執(zhí)行所述數(shù)據(jù)屏蔽操作的所述內(nèi)部數(shù)據(jù)屏蔽信號。

技術(shù)方案16.如技術(shù)方案13所述的半導(dǎo)體系統(tǒng)，其中，所述寫入控制電路還包括：

第二信號輸入單元，其適用于接收所述數(shù)據(jù)信號來產(chǎn)生內(nèi)部數(shù)據(jù)信號；以及

相位比較器，其適用于鎖存所述內(nèi)部數(shù)據(jù)信號來產(chǎn)生鎖存的數(shù)據(jù)信號，以及適用于比較所述內(nèi)部數(shù)據(jù)信號的相位與所述鎖存的數(shù)據(jù)信號的相位來產(chǎn)生所述相位比較信號。

技術(shù)方案17.如技術(shù)方案16所述的半導(dǎo)體系統(tǒng)，其中，所述第二信號輸入單元適用于從所述數(shù)據(jù)信號依序產(chǎn)生第一內(nèi)部數(shù)據(jù)信號與第二內(nèi)部數(shù)據(jù)信號。

技術(shù)方案18.如技術(shù)方案17所述的半導(dǎo)體系統(tǒng)，其中，所述相位比較器適用于鎖存所述第一內(nèi)部數(shù)據(jù)信號來產(chǎn)生鎖存的數(shù)據(jù)信號，以及適用于比較所述鎖存的數(shù)據(jù)信號的相位與所述第二內(nèi)部數(shù)據(jù)信號中包含的位的相位來產(chǎn)生所述相位比較信號。

技術(shù)方案19.如技術(shù)方案16所述的半導(dǎo)體系統(tǒng)，其中，所述寫入控制電路還包括：

反相選擇器，其適用于：根據(jù)所述內(nèi)部合成控制信號來確定所述內(nèi)部數(shù)據(jù)信號的反相或不反相，以產(chǎn)生選擇數(shù)據(jù)信號；以及

第二輸出單元，其適用于根據(jù)所述選擇數(shù)據(jù)信號來驅(qū)動輸入/輸出I/O線。

技術(shù)方案20.一種半導(dǎo)體器件，包括：

命令解碼器，其適用于將命令信號解碼，來產(chǎn)生用于寫入操作的寫入命令信號、用于屏蔽寫入操作的屏蔽寫入命令信號、以及模式寄存器寫入命令信號；

模式信號發(fā)生器，其適用于接收所述模式寄存器寫入命令信號以從所述命令信號產(chǎn)生第一模式信號和第二模式信號，適用于儲存所述第一模式信號和第二模式信號，以及適用于輸出所述第一模式信號和第二模式信號；以及

寫入控制電路，其適用于：接收合成控制信號以及數(shù)據(jù)信號，用以在根據(jù)所述第一模式信號和第二模式信號執(zhí)行寫入操作或屏蔽寫入操作時確定執(zhí)行/不執(zhí)行數(shù)據(jù)屏蔽操作和數(shù)據(jù)總線倒置DBI操作。

技術(shù)方案21.如技術(shù)方案20所述的半導(dǎo)體器件，其中，如果所述第一模式信號被禁止，則所述命令解碼器終止所述屏蔽寫入命令信號的產(chǎn)生，以便不執(zhí)行所述屏蔽寫入操作。

技術(shù)方案22.如技術(shù)方案20所述的半導(dǎo)體器件，其中，所述寫入控制電路包括第一信號輸入單元，所述第一信號輸入單元適用于根據(jù)接收器控制信號來接收所述合成控制信號，以產(chǎn)生內(nèi)部合成控制信號。

技術(shù)方案23.如技術(shù)方案22所述的半導(dǎo)體器件，還包括：

接收器控制器，其適用于：如果所述寫入操作或所述屏蔽寫入操作被執(zhí)行，同時所述第一模式信號和第二模式信號被禁止，則產(chǎn)生被禁止以終止接收所述合成控制信號的所述接收器控制信號。

技術(shù)方案24.如技術(shù)方案22所述的半導(dǎo)體器件，其中，所述寫入控制電路還包括選擇器，所述選擇器適用于根據(jù)選擇控制信號來選擇性輸出所述內(nèi)部合成控制信號或相位比較信號作為選擇信號。

技術(shù)方案25.如技術(shù)方案24所述的半導(dǎo)體器件，還包括：

選擇控制器，其適用于：如果所述第一模式信號與第二模式信號和所述合成控制信號被使能，則產(chǎn)生所述選擇控制信號，以根據(jù)從控制器依序輸出的數(shù)據(jù)信號的相位變化來選擇性執(zhí)行所述數(shù)據(jù)屏蔽操作或所述DBI操作。

技術(shù)方案26.如技術(shù)方案24所述的半導(dǎo)體器件，其中，所述寫入控制電路還包括第一輸出單元，所述第一輸出單元適用于根據(jù)驅(qū)動控制信號來接收所述選擇信號以驅(qū)動內(nèi)部數(shù)據(jù)屏蔽信號。

技術(shù)方案27.如技術(shù)方案26所述的半導(dǎo)體器件，其中所述第一輸出單元包括：

輸入緩沖器，其適用于根據(jù)所述驅(qū)動控制信號來接收并鎖存選擇信號，以產(chǎn)生內(nèi)部選擇信號；

驅(qū)動信號發(fā)生器，其適用于根據(jù)內(nèi)部時鐘信號來接收并鎖存所述內(nèi)部選擇信號，并且適用于緩沖所述內(nèi)部選擇信號來產(chǎn)生上拉信號和下拉信號；以及

驅(qū)動器，其用于根據(jù)所述上拉信號和所述下拉信號來驅(qū)動所述內(nèi)部數(shù)據(jù)屏蔽信號。

技術(shù)方案28.如技術(shù)方案26所述的半導(dǎo)體器件，還包括：

驅(qū)動控制器，其適用于：如果所述寫入操作被執(zhí)行，同時所述第一模式信號被使能并且所述第二模式信號被禁止，則產(chǎn)生所述驅(qū)動控制信號，以終止產(chǎn)生用于執(zhí)行所述數(shù)據(jù)屏蔽操作的所述內(nèi)部數(shù)據(jù)屏蔽信號。

技術(shù)方案29.如技術(shù)方案26所述的半導(dǎo)體器件，其中，所述寫入控制電路還包括：

第二信號輸入單元，其適用于接收所述數(shù)據(jù)信號來產(chǎn)生內(nèi)部數(shù)據(jù)信號；以及

相位比較器，其適用于鎖存所述內(nèi)部數(shù)據(jù)信號來產(chǎn)生鎖存的數(shù)據(jù)信號，以及適用于比較所述內(nèi)部數(shù)據(jù)信號的相位與所述鎖存的數(shù)據(jù)信號的相位來產(chǎn)生所述相位比較信號。

技術(shù)方案30.如技術(shù)方案29所述的半導(dǎo)體器件，其中，所述第二信號輸入單元適用于從所述數(shù)據(jù)信號依序產(chǎn)生第一內(nèi)部數(shù)據(jù)信號與第二內(nèi)部數(shù)據(jù)信號。

技術(shù)方案31.如技術(shù)方案30所述的半導(dǎo)體器件，其中，所述相位比較器適用于鎖存所述第一內(nèi)部數(shù)據(jù)信號來產(chǎn)生鎖存的數(shù)據(jù)信號，以及適用于比較所述鎖存的數(shù)據(jù)信號的相位與所述第二內(nèi)部數(shù)據(jù)信號中包含的位的相位來產(chǎn)生所述相位比較信號。

技術(shù)方案32.如技術(shù)方案29所述的半導(dǎo)體器件，其中所述寫入控制電路還包括：

反相選擇器，其適用于根據(jù)所述內(nèi)部合成控制信號來確定所述內(nèi)部數(shù)據(jù)信號的反相或不反相，以產(chǎn)生選擇數(shù)據(jù)信號；以及

第二輸出單元，其適用于根據(jù)所述選擇數(shù)據(jù)信號來驅(qū)動輸入/輸出I/O線。