非揮發(fā)性存儲器列地址解碼電路的制作方法
【專利摘要】本發(fā)明公開了一種非揮發(fā)性存儲器列地址解碼電路，具有一或非門nor2連接一反向器inv組成的邏輯電路，還包括：一電壓轉(zhuǎn)換器LS，其輸入端連接反向器inv的輸入和輸出端，其輸出端連接PMOS管P0和NMOS管NO的柵極，PMOS管P0的漏極和NMOS管NO的漏極相連作為列線ylv，所述邏輯電路為1.5V低壓電路經(jīng)電壓轉(zhuǎn)換器LS轉(zhuǎn)換為5V高壓。本發(fā)明的非揮發(fā)性存儲器列地址解碼電路與現(xiàn)有的非揮發(fā)性存儲器列地址解碼電路相比能減小版圖面積，能提高讀寫速度，能縮短列線建立時間。
【專利說明】非揮發(fā)性存儲器列地址解碼電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路制造領(lǐng)域，特別是涉及一種非揮發(fā)性存儲器列地址解碼電 路。

【背景技術(shù)】
[0002] NVM是指非揮發(fā)性存儲器，目前在智能卡上采用的主要包括：EEPR0M和Flash。NVM 通常用來存放程序和數(shù)據(jù)，對于智能卡而言，大多把應(yīng)用程序和數(shù)據(jù)、文件等存放到NVM 中。NVM可以實現(xiàn)方便的讀寫操作，因此非常靈活。對于讀操作，NVM中的數(shù)據(jù)與RAM相同， 直接引用其地址即可，擦\寫操作則要復(fù)雜的多，一般需要利用芯片廠家提供的函數(shù)庫\驅(qū) 動程序來實現(xiàn)。
[0003] 如圖1所示，在NVM地址解碼電路設(shè)計中，為了提高讀取速度，在讀取數(shù)據(jù)時需要 抬高列線上的電壓，即選中列線時ylv=vpwr_read ;在進(jìn)行讀操作時，hven2為vgnd，hven2b 為 vpwr_read，READ2=vpwr。讀選中的列線，ydecb=vgnd，level shifter 的輸出 y 為 vpwr_ read, yread=vgnd,則 ylv=vpwr_read〇讀操作不選中的列線，ydecb=vpwr, level shifter 的 輸出 y 為 vgnd，yread=vpwr_read,則 ylv=vgnd ;在高壓操作時，hven2=vpwr，READ2=VNEG， VCPW=VNEG，yread=vpwr_read，則 ylv=VCPW=VNEG。
[0004] 該結(jié)構(gòu)比較復(fù)雜，邏輯操作在LS(level shifter)后面，用到高壓管，會增加地址 建立時間，增大版圖面積。Hven2的高電位為vpwr，而hven2b高電位為vpwr_read，需要 hven2經(jīng)LS得到，當(dāng)列線選中時，通過P1和P2管，ylv的電位變?yōu)関pwr_read。使用了二 個5V高壓P管，會增加建立時間；當(dāng)列線未選中，通過N1和N2管，ylv的電位變?yōu)関gnd ; 使用了二個5V高壓N管，也會增加建立時間。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明要解決的技術(shù)問題是提供一種簡化的非揮發(fā)性存儲器列地址解碼電路，其 與現(xiàn)有的非揮發(fā)性存儲器列地址解碼電路相比能減小版圖面積，能提高讀寫速度，能縮短 列線建立時間。
[0006] 為解決上述技術(shù)問題，本發(fā)明的非揮發(fā)性存儲器列地址解碼電路，具有一或非門 n〇r2連接一反向器inv組成的邏輯電路，還包括：一電壓轉(zhuǎn)換器LS，其輸入端連接反向器 inv的輸入和輸出端，其輸出端連接PM0S管P0和NM0S管N0的柵極，PM0S管P0的漏極和 NM0S管N0的漏極相連作為列線ylv，所述邏輯電路為1. 5V低壓電路經(jīng)電壓轉(zhuǎn)換器LS轉(zhuǎn)換 為5V高壓。
[0007] 本發(fā)明在level shifter之前，邏輯電路部分用了 1. 5V低壓管，在level shifter 之后，簡化了電路結(jié)構(gòu)，讀操作時ylv未選中列線和高壓操作時ylv列線的通路相同。
[0008] 當(dāng)列線選中時，通過P0管，ylv的電位變?yōu)関pwr_read,只使用一個5V高壓P管， 列線能更快的建立。
[0009] 當(dāng)列線未選中，通過N0管，ylv的電位變?yōu)関gnd，只使用一個5V高壓N管，列線 能更快的建立。
[0010] 本發(fā)明的非揮發(fā)性存儲器列地址解碼電路與現(xiàn)有的非揮發(fā)性存儲器列地址解碼 電路相比能減小版圖面積，能提高讀寫速度，能縮短列線建立時間。

【專利附圖】

【附圖說明】
[0011] 下面結(jié)合附圖與【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明：
[0012] 圖1是一種現(xiàn)有非揮發(fā)性存儲器列地址解碼電路示意圖。
[0013] 圖2是本發(fā)明非揮發(fā)性存儲器列地址解碼電路一實施例的示意圖。
[0014] 附圖標(biāo)記說明
[0015] c、y是中間節(jié)點
[0016] ydecb、hven2、、hven2_h、hven2b、vpwr、yread、vpwr_read、VCPW 是電壓
[0017] vgnd 是接地
[0018] P0、P1、P2 是 PMOS 管
[0019] N0、N1、N2 是 NMOS 管
[0020] nor2是或非門
[0021] inv是反向器
[0022] LS是電壓轉(zhuǎn)換器
[0023] ylv是列線

【具體實施方式】
[0024] 本發(fā)明的非揮發(fā)性存儲器列地址解碼電路一實施例，具有一或非門nor2連接一 反向器irw組成的邏輯電路，還包括：一電壓轉(zhuǎn)換器LS，其輸入端連接反向器inv的輸入和 輸出端，其輸出端接PM0S管P0和NM0S管N0的柵極，PM0S管P0的漏極和NM0S管N0的漏 極相連作為列線ylv，所述邏輯電路為1. 5V低壓電路經(jīng)電壓轉(zhuǎn)換器LS轉(zhuǎn)換為5V高壓。
[0025] NVM讀出電路中列選擇電路進(jìn)行讀操作時譯碼需要固定的建立時間，且譯碼成功 后選中的地址ylv電壓輸出為vpwr_read，未選中的地址ylv電壓輸出為vgnd。
[0026] Level shifter(電壓轉(zhuǎn)換器即 LS)在 yread=vpwr 時，輸出 c=vgnd ;在 yreadb=vpwr 時，輸出 c=vpwr_read。
[0027] 在讀操作時，VCPW=vgnd，hven2=vgnd，被選中的列線，ydecb=vgnd，yread=vpwr，LS 的輸出 c=vgnd，則 P0 管打開，ylv=vpwr_read ;不選中的列線，ydecb=vpwr，yreadb=vpwr， LS 的輸出 c=vpwr_read，則 NO 管打開，ylv=VCPW=vgnd。
[0028] 在高壓操作時，hven2=vpwr，VCPW=VNEG，yreadb=vpwr，LS 的輸出 c=vpwr_read，則 NO管打開，所有列線ylv=VCPW=VNEG。
[0029] 本發(fā)明在level shifter之前，邏輯部分用了 1. 5V低壓管，在level shifter之 后，簡化了電路結(jié)構(gòu)，讀操作時ylv未選中列線和高壓操作時ylv列線的通路相同。
[0030] 當(dāng)列線選中時，通過P0管，ylv的電位變?yōu)関pwr_read,只使用一個5V高壓P管， 能更快的建立。
[0031] 當(dāng)列線未選中，通過N0管，ylv的電位變?yōu)関gnd，只使用一個5V高壓N管，能更 快的建立。
[0032] 以上通過【具體實施方式】和實施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對 本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改 進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種非揮發(fā)性存儲器列地址解碼電路，具有一或非門（nor2)連接一反向器（inv)組 成的邏輯電路，其特征是，還包括：一電壓轉(zhuǎn)換器（LS)，其輸入端連接反向器（inv)的輸入 和輸出端，其輸出端連接PMOS管（P0)和NMOS管（NO)的柵極，PMOS管（P0)的漏極和NMOS 管（NO)的漏極相連作為列線（ylv)。
2. 如權(quán)利要求1所述的非揮發(fā)性存儲器列地址解碼電路，其特征是：所述邏輯電路為 1. 5V低壓電路經(jīng)電壓轉(zhuǎn)換器（LS)轉(zhuǎn)換為5V高壓。
【文檔編號】G11C8/10GK104112470SQ201310134708
【公開日】2014年10月22日 申請日期:2013年4月18日 優(yōu)先權(quán)日:2013年4月18日
【發(fā)明者】傅俊亮, 馮國友 申請人:上海華虹宏力半導(dǎo)體制造有限公司