專利名稱：使用新興非易失性存儲器元件及快閃存儲器的制作方法
技術(shù)領(lǐng)域：
本文描述的實(shí)施例涉及快閃存儲器裝置且更特定來說涉及具有與其一起使用的新興非易失性(NV)存儲器元件的快閃存儲器裝置。
背景技術(shù)：
存儲器一般可表征為易失性或非易失性。易失性存儲器(舉例來說，大多數(shù)類型的隨機(jī)存取存儲器(RAM))需要恒定電力來維持所存 儲的信息。非易失性存儲器不需要電力來維持所存儲的信息。各種類型的非易失性存儲器包括只讀存儲器(ROM)、可擦除可編程只讀存儲器(EPROM)及電可擦除可編程只讀存儲器(EEPROM)?？扉W存儲器是與單元相反以塊編程及擦除的一種類型的EEPR0M。常規(guī)快閃存儲器裝置包括多個存儲器單元，每一單元提供有由絕緣層覆蓋的浮動?xùn)艠O。還存在上覆所述絕緣層的控制柵極。在所述浮動?xùn)艠O下面的是夾于浮動?xùn)艠O與單元襯底之間的另一絕緣層。此絕緣層為氧化物層且通常稱作隧道氧化物。所述襯底含有經(jīng)摻雜的源極區(qū)及漏極區(qū)，其中溝道區(qū)安置于所述源極區(qū)與所述漏極區(qū)之間。在快閃存儲器裝置中，帶電浮動?xùn)艠O表示一個邏輯狀態(tài)，例如，邏輯值“0”，而不帶電浮動?xùn)艠O表示相反的邏輯狀態(tài)，例如，邏輯值“I”。通過將浮動?xùn)艠O置于這些帶電狀態(tài)中的一者中來編程快閃存儲器單元。通過任何數(shù)目種方法將電荷注入或?qū)懭氲礁訓(xùn)艠O上，所述方法包括(例如)突崩注入、溝道注入、福勒-諾德漢(Fowler-Nordheim)穿隧及溝道熱電子(CHE)注入?？赏ㄟ^任何數(shù)目種方法(包括(例如)福勒-諾德漢穿隧)來放電或擦除浮動?xùn)艠O。此類型的快閃存儲器元件是基于晶體管的非易失性存儲器元件。“NAND”及“N0R”架構(gòu)是兩種常見類型的快閃存儲器架構(gòu)。NAND快閃存儲器已獲得勝過NOR快閃存儲器的廣泛普及性，因?yàn)镹AND快閃存儲器可在給定硅區(qū)域中填裝較大數(shù)目個存儲單元，從而使NAND具有勝過其它非易失性存儲器的密度及成本優(yōu)勢。NAND快閃存儲器裝置通常利用NAND快閃控制器來以逐頁方式將數(shù)據(jù)寫入到NAND。圖I中圖解說明實(shí)例性NAND存儲器陣列10。頁12通常編組成塊14，其中塊是NAND快閃存儲器裝置的最小可擦除單位。舉例來說但不進(jìn)行限制，典型NAND快閃存儲器裝置含有每頁12 2，112個字節(jié)的存儲量且塊14中含有64或128個頁的存儲量。圖I圖解說明塊14包含64個頁12。對于總共具有2，112個字節(jié)的頁12，存在2，048字節(jié)數(shù)據(jù)區(qū)域16及64字節(jié)備用區(qū)域18。備用區(qū)域18通常用于錯誤校正碼(ECC)、冗余單元及/或其它軟件開銷功能?？稍谒鶊D解說明的陣列10中編程的最小實(shí)體是位。圖2圖解說明NAND快閃存儲器裝置110，其具有存儲器陣列120及通過數(shù)據(jù)線(其統(tǒng)稱為位線(BL))連接到存儲器陣列120的感測電路130。陣列120包含典型的基于晶體管的非易失性快閃存儲器元件。當(dāng)待將數(shù)據(jù)寫入到NAND存儲器陣列中時，最初將數(shù)據(jù)加載到感測電路130中。一旦所述數(shù)據(jù)被鎖存，便使用編程操作將一頁數(shù)據(jù)寫入到存儲器陣列120中的存儲器單元的頁中的一者中。感測電路130通常包含易失性靜態(tài)或動態(tài)存儲器元件。
圖3中圖解說明感測電路130的一部分的簡化示意圖。如圖可見，存在包含以下器件的感測操作電路132 :三個n溝道MOSFET晶體管134、136、138 ;數(shù)據(jù)鎖存器140 ;高速緩沖存儲器鎖存器150及額外n溝道MOSFET晶體管160、162、164、166、168。數(shù)據(jù)鎖存器140圖解說明為包含交叉耦合反相器142、144。高速緩沖存儲器鎖存器150圖解說明為包含交叉耦合反相器152、154。反相器142、144、152、154可各自由(例如)n溝道CMOS晶體管及P溝道晶體管組成，所述晶體管經(jīng)配置以使其柵極耦合在一起且n溝道晶體管的至少一個源極/漏極節(jié)點(diǎn)耦合到P溝道晶體管的源極/漏極節(jié)點(diǎn)。因此，所圖解說明的實(shí)例中的數(shù)據(jù)鎖存器140及高速緩沖存儲器鎖存器150實(shí)施為靜態(tài)存儲器元件，如果從電路130移除電力那么所述存儲器元件將丟失其內(nèi)容。因此，如果到陣列110(圖2)的電力在將經(jīng)鎖存數(shù)據(jù)拷貝到NAND存儲器陣列中之前丟失那么可發(fā)生其中經(jīng)鎖存數(shù)據(jù)可丟失的情況。因此，本申請案的發(fā)明者了解期望在電力故障或類似條件的情 況下防止經(jīng)鎖存信息丟失。以圖3實(shí)例繼續(xù)，當(dāng)激活連接到晶體管166、168的柵極的數(shù)據(jù)加載/輸出啟用信號data_load/out_en時，數(shù)據(jù)Da、Db經(jīng)由高速緩沖存儲器鎖存器150輸入到感測電路130中。通常，數(shù)據(jù)Da為數(shù)據(jù)Db的互補(bǔ)，且反之亦然。連接于晶體管160的柵極處的數(shù)據(jù)信號Data將數(shù)據(jù)鎖存器140耦合到高速緩沖存儲器鎖存器150。當(dāng)數(shù)據(jù)信號Data處于激活晶體管160的電平時，經(jīng)鎖存數(shù)據(jù)從高速緩沖存儲器鎖存器150傳送到數(shù)據(jù)鎖存器140。檢驗(yàn)啟用信號verify_en用于激活連接到晶體管164的晶體管162。晶體管164的柵極連接到數(shù)據(jù)鎖存器140。連接到數(shù)據(jù)鎖存器140的晶體管160的相同節(jié)點(diǎn)還連接到感測操作電路132內(nèi)的晶體管138的節(jié)點(diǎn)。預(yù)充電啟用信號precharge_en控制晶體管136,而位線感測信號blsn控制晶體管134。晶體管134的節(jié)點(diǎn)連接到寫入多路復(fù)用器(wmux)，其中基于輸入數(shù)據(jù)的待寫入數(shù)據(jù)dw發(fā)送到且最終存儲于利用基于晶體管的存儲器元件的常規(guī)非易失性存儲器陣列中。如可從所圖解說明的實(shí)例看出，需要許多晶體管來實(shí)施感測電路130。期望減少感測電路130中使用的電路。還期望增加感測電路130的速度
發(fā)明內(nèi)容


圖I圖解說明實(shí)例性NAND快閃存儲器陣列。圖2圖解說明具有存儲器陣列及感測電路的實(shí)例性NAND快閃存儲器裝置。圖3圖解說明圖2的陣列中使用的感測電路的示意圖。圖4圖解說明根據(jù)本文描述的實(shí)施例構(gòu)造的實(shí)例性快閃存儲器裝置。圖5及圖6圖解說明具有圖4的陣列中使用的新興NV元件的實(shí)例性感測電路的示意圖。圖7圖解說明根據(jù)本文描述的另一實(shí)施例構(gòu)造的實(shí)例性快閃存儲器裝置。圖8圖解說明包含根據(jù)本文揭示的實(shí)施例構(gòu)造的新興NV高速緩沖存儲器的實(shí)例性快閃存儲器模塊。圖9圖解說明與根據(jù)本文揭示的實(shí)施例構(gòu)造的快閃存儲器芯片堆疊在一起的新興NV高速緩存芯片的封裝的實(shí)例。
圖10展示并入根據(jù)本文揭示的實(shí)施例構(gòu)造的至少一個快閃存儲器裝置的處理器系統(tǒng)。圖11展示并入根據(jù)本文揭示的實(shí)施例構(gòu)造的至少一個快閃存儲器裝置的通用串行總線(USB)存儲器裝置。
具體實(shí)施例方式本文描述的實(shí)施例是指新興NV (非易失性存儲器元件)。如本文使用，且根據(jù)相關(guān)存儲器領(lǐng)域中的技術(shù)人員的一般理解，“新興NV存儲器元件”意指不基于晶體管的非易失性存儲器元件，例如相變隨機(jī)存取存儲器(PCRAM)、磁阻式隨機(jī)存取存儲器(MRAM)、電阻式隨機(jī)存取存儲器(PRAM)、鐵電隨機(jī)存期存儲器(FeRAM)、自旋轉(zhuǎn)移矩隨機(jī)存取存儲器
(STTRAM)、納米管存儲器及等效非易失性存儲器元件。參照圖式，其中相同參考編號指示相同元件，圖4圖解說明根據(jù)本文描述的實(shí)施例構(gòu)造的實(shí)例性NAND快閃存儲器裝置210。裝置210包括存儲器陣列120及包括通過位線(BL)連接到存儲器陣列120的新興NV存儲器電路的感測電路230。陣列120包含典型的基于晶體管的非易失性快閃存儲器元件。如以下更詳細(xì)地論述，快閃存儲器裝置210不同于常規(guī)裝置110 (圖2)，因?yàn)榭扉W存儲器裝置210包括新興NV存儲器元件而非數(shù)據(jù)鎖存器140及高速緩沖存儲器鎖存器150 (圖3)中使用的常規(guī)交叉耦合反相器。通過用新興NV存儲器元件取代鎖存器，如果到裝置210 (或并入有裝置210的裝置)的電力中斷那么所圖解說明的實(shí)施例可在NAND存儲器陣列的編程期間有助于防止數(shù)據(jù)丟失。另外，在備用模式中，可切斷到新興存儲器的電力以在不丟失數(shù)據(jù)的情形下減少備用電力消耗。新興NV存儲器元件因其構(gòu)造而通常小于常規(guī)鎖存器且可能實(shí)施于快閃存儲器裝置的金屬I及2層中，從而給予所述層較小的裝置占用面積。圖5中圖解說明具有新興NV存儲器元件的感測電路230的實(shí)例性部分的簡化示意圖。如圖可見，存在包含三個n溝道MOSFET晶體管134、136、138的感測操作電路132，感測操作電路132與常規(guī)NAND裝置110 (圖3)中使用的感測操作電路130相同。然而，在所圖解說明的實(shí)施例中，用新興NV存儲器電路240、250取代數(shù)據(jù)鎖存器140及高速緩沖存儲器鎖存器150的交叉耦合反相器。第一新興NV存儲器電路240由第一控制信號(或多個信號)control I控制且第二新興NV存儲器電路250由第二控制信號(或多個信號)control2控制。當(dāng)激活控制信號control2時，數(shù)據(jù)Da、Db經(jīng)由新興NV存儲器電路250輸入到感測電路230中。通常，數(shù)據(jù)Da為數(shù)據(jù)Db的互補(bǔ)，且反之亦然。連接于晶體管160的柵極處的數(shù)據(jù)信號Data將電路250耦合到電路240。當(dāng)數(shù)據(jù)信號Data處于激活晶體管160的電平時，所存儲的數(shù)據(jù)從電路250傳送到電路240，電路240由控制信號controll控制。連接到電路240的晶體管160的相同節(jié)點(diǎn)還連接到感測操作電路132內(nèi)的晶體管138的節(jié)點(diǎn)。預(yù)充電啟用信號precharge_en控制晶體管136,而位線感測信號blsn控制晶體管134。晶體管134的節(jié)點(diǎn)連接到寫入多路復(fù)用器(wmux)，其中基于輸入數(shù)據(jù)的待寫入數(shù)據(jù)dw發(fā)送到且最終存儲于NAND存儲器陣列中。應(yīng)了解，可期望減少感測電路230中使用的新興NV存儲器元件的數(shù)目。圖6圖解說明感測電路230’的另一實(shí)例的簡化示意圖。電路230’不同于電路230(圖5)，因?yàn)樵跀?shù)據(jù)Da、Db被編程到NAND存儲器陣列中之前僅使用一個新興NV存儲器電路255來存儲數(shù)據(jù)Da、Db。在所圖解說明的實(shí)施例中，新興NV存儲器電路255由控制信號(或多個信號)control控制。還應(yīng)了解，如果需要，新興NV存儲器元件可與鎖存器一起使用以為電路230、230’提供額外功能性。還應(yīng)了解，所圖解說明的控制信號及輸入數(shù)據(jù)可與所圖解說明的實(shí)施例不同，其取決于裝置(例如裝置210)的實(shí)際實(shí)施方案中使用的新興NV存儲器元件的類型。也就是說(舉例來說)，PCRAM存儲器元件可需要與用于PRAM存儲器元件的控制信號不同的控制信號。如此，所圖解說明的實(shí)施例并不限于圖5及圖6中所示的控制信號及數(shù)據(jù)位的實(shí)例性數(shù)目。應(yīng)了解，通過將新興NV存儲器元件用于常規(guī)存儲器裝置的其它區(qū)域中及用來在常規(guī)存儲器裝置中實(shí)施其它功能可獲得其它益處。舉例來說，如圖7中所圖解說明，一個
或一個以上新興NV存儲器元件塊370可包括于裝置310內(nèi)，裝置310包括常規(guī)NAND陣列120。NV塊370可用于(舉例來說)實(shí)現(xiàn)從外部數(shù)據(jù)源的較快寫入。如此，新興NV存儲器元件塊370可充當(dāng)?shù)剿鐾獠繑?shù)據(jù)源的高速度接口。一旦數(shù)據(jù)在新興NV存儲器元件塊370中的一者內(nèi)，在數(shù)據(jù)被存儲于NAND存儲器陣列120中之前可將所述數(shù)據(jù)拷貝到其它塊370中(經(jīng)由如圖7中所示的感測電路330或不經(jīng)過感測電路330)。以此方式，塊370還可為或(或者)充當(dāng)裝置310的高速度高速緩沖存儲器?？善谕褂门c申請?jiān)O(shè)計(jì)將允許的一樣多的新興NV存儲器元件塊370。因此，所圖解說明的實(shí)施例并不限于圖7中所示的新興NV存儲器元件塊370的實(shí)例性數(shù)目。應(yīng)了解，可通過在編程裝置310中的NAND陣列120之前將數(shù)據(jù)存儲于新興NV存儲器元件塊370中來實(shí)現(xiàn)更好的塊管理。也就是說，可在數(shù)據(jù)位于較快新興NV塊370中時執(zhí)行片段固定、錯誤校正以及其它數(shù)據(jù)及存儲器清潔操作。另外，還有可能使用塊370中的一些塊作為冗余存儲器，作為壞塊管理(通常對快閃存儲器裝置執(zhí)行)的部分。也就是說，快閃存儲器裝置的壞塊管理功能可用好的新興NV存儲器元件塊取代NAND陣列120中的壞存儲器元件塊。裝置310可經(jīng)操作以將壞NAND存儲器塊映射到新興NV存儲器元件塊且接著將數(shù)據(jù)(待存儲于陣列120中)拷貝到新興NV存儲器元件塊中。還應(yīng)了解，可使用新興NV存儲器塊來初始地存儲數(shù)據(jù)以便可在數(shù)據(jù)被存儲于NAND塊中之前執(zhí)行所需的數(shù)據(jù)調(diào)整。舉例來說，有時候整個NAND塊的數(shù)據(jù)需要實(shí)施調(diào)整以抵消NAND陣列中有時存在的干擾效應(yīng)。一旦在新興NV存儲器元件中完成所述調(diào)整，則可將數(shù)據(jù)安全地存儲于NAND塊中；因此，改善NAND裝置的可靠性。圖8圖解說明存儲器模塊400，其具有常規(guī)NAND快閃存儲器裝置410及裝納于相同電路板402上的新興NV高速緩沖存儲器420。接合線連接404 (或印刷電路板跡線)可沿快閃存儲器裝置410裸片的側(cè)放置以將其連接到新興NV高速緩沖存儲器裝置420。模塊400還包括引腳406及引腳408，引腳406充當(dāng)?shù)匠Ｒ?guī)裝置410的接口且用于將接地及電力提供到裝置410，引腳408充當(dāng)?shù)叫屡dNV高速緩沖存儲器裝置420的接口且用于將接地及電力提供到裝置420。應(yīng)了解，圖8中所示的引腳及連接的數(shù)目僅為引腳及連接的實(shí)例性數(shù)目且模塊400的實(shí)際實(shí)施方案可具有更多或更少的引腳及連接。在所圖解說明的實(shí)施例中，新興NV高速緩沖存儲器裝置420可充當(dāng)快閃裝置410的高性能非易失性高速緩沖存儲器，其提供數(shù)據(jù)丟失防止及以上描述的其它優(yōu)點(diǎn)。盡管未展示，但電路板402還可包括存儲器控制器；在此情況下，模塊400/電路板402可用作較便宜存儲裝置(例如硬驅(qū)動器)的高速緩沖存儲器。圖9圖解說明存儲器芯片封裝500，其包含具有腔504的包裝物502，在腔504中新興NV高速緩沖存儲器520與NAND快閃存儲器裝置510堆疊在一起。如同其它實(shí)施例一樣，新興NV高速緩沖存儲器520可充當(dāng)NAND快閃裝置510的高性能非易失性高速緩沖存儲器，其可提供數(shù)據(jù)丟失防止及以上描述的其它優(yōu)點(diǎn)。圖10圖解說明處理器系統(tǒng)600，其利用存儲器裝置，例如，根據(jù)以上描述的實(shí)施例構(gòu)造的快閃存儲器裝置210、310、400、500。也就是說，存儲器裝置210、310、400、500為并入有一個或一個以上新興NV存儲器元件的NAND快閃 存儲器裝置，如上文所描述的集合。系統(tǒng)600可為計(jì)算機(jī)系統(tǒng)、相機(jī)系統(tǒng)、個人數(shù)字助理(PDA)、蜂窩式電話、智能電話、過程控制系統(tǒng)或采用處理器及相關(guān)聯(lián)存儲器的任一系統(tǒng)。系統(tǒng)600包括中央處理單元(CPU)602，例如，微處理器，其經(jīng)由總線610與快閃存儲器210、310、400、500及I/O裝置612通信。必須注意，總線610可為處理器系統(tǒng)中通常使用的一系列總線及橋接器，但僅出于方便的目的，總線610已圖解說明為單個總線。盡管圖解說明了第二 I/O裝置614，但對實(shí)踐以上描述的實(shí)施例未必是必要的。系統(tǒng)600還包括隨機(jī)存取存儲器裝置616且可包括只讀存儲器裝置(未展示)及外圍裝置，例如(如此項(xiàng)技術(shù)中眾所周知)還經(jīng)由總線610與CPU 602通信的軟盤驅(qū)動器604及壓縮磁盤(⑶)ROM驅(qū)動器606。圖11展示并入有根據(jù)本文揭示的實(shí)施例構(gòu)造的至少一個快閃存儲器裝置400、500的通用串行總線(USB)存儲器裝置700。裝置700包括電及機(jī)械連接到印刷電路板710的USB連接器702。連接器702允許將裝置700插入于計(jì)算機(jī)或其它裝置的USB端口內(nèi)以允許在裝置700與計(jì)算機(jī)等之間交換數(shù)據(jù)。此外，裝置700的電力也將來自USB端口。印刷電路板710包含電連接到USB連接器702的USB接口(I/F)芯片712。USB接口 712電連接到控制器714且與其通信?？刂破?14控制快閃存儲器裝置400、500且經(jīng)由總線720與其通信?？刂破?14還經(jīng)由總線720控制發(fā)光二極管718。通常，發(fā)光二極管718經(jīng)控制以在存取快閃存儲器裝置400、500時閃爍。圖11還圖解說明可用作裝置700的時鐘的振蕩器716。應(yīng)了解，盡管已將所述實(shí)施例描述為使用NAND快閃存儲器陣列，但可使用其它類型的非易失性快閃存儲器來實(shí)踐實(shí)施例。舉例來說，可在所圖解說明的實(shí)施例中的任一者中使用NOR及AND型快閃存儲器陣列。還應(yīng)了解，也可使用新興NV存儲器元件來存儲已從常規(guī)存儲器單元讀取的數(shù)據(jù)。另外，應(yīng)了解，可使用新興NV存儲器元件來存儲可在NAND芯片的整個壽命期間獲取的關(guān)于其性能及可靠性的修整及熔絲信息以及診斷數(shù)據(jù)(例如，編程時間、擦除時間、循環(huán)信息、有故障的位或塊的數(shù)目)。以上描述及圖式圖解說明各種實(shí)施例。應(yīng)了解，在不背離所請求發(fā)明的精神及范圍的情況下可做出對這些實(shí)施例的修改(即使當(dāng)前不可預(yù)見)，所請求發(fā)明的精神及范圍由以上權(quán)利要求書界定。
權(quán)利要求
1.一種存儲器裝置，其包含 基于晶體管的非易失性存儲器元件陣列；及 耦合到所述陣列的電路，所述電路包含用于存儲待存儲于所述陣列中的數(shù)據(jù)及/或存儲先前存儲于所述陣列中的數(shù)據(jù)的多個新興非易失性存儲器元件。
2.根據(jù)權(quán)利要求I所述的裝置，其中所述新興非易失性存儲器元件包含相變存儲器元件。
3.根據(jù)權(quán)利要求I所述的裝置，其中所述新興非易失性存儲器元件包含磁阻式存儲器元件。
4.根據(jù)權(quán)利要求I所述的裝置，其中所述新興非易失性存儲器元件包含電阻式存儲器元件。
5.根據(jù)權(quán)利要求I所述的裝置，其中所述新興非易失性存儲器元件包含鐵電存儲器元件。
6.根據(jù)權(quán)利要求I所述的裝置，其中所述新興非易失性存儲器元件包含自旋轉(zhuǎn)移矩存儲器元件。
7.根據(jù)權(quán)利要求I所述的裝置，其中所述新興非易失性存儲器元件包含納米管存儲器元件。
8.根據(jù)權(quán)利要求I所述的裝置，其中所述陣列包含NAND快閃存儲器且被組織成具有頁大小的多個頁，且其中所述多個新興非易失性存儲器元件的數(shù)目等于所述頁大小。
9.根據(jù)權(quán)利要求I所述的裝置，其中所述電路進(jìn)一步包含感測電路。
10.根據(jù)權(quán)利要求9所述的裝置，其中所述感測電路包含數(shù)據(jù)鎖存器及高速緩沖存儲器鎖存器，且所述鎖存器每一者包括若干個新興非易失性存儲器元件。
11.根據(jù)權(quán)利要求I所述的裝置，其中所述陣列包含NAND快閃存儲器陣列且被組織成具有塊大小的多個塊，且其中所述多個新興非易失性存儲器元件被組織成具有所述塊大小的至少一個塊。
12.根據(jù)權(quán)利要求I所述的裝置，其中所述陣列包含NAND快閃存儲器陣列且被組織成具有塊大小的多個塊，且其中所述多個新興非易失性存儲器元件被組織成具有所述塊大小的一個以上塊。
13.一種快閃存儲器裝置，其包含 基于晶體管的非易失性存儲器單元陣列，所述陣列被組織成多個存儲器塊，每一存儲器塊包含多個存儲器頁；及 電耦合到所述陣列的高速緩沖存儲器，所述高速緩沖存儲器包含用于存儲待存儲于所述陣列中的數(shù)據(jù)的多個新興非易失性存儲器元件，所述新興非易失性存儲器元件被組織成至少一個存儲器塊。
14.根據(jù)權(quán)利要求13所述的快閃存儲器裝置，其中所述陣列及高速緩沖存儲器電路位于同一模塊中。
15.根據(jù)權(quán)利要求13所述的快閃存儲器裝置，其中所述陣列及所述高速緩沖存儲器電路位于同一電路板上。
16.根據(jù)權(quán)利要求13所述的快閃存儲器裝置，其中所述高速緩沖存儲器與所述陣列堆疊于同一芯片封裝中。
17.根據(jù)權(quán)利要求13所述的快閃存儲器裝置，其中所述新興非易失性存儲器元件被組織成多個存儲器塊。
18.根據(jù)權(quán)利要求17所述的快閃存儲器裝置，其中存儲于所述存儲器塊中的數(shù)據(jù)在被編程到所述陣列中的存儲器塊中之前經(jīng)錯誤校正。
19.根據(jù)權(quán)利要求17所述的快閃存儲器裝置，其中存儲于所述存儲器塊中的數(shù)據(jù)在被編程到所述陣列中的存儲器塊中之前經(jīng)受片段固定。
20.根據(jù)權(quán)利要求17所述的快閃存儲器裝置，其中至少一個新興非易失性存儲器塊用作所述陣列中的壞存儲器塊的冗余塊。
21.一種操作快閃存儲器裝置的方法，所述快閃存儲器裝置包含基于晶體管的非易失性存儲器元件陣列及耦合到所述陣列的電路，所述電路包含多個新興非易失性存儲器元件，所述方法包含 將數(shù)據(jù)存儲于至少一個新興非易失性存儲器元件中；及 在編程操作期間將所述所存儲的數(shù)據(jù)拷貝到快閃存儲器單元陣列中。
22.根據(jù)權(quán)利要求21所述的方法，其進(jìn)一步包含在將所述所存儲的數(shù)據(jù)拷貝到所述陣列中之前對所述所存儲的數(shù)據(jù)執(zhí)行錯誤校正。
23.根據(jù)權(quán)利要求21所述的方法，其進(jìn)一步包含在將所述所存儲的數(shù)據(jù)拷貝到所述陣列中之前對所述所存儲的數(shù)據(jù)執(zhí)行片段固定。
24.根據(jù)權(quán)利要求21所述的方法，其中將所述陣列組織成多個存儲器塊，且所述方法進(jìn)一步包含 將壞存儲器塊映射到新興非易失性存儲器元件塊；及 將所述所存儲的數(shù)據(jù)拷貝到所述新興非易失性存儲器元件塊中。
25.根據(jù)權(quán)利要求21所述的方法，其中所述所存儲的數(shù)據(jù)為所述存儲器裝置的修整信息。
26.根據(jù)權(quán)利要求21所述的方法，其中所述所存儲的數(shù)據(jù)為所述存儲器裝置的熔絲信息。
27.根據(jù)權(quán)利要求21所述的方法，其中所述所存儲的數(shù)據(jù)為所述存儲器裝置的診斷數(shù)據(jù)。
全文摘要
本發(fā)明提供存儲器裝置及操作存儲器裝置的方法，例如涉及用新興非易失性存儲器(NV)元件取代典型靜態(tài)及/或動態(tài)組件的存儲器架構(gòu)的那些存儲器裝置及方法。所述新興NV存儲器元件可取代常規(guī)鎖存器，可充當(dāng)快閃存儲器陣列與外部裝置之間的高速度接口，且還可用作快閃存儲器陣列的高性能高速緩沖存儲器。
文檔編號G11C16/10GK102804276SQ201080026842
公開日2012年11月28日 申請日期2010年6月4日 優(yōu)先權(quán)日2009年6月15日
發(fā)明者拉明·古德西 申請人:美光科技公司