專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，特別是涉及參照著參照電壓確定輸入信號(hào)的邏輯值的半導(dǎo)體裝置。
背景技術(shù)：
用于信息處理裝置等的半導(dǎo)體裝置中，從外部供給作為基準(zhǔn)電壓的參照電壓(Vref)，根據(jù)該參照電壓，由接收器確定輸入信號(hào)的邏輯值。這種半導(dǎo)體裝置例如有DRAM(DynamiCRandom Access Memory)等存儲(chǔ)器芯片。這種半導(dǎo)體裝置，例如在使用2個(gè)邏輯值的情況下，從參照電壓中把某固定電壓以上的大輸入電壓作為邏輯值“1”來(lái)讀取，從參照電壓中把某固定電壓以上的小輸入電壓作為邏輯值“0”來(lái)讀取。
然而，近年來(lái)隨著半導(dǎo)體裝置所使用的信號(hào)的高速化，由在參照電壓上的噪聲重疊引起的邏輯問(wèn)題而引發(fā)的半導(dǎo)體裝置誤操作的現(xiàn)象逐漸顯著。為了確保用于這些半導(dǎo)體裝置穩(wěn)定動(dòng)作的足夠的噪聲容限，必須使參照電壓低噪聲化。
使參照電壓低噪聲化的現(xiàn)有半導(dǎo)體裝置安裝技術(shù)中，公知的有如下技術(shù)在供電網(wǎng)上加入某固定值以上的電阻值，由此把參照電壓所產(chǎn)生的噪聲引起的振動(dòng)噪聲從阻尼振動(dòng)轉(zhuǎn)換成過(guò)阻尼，從而在短時(shí)間內(nèi)把電源的波動(dòng)抑制下來(lái)(參照專利文獻(xiàn)1)。此外，公知的還有如下技術(shù)在參照電壓的配線上附加靜電電容，從而除去噪聲(參照專利文獻(xiàn)2)。
專利文獻(xiàn)1特開(kāi)2006-32823號(hào)公報(bào)專利文獻(xiàn)2特開(kāi)2000-113003號(hào)公報(bào)根據(jù)本發(fā)明人的分析，參照電壓相關(guān)的噪聲有以下5種。
(1)第1噪聲是DC降，即DC的電位降引起的噪聲。在使用2個(gè)邏輯值的半導(dǎo)體裝置中，一般把參照電壓取為電源與接地之間的中間電位。但是，供電路徑的電阻大時(shí)，該供電路徑上的DC電位降變大，使得低于(或高于)本應(yīng)有的中間電位。
(2)第2噪聲是共模的電源/接地噪聲，即在電源/接地以相同相位波動(dòng)的情況下參照電壓所產(chǎn)生的噪聲。例如，相當(dāng)于在半導(dǎo)體存儲(chǔ)器的讀命令時(shí)的同步開(kāi)關(guān)輸出噪聲(Simultaneous Switching OutputNoiseSSO噪聲)等。
(3)第3噪聲是差模的電源/接地噪聲，即在電源/接地以相反相位波動(dòng)的情況下參照電壓所產(chǎn)生的噪聲。例如，相當(dāng)于在半導(dǎo)體裝置內(nèi)的核心電路動(dòng)作時(shí)產(chǎn)生的電源/接地噪聲等。
(4)第4噪聲是阻尼振動(dòng)噪聲，即因核心電路等的配電而在參照電壓的線上電流被激勵(lì)時(shí)產(chǎn)生的阻尼振動(dòng)型的噪聲。在把半導(dǎo)體封裝或半導(dǎo)體芯片的參照電壓的供電網(wǎng)的供電路徑看作2次電路時(shí)，通過(guò)根據(jù)2次電路的電方程式求得的條件式，在供電電路上產(chǎn)生的噪聲電流滿足欠阻尼振動(dòng)的條件的情況下，產(chǎn)生上述第4噪聲。
(5)第5噪聲是外來(lái)噪聲，即在半導(dǎo)體芯片外產(chǎn)生的參照電壓與接地(或電源)之間的電位差變動(dòng)噪聲。例如有串?dāng)_噪聲等，其通過(guò)與參照電壓的配線相鄰的配線間的電磁耦合而產(chǎn)生。
然而，在專利文獻(xiàn)1中記載的半導(dǎo)體裝置中，在參照電壓的供電網(wǎng)中以串聯(lián)的方式插入電阻，因此如果該電阻過(guò)大，則在插入電阻部上產(chǎn)生DC電壓降，從而因DC降導(dǎo)致噪聲容限變窄。此外，僅通過(guò)電阻，參照電壓無(wú)法跟隨電源/接地噪聲的波動(dòng)，因此應(yīng)對(duì)電源/接地的共模式波動(dòng)是較弱的。
利用圖9對(duì)該情形進(jìn)行說(shuō)明。在圖9中，Vddq表示電源電位的變動(dòng)，Vss表示接地電位的變動(dòng)，Signal表示跟隨Vddq的波動(dòng)的信號(hào)(例如返回通路不是接地而是電源的信號(hào))的一例。此外，該Signal本來(lái)的邏輯值表示成“Signal的邏輯值”(0110011)。Vref 2相當(dāng)于專利文獻(xiàn)1中的參照電壓。Vref 2不跟隨外部噪聲，總是保持固定電位。因此，在產(chǎn)生如時(shí)間帶B所示的、電源/接地以相同相位強(qiáng)烈波動(dòng)的共模噪聲時(shí)，噪聲容限變小(圖9的點(diǎn)B)。
另一方面，在以接地為基準(zhǔn)附加靜電電容的專利文獻(xiàn)2所述的半導(dǎo)體裝置中，在產(chǎn)生阻尼振動(dòng)噪聲或電源/接地的相位相反的噪聲的情況下，對(duì)這些噪聲的降低效果較小。
在此利用圖9對(duì)該情形進(jìn)行說(shuō)明。在圖9中，Vref 1相當(dāng)于專利文獻(xiàn)2中的參照電壓。此時(shí)，Vref 1只跟隨Vss波動(dòng)，因此在產(chǎn)生如時(shí)間帶A所示的、電源/接地以相反相位強(qiáng)烈波動(dòng)的差模噪聲時(shí)，噪聲容限變小(圖9的點(diǎn)A)。

發(fā)明內(nèi)容
在本發(fā)明中，通過(guò)對(duì)在參照電壓的配線上串聯(lián)連接的電阻元件、和插入在Vref與Vss及/或Vdd之間的電容元件進(jìn)行適當(dāng)組合，從而實(shí)現(xiàn)參照電壓的低噪聲化。具體而言，通過(guò)適用以下3個(gè)技術(shù)中的任意一個(gè)，確保在接收器(輸入電路)中的參照電壓的噪聲容限。
第1技術(shù)基于保護(hù)電阻和補(bǔ)償電容的組合，上述保護(hù)電阻串聯(lián)連接在參照電壓的供電網(wǎng)上，上述補(bǔ)償電容在電源/接地雙方選取基準(zhǔn)。
第2技術(shù)基于保護(hù)電阻、補(bǔ)償電容、以及電阻的組合，上述保護(hù)電阻串聯(lián)連接在參照電壓的供電網(wǎng)上，上述補(bǔ)償電容在電源/接地雙方選取基準(zhǔn)，上述電阻插入補(bǔ)償電容與電源或接地之間。
第3技術(shù)基于可變保護(hù)電阻和補(bǔ)償電容的組合，上述可變保護(hù)電阻串聯(lián)連接在參照電壓的供電網(wǎng)上，根據(jù)半導(dǎo)體裝置的動(dòng)作來(lái)改變電阻值，上述補(bǔ)償電容在電源或接地中的一方選取基準(zhǔn)。
在第1技術(shù)中，從電源/接地雙方選取補(bǔ)償電容的基準(zhǔn)，從而抑制第2及第3噪聲。進(jìn)而通過(guò)使用預(yù)定值以上的保護(hù)電阻，從而抑制第4噪聲，并且通過(guò)由保護(hù)電阻和補(bǔ)償電容的組合構(gòu)成低通濾波器(LowPass FilterLPF)，從而抑制第5噪聲。此外，還通過(guò)選擇不過(guò)大的、適當(dāng)值的保護(hù)電阻，從而將第1噪聲限制在最小范圍內(nèi)。
第2技術(shù)，使串聯(lián)連接在參照電源的配線上的保護(hù)電阻的電阻值減小，與此相應(yīng)地在電容側(cè)插入必要的電阻，從而可以比第1技術(shù)更減小DC降。但是，應(yīng)對(duì)外來(lái)噪聲的可容許性低于第1技術(shù)。
在第3技術(shù)中，使用可變保護(hù)電阻，從而根據(jù)半導(dǎo)體裝置的動(dòng)作來(lái)改變電阻值，以使在該動(dòng)作中產(chǎn)生的噪聲進(jìn)一步降低，由此抑制第1～第5噪聲。
進(jìn)一步具體而言，本發(fā)明的一個(gè)方面涉及的半導(dǎo)體裝置包括輸入端子，輸入?yún)⒄针妷海惠斎腚娐?；?電阻元件，連接在輸入電路的輸入端與輸入端子之間；第1電容元件，連接在輸入端與半導(dǎo)體裝置內(nèi)的電源配線之間；以及第2電容元件，連接在輸入端與半導(dǎo)體裝置內(nèi)的接地配線之間。
在第1展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選根據(jù)參照電壓的供電網(wǎng)的阻抗特性，確定第1電阻元件的電阻值。
在第2展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選將以下3個(gè)電阻值中的最大電阻值設(shè)為第1電阻元件的電阻值(a)第1電阻元件的第1電阻值，使得由第1電阻元件和第1及第2電容元件并聯(lián)連接而構(gòu)成的低通濾波器的截止頻率成為半導(dǎo)體裝置的時(shí)鐘頻率；(b)第1電阻元件的第2電阻值，使得由參照電壓用配線與接地配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件；(c)第1電阻元件的第3電阻值，使得由參照電壓用配線與電源配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件。
在第3展開(kāi)方式的半導(dǎo)體裝置中，也可以把第1電容元件置換成第1電容元件和第2電阻元件的級(jí)聯(lián)電路，把第2電容元件置換成第2電容元件和第3電阻元件的級(jí)聯(lián)電路。
在第4展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選根據(jù)輸入電路中的噪聲靈敏度，確定第1電容元件與第2電容元件的電容比。
在第5展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選電容比是以下兩個(gè)容許電壓之比，即輸入電路的輸入端的電壓電平、為接地側(cè)時(shí)的噪聲容許電壓與為電源側(cè)時(shí)的噪聲容許電壓之比。
在第6展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選第2電阻元件的電阻值和第1電阻元件的電阻值之和是，由參照電壓用配線和電源配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的值，第3電阻元件的電阻值和第1電阻元件的電阻值之和是，由參照電壓用配線和接地配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的值。
本發(fā)明的其他方面涉及的半導(dǎo)體裝置包括輸入端子，輸入?yún)⒄针妷?；輸入電路；可變電阻元件，連接在輸入電路的輸入端與輸入端子之間；電容元件，連接在輸入端與半導(dǎo)體裝置內(nèi)的電源或接地配線之間；以及電阻控制電路，對(duì)可變電阻元件的電阻值進(jìn)行控制。
在第7展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選可變電阻元件包括MOS晶體管，其控制端子的電壓由電阻控制電路來(lái)控制。
在第8展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選電阻控制電路進(jìn)行控制以使可變電阻元件的電阻值至少取如下2個(gè)值(a)使得由可變電阻元件和電容元件構(gòu)成的低通濾波器的截止頻率成為半導(dǎo)體裝置的時(shí)鐘頻率的可變電阻元件的電阻值；(b)使得在電容元件與電源配線連接時(shí)，由參照電壓用配線和電源配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件，在電容元件與接地配線連接時(shí)，由參照電壓用配線和接地配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的可變電阻元件的電阻值。
在第9展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選電阻控制電路，根據(jù)半導(dǎo)體裝置的動(dòng)作模式，控制可變電阻元件的電阻值。
在第10展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選半導(dǎo)體裝置是DRAM，動(dòng)作模式由對(duì)該DRAM的命令來(lái)確定。
在第11展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選電阻控制電路，根據(jù)命令的產(chǎn)生所持續(xù)的時(shí)間經(jīng)過(guò)，控制可變電阻元件的電阻值。
在第12展開(kāi)方式的半導(dǎo)體裝置中，優(yōu)選電阻控制電路，在命令屬于第1命令群的情況下，在執(zhí)行命令時(shí)降低可變電阻元件的電阻值，在命令屬于第2命令群的情況下，在命令執(zhí)行后經(jīng)過(guò)預(yù)定時(shí)間后，在固定時(shí)間內(nèi)降低可變電阻元件的電阻值。
根據(jù)本發(fā)明，可以降低參照電壓的噪聲，從而進(jìn)一步確保輸入電路中的參照電壓的噪聲容限。因此，可以實(shí)現(xiàn)進(jìn)一步提高半導(dǎo)體裝置高速動(dòng)作中的穩(wěn)定性。


圖1是表示本發(fā)明的第1實(shí)施例的半導(dǎo)體裝置的主要部分的電路圖。
圖2是表示本發(fā)明的第1實(shí)施例的、具有2個(gè)Vref輸入的半導(dǎo)體裝置的結(jié)構(gòu)的框圖。
圖3是表示本發(fā)明的第2實(shí)施例的容許電壓的測(cè)量方法的概念的圖。
圖4是表示本發(fā)明的第3實(shí)施例的半導(dǎo)體裝置的主要部分的電路圖。
圖5是表示本發(fā)明的第3實(shí)施例的、具有2個(gè)Vref輸入的半導(dǎo)體裝置的結(jié)構(gòu)的框圖。
圖6是表示本發(fā)明的第4實(shí)施例的半導(dǎo)體裝置的主要部分的電路圖。
圖7是表示本發(fā)明的第4實(shí)施例的可變電阻元件的具體結(jié)構(gòu)的電路圖。
圖8是表示由電阻控制電路控制的可變電阻元件的電阻值控制的時(shí)間表的圖。
圖9是表示噪聲波形的變動(dòng)的圖。
圖10是用于說(shuō)明Off-Chip(片外)SSO噪聲的產(chǎn)生原理的電路圖。
圖11是用于說(shuō)明On-Chip(片上)SSO噪聲的產(chǎn)生原理的電路圖。
圖12是表示在欠阻尼狀態(tài)下產(chǎn)生的On-chip-SSO噪聲波形。
具體實(shí)施例方式
在對(duì)實(shí)施方式進(jìn)行說(shuō)明之前，對(duì)背景技術(shù)中列舉的5個(gè)噪聲中的(2)、(3)、(4)噪聲的產(chǎn)生原理進(jìn)行說(shuō)明。做此說(shuō)明的理由是，因?yàn)檫@3個(gè)噪聲的產(chǎn)生對(duì)電阻值的選擇及電容的配置有較大的影響。在這3個(gè)噪聲的相關(guān)說(shuō)明之后，對(duì)用于把(1)～(5)的噪聲抑制得較小的接收器側(cè)的要求進(jìn)行匯總，最后對(duì)實(shí)現(xiàn)降低這些噪聲的實(shí)施方式進(jìn)行說(shuō)明。
首先對(duì)(2)、(3)、(4)噪聲的產(chǎn)生原理進(jìn)行說(shuō)明。在噪聲(2)、(3)、(4)中，首先為了說(shuō)明噪聲(2)、(3)，例舉了同步開(kāi)關(guān)輸出噪聲(Simultaneous Switching Output噪聲SSO噪聲)。如專利文獻(xiàn)1中的說(shuō)明，SSO噪聲包括如下兩種噪聲Off-chip之間的噪聲(Off-Chip SSO噪聲)，因從供電系統(tǒng)向信號(hào)路徑流過(guò)急劇的電流而產(chǎn)生；和On-Chip噪聲(On-Chip SSO噪聲)，根據(jù)芯片內(nèi)核心電路的動(dòng)作在供電電路回路上產(chǎn)生電流，由此產(chǎn)生。
首先，利用圖10對(duì)Off-Chip SSO噪聲的產(chǎn)生原理進(jìn)行說(shuō)明。圖10表示通過(guò)輸出緩沖器的CMOS電路的切換向芯片外傳送電信號(hào)的半導(dǎo)體裝置的內(nèi)部電路的示意圖。半導(dǎo)體裝置，由半導(dǎo)體芯片101和將其封裝的半導(dǎo)體封裝102構(gòu)成，以接地電位Vss為基準(zhǔn)，從系統(tǒng)板供給電源電壓Vddq。在圖10中，為了將附圖簡(jiǎn)化，只圖示了CMOS電路的輸出緩沖器(PMOS晶體管103和NMOS晶體管104)的一級(jí)、和CMOS電路的前置緩沖器(PMOS晶體管105和NMOS晶體管106)的一級(jí)，但實(shí)際上存在多個(gè)輸出緩沖器及前置緩沖器。成為本次問(wèn)題的噪聲，假設(shè)的是多個(gè)CMOS元件同時(shí)向相同方向配電的情況，因此只圖示一組電路。此外，為了附圖的簡(jiǎn)化，半導(dǎo)體封裝中的供電線也把電源線和接地線統(tǒng)一表示成一根，但實(shí)際上多數(shù)情況下是由多根線進(jìn)行供電。
現(xiàn)在，考慮輸出緩沖器的CMOS電路從高電平轉(zhuǎn)換成低電平輸出的情況。此時(shí)，信號(hào)線和Vss短路，因此積累在信號(hào)線上的電荷如電流151所示流動(dòng)。在這里，在半導(dǎo)體芯片上的片上電容器(On-ChipCapacitor)107具有足夠大的電容值的情況下，為了將芯片內(nèi)的Vddq和Vss的電位差保持恒定，在電源/接地/信號(hào)線上產(chǎn)生如電流152所示的電流。此時(shí)的電流的時(shí)間變化與半導(dǎo)體封裝的電源/接地部的電感的乘積作為電壓而產(chǎn)生，成為電源/接地噪聲。從圖10可知，電源側(cè)和接地側(cè)的配電電流，在相同方向上隨時(shí)間變化。結(jié)果，此時(shí)產(chǎn)生的電源/接地噪聲表現(xiàn)為如圖9的時(shí)間帶B的波形所示的共模噪聲的振動(dòng)。以上是Off-Chip SSO噪聲產(chǎn)生的原理和波形的說(shuō)明，這是共模的電源/接地噪聲的典型例。
接下來(lái)，利用圖11對(duì)On-Chip SSO噪聲進(jìn)行說(shuō)明。圖11所示的電路與圖10相同，省略其說(shuō)明。現(xiàn)在，考慮輸出緩沖器的CMOS電路從高電平轉(zhuǎn)換成低電平的情況。在輸出緩沖器是高電平時(shí)，前置緩沖器是低電平狀態(tài)。此時(shí)，輸出緩沖器的PMOS晶體管103的漏極-源極之間的電容放電(為了漏極-源極之間不存在電位差)，NMOS晶體管104的漏極-源極之間的電容充電。另一方面，前置緩沖器的PMOS晶體管105的電容充電，NMOS晶體管106的電容放電。接下來(lái)，考慮輸出從高電平向低電平轉(zhuǎn)換時(shí)的電荷的流動(dòng)。為了轉(zhuǎn)換成低電平，接通輸出緩沖器的NMOS晶體管104，因此前置緩沖器的PMOS晶體管105接通。由此，充電到前置緩沖器的PMOS晶體管105的電容上的電荷被放電。為了補(bǔ)充經(jīng)該放電而失去的PMOS晶體管105的電荷，從距前置緩沖器最近的、作為電荷儲(chǔ)藏庫(kù)的片上電容器107供給電荷。此時(shí)的電流路徑，如圖11中的電流153所示。因此，暫時(shí)變成片上電容器107的電荷量不足的狀態(tài)，為了進(jìn)行補(bǔ)充，從供電線供給電荷。即，經(jīng)由半導(dǎo)體封裝102的電源線和接地線，產(chǎn)生如電流154的路徑所示的電流，從而片上電容器107被充電。半導(dǎo)體封裝102的配線中電感是支配性的，并且芯片內(nèi)的配線電感非常小，因此幾乎可以忽略，電流154流過(guò)的電流路徑的等效電路，可以視為RLC串聯(lián)2次電路，其串聯(lián)連接了半導(dǎo)體封裝102的配線電感Lpkg(＝Lp+Lg)、半導(dǎo)體芯片101的片上電容器107的電容Cdec、以及低配線電阻Rpg。在這種電路中，數(shù)學(xué)上已知以下公式(1)所示的電路方程成立d2Vc/dt2+Rpg/Lpkg*dVc/dt+1/(Lpkg*Cdec)*Vc＝0…公式(1)。
其中，Vc是片上電容器107的電極間電位差。
在這里新定義以下2個(gè)參數(shù)ω0≡1/sqrt(Lpkg*Cdev)…公式(2)α≡Rpg/(2*Lpkg) …公式(3)。
利用公式(2)定義的ω0和公式(3)定義的α，把表示電路的品質(zhì)的參數(shù)(Quality factor)Q表示成公式(4)Q≡ω0/(2α)＝sqrt(Lpkg/Cdec)/Rpg＝ω0*Lpkg/Rpg…公式(4)。
根據(jù)該Q值與1/2的大小關(guān)系，零次輸入響應(yīng)表示以下3種振動(dòng)。
首先，Q＞1/2時(shí)為欠阻尼，電流如公式(5)所示I＝I0*exp(-αt)*cos(ωd*t+φ)…公式(5)。
其中，I0是電路電壓初始狀態(tài)或由電感、電容決定的最大電流振幅值，φ是相位，ωd是由以下公式(6)定義的角頻率ωd≡sqrt(ω02-α2)…公式(6)。
在供電線上產(chǎn)生這種電流時(shí)，電源、及接地的電感上產(chǎn)生以下公式(7)所示的電壓噪聲Vsso＝k*exp(-αt)*sin(ωd*t+φ)…公式(7)其中，k表示最大噪聲振幅。這是基于電感上產(chǎn)生的電壓由電感與電流的時(shí)間微分的乘積決定。圖12表示欠阻尼狀態(tài)中產(chǎn)生的On-chip-SSO噪聲波形。
作為普通半導(dǎo)體芯片及半導(dǎo)體封裝的物理量，設(shè)Rpg＝200mΩ、Cdec＝500pF、Lpkg＝1nH，則為Q＞＞1/2的欠阻尼狀態(tài)，作為噪聲平息所需要的時(shí)間的衰減時(shí)間τ(＝1/α)為10ns左右。這相對(duì)于1GHz的信號(hào)是10個(gè)周期的長(zhǎng)度。
相對(duì)于這種欠阻尼噪聲，噪聲振動(dòng)立即平息的狀態(tài)稱為過(guò)阻尼，達(dá)到該狀態(tài)的條件是Q＜1/2。此外，欠阻尼和過(guò)阻尼的邊界狀態(tài)稱為臨界阻尼，其條件是Q＝1/2。
在電源線上產(chǎn)生上述3種中的任意一種狀態(tài)的噪聲，會(huì)在共有電源(線)/接地(線)的輸出緩沖器的信號(hào)線上產(chǎn)生噪聲，從而成為問(wèn)題。
通常，電源/接地線設(shè)計(jì)成低電阻，因此Rpg較小。因此是Q＞＞1/2的狀況，是欠阻尼的狀態(tài)，產(chǎn)生圖12所示的On-Chip-SSO噪聲。此外，從圖11的電流的流動(dòng)可知，該噪聲的極性，在電源側(cè)和接地側(cè)顯示為在相反方向上隨時(shí)間變化，因此表示相位反轉(zhuǎn)的差模噪聲波形。這是如圖9的時(shí)間帶A所示的波形。
以上是On-Chip SSO噪聲產(chǎn)生的原理和波形的說(shuō)明，這是差模的電源/接地噪聲的典型例。
最后是(4)噪聲的說(shuō)明，(4)噪聲可以認(rèn)為是上述On-Chip SSO噪聲適用在Vref上的情況。由Vref、Vss(或Vddq)之間的電容(寄生電容、補(bǔ)償電容等)的充放電，根據(jù)從供電網(wǎng)的2次電路電方程中求得的條件式，在供電電路中產(chǎn)生的噪聲電流滿足欠阻尼振動(dòng)的條件的情況下產(chǎn)生(4)噪聲。
以上，對(duì)(2)、(3)、(4)噪聲進(jìn)行了說(shuō)明，根據(jù)這些對(duì)應(yīng)對(duì)噪聲(1)及(5)的、在輸入電路(接收器)中的要求條件進(jìn)行匯總，則如下。
(1)應(yīng)對(duì)DC降的、在接收器中的要求是DC降盡可能小。因此優(yōu)選Vref供電網(wǎng)的DC電阻值不要過(guò)大。
(2)對(duì)于共模的電源/接地噪聲，要求接收器上的Vref隨著電源或接地的波動(dòng)以相同相位波動(dòng)的狀態(tài)。這是圖9所示的Vref 1相對(duì)于Vss一起波動(dòng)，可知正處于這種狀態(tài)的時(shí)刻，在產(chǎn)生共模噪聲的時(shí)間帶B中，噪聲容限最大。
(3)對(duì)于差模的電源/接地噪聲，要求Vref取電源和接地的中間電位的狀態(tài)。這是如圖9的Vref 2所示的狀態(tài)，可知在產(chǎn)生差模噪聲的時(shí)間帶A中，此時(shí)的噪聲容限最大。
(4)對(duì)于阻尼振動(dòng)噪聲，要求Vref供電網(wǎng)的2次電路的電參數(shù)是滿足過(guò)阻尼條件的供電參數(shù)。
(5)對(duì)于外來(lái)噪聲，要求外來(lái)噪聲的主要頻率成分不混入接收器電路中。
基本滿足上述要求條件的半導(dǎo)體裝置具有輸入端子，輸入?yún)⒄针妷?；輸入電?接收器電路)；電阻元件，連接在輸入電路的輸入端與輸入端子之間1個(gè)或2個(gè)電容元件，連接在輸入端與半導(dǎo)體裝置內(nèi)的電源及/或接地配線之間。這種結(jié)構(gòu)的半導(dǎo)體裝置，可以降低輸入電路的輸入端上的參照電壓的噪聲，從而提高參照電壓的噪聲容限。下面，根據(jù)實(shí)施例，參照附圖進(jìn)行具體說(shuō)明。
實(shí)施例1圖1是表示本發(fā)明的第1實(shí)施例的半導(dǎo)體裝置的主要部分的電路圖。在圖1中，半導(dǎo)體裝置由半導(dǎo)體芯片11a、和搭載半導(dǎo)體芯片11a的半導(dǎo)體封裝12構(gòu)成。半導(dǎo)體芯片11a包括輸入電路13；焊盤(pán)(pad)14，輸入?yún)⒄针妷?；電阻元件R1，被插入在焊盤(pán)14與輸入電路13的輸入端之間；電容元件C1，被插入在輸入電路13的輸入端與電源VDD之間；以及電容元件C2，被插入在輸入電路13的輸入端與接地VSS之間。在這里，設(shè)電阻元件R1的電阻值為Rrr、電容元件C1的電容(電容)為Crd、電容元件C2的電容為Crs。另外，半導(dǎo)體芯片11a還包括其他各種電路，但與本發(fā)明的無(wú)關(guān)，因此省略說(shuō)明。
在半導(dǎo)體封裝12中，在將半導(dǎo)體芯片11a的電源VDD與外部的電源Vdd連接的配線上具有自感Ldd，在將半導(dǎo)體芯片11a的焊盤(pán)14與外部的參照電壓Vref連接的配線上具有自感Lrr，在半導(dǎo)體芯片11a的接地VSS與外部的接地Vss連接的配線上具有自感Lss。
這種結(jié)構(gòu)的半導(dǎo)體裝置，實(shí)現(xiàn)用于解決問(wèn)題的第1技術(shù)。在這里優(yōu)選的是，把2個(gè)電容Crd、Crs的大小設(shè)為相等，電阻值Rrr取以下3個(gè)值中的最大值Rrr1＝1/[2π(Crd+Crs)fck]…公式(8)Rrr2＝2[(Lrr+Lss)/Crs]0.5…公式(9)Rrr3＝2[(Lrr+Ldd)/Crd]0.5…公式(10)。
其中，fck是在半導(dǎo)體裝置中使用的時(shí)鐘頻率。但是在組裝有對(duì)象半導(dǎo)體裝置的系統(tǒng)中，時(shí)鐘頻率以下的特定頻率fp的Vref噪聲顯然較大的情況下，優(yōu)選使用該fp，以此代替公式(8)中的fck。
各電阻值的意義在于，Rrr 1是RC濾波器的特征頻率成為時(shí)鐘頻率的電阻值，以使時(shí)鐘頻率的噪聲被由保護(hù)電阻和電容形成的LPF截止。Rrr 2是由Vref配線和接地配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的電阻值，Rrr 3是由Vref配線和電源配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的電阻值。
例如，在Crd＝5pF、Crs＝5pF、fck＝500MHz、Lrr＝3nH、Lss＝1nH、Ldd＝1nH的半導(dǎo)體裝置中，計(jì)算求出的Rrr1、Rrr2、Rrr3分別為，Rrr1＝31.8Ω、Rrr2＝Rrr3＝56.6Ω。此時(shí)，選擇最大電阻值，則優(yōu)選Rrr為56.6Ω左右。
接下來(lái)，在半導(dǎo)體裝置是上述說(shuō)明的結(jié)構(gòu)時(shí)，對(duì)(1)～(5)的噪聲降低的理由進(jìn)行說(shuō)明。
(1)DC降將電阻值Rrr設(shè)為適當(dāng)值，而不使用過(guò)大的值，因此可以盡可能減小DC降。
(2)共模噪聲和(3)差模噪聲取電容時(shí)以電源/接地這兩者為基準(zhǔn)，從而其效果為，其波動(dòng)相對(duì)于電源/接地的波動(dòng)始終保持中間電位，因此沒(méi)有問(wèn)題。
(4)阻尼振動(dòng)噪聲以Vref供電網(wǎng)滿足過(guò)阻尼條件的方式取Rrr的值，因此沒(méi)有問(wèn)題。
(5)對(duì)于外來(lái)噪聲，利用由保護(hù)電阻Rrr和電容組合而成的低通濾波器，對(duì)主要噪聲的時(shí)鐘頻率和其高頻成分進(jìn)行截止，因此不構(gòu)成問(wèn)題。
這樣，可以對(duì)(1)～(5)的噪聲得到噪聲降低效果。
在以上說(shuō)明中，對(duì)Vref輸入是1種的情況進(jìn)行了說(shuō)明。但并不限于此，Vref也可以是2種以上。圖2是表示有2個(gè)Vref輸入的半導(dǎo)體裝置的結(jié)構(gòu)的框圖。在圖2中，與圖1相同的標(biāo)號(hào)表示同一部件。半導(dǎo)體芯片11b包括電容元件C2a，連接在輸入電路13a的輸入端與接地VSS之間；電容元件C1a，連接在輸入電路13a的輸入端與電源VDD之間；以及電阻元件R1a，連接在輸入電路13a的輸入端與焊盤(pán)14a之間。并且還包括電容元件C2b，連接在輸入電路13b的輸入端與接地VSS之間；電容元件C1b，連接在輸入電路13b的輸入端與電源VDD之間；電阻元件R1b，連接在輸入電路13b的輸入端與焊盤(pán)14b之間。進(jìn)而，在半導(dǎo)體封裝12a中具有如下配線具有把參照電壓Vref a施加在焊盤(pán)14a上的自感Lrr a的配線；和具有把參照電壓Vref b施加在焊盤(pán)14b上的自感Lrr b的配線。
這種結(jié)構(gòu)的半導(dǎo)體芯片11b，可以根據(jù)自感Lrr a和電容元件C1a、C2a的電容的不同，確定電阻元件R1a的電阻值，可以根據(jù)自感Lrr b和電容元件C1b、C2b的電容的不同，確定電阻元件R1b的電阻值。另外，電阻元件R1a、R1b的電阻值的確定方法，與前面的說(shuō)明相同。在這里，對(duì)Vref輸入是2種的情況進(jìn)行了說(shuō)明，但在3種以上時(shí)也可以通過(guò)相同方法來(lái)確定。
實(shí)施例2實(shí)施例2的半導(dǎo)體裝置的結(jié)構(gòu)與圖1相同，但輸入電路13中的Vref靈敏度在高電平側(cè)和低電平側(cè)不相同。在電容元件C1的電容為Crd、電容元件C2的電容為Crs的情況下，Crd≠Crs。
在Crd≠Crs的情況下，在高電平側(cè)和低電平側(cè)對(duì)接收器電路的噪聲容許電壓(耐性電壓)進(jìn)行測(cè)量，根據(jù)該容許電壓之比來(lái)確定Crd與Crs之比。在這里，噪聲容許電壓是指，在Vref和Vss(或Vdd)之間加入預(yù)定頻率的正弦波時(shí)，接收器可以正確進(jìn)行讀寫(xiě)動(dòng)作的最大電壓。此外，高電平側(cè)的噪聲容許電壓是指，可以對(duì)高電平的邏輯信號(hào)正確進(jìn)行讀寫(xiě)動(dòng)作的電壓，低電平側(cè)的噪聲容許電壓是指，可以對(duì)低電平的邏輯信號(hào)正確進(jìn)行讀寫(xiě)動(dòng)作的電壓。另外，優(yōu)選評(píng)價(jià)容許電壓時(shí)的預(yù)定頻率為1MHz左右。因?yàn)樵谠摮潭鹊念l率下，在芯片內(nèi)自然形成的RC濾波器(由配線電阻或寄生電容引起)的影響較小，如實(shí)反應(yīng)本來(lái)接收器的特征。
圖3表示這種容許電壓的測(cè)量方法的概念圖。如圖3所示，作為中心電壓Vreftyp(規(guī)格的Vref的標(biāo)準(zhǔn)值)，在半導(dǎo)體裝置16的Vref的輸入端子上施加振幅Vpp的正弦波電壓的狀態(tài)下，在半導(dǎo)體芯片的數(shù)據(jù)輸入端子上輸入數(shù)據(jù)信號(hào)。在Vref上施加這種正弦波電壓的狀態(tài)下，將“0、1”邏輯值重復(fù)的模式加入數(shù)據(jù)中，從而使輸入電路13c進(jìn)行寫(xiě)/讀。對(duì)讀數(shù)據(jù)進(jìn)行確認(rèn)，若讀出與在寫(xiě)時(shí)加入的邏輯值不同的值，則產(chǎn)生錯(cuò)誤(圖3(B))。這樣產(chǎn)生錯(cuò)誤的正弦波噪聲電壓的振幅Vpp的一半值(半峰值)的最低值為容許電壓。低電平側(cè)的邏輯初次產(chǎn)生錯(cuò)誤時(shí)的V’pp/2是低電平側(cè)的噪聲容許電壓，高電平側(cè)的邏輯初次產(chǎn)生錯(cuò)誤時(shí)的V’pp/2是高電平側(cè)的噪聲容許電壓。在接收器靈敏度對(duì)稱時(shí)，低電平側(cè)和高電平側(cè)的噪聲容許電壓相同，但在接收器靈敏度不對(duì)稱的情況下，變成分別不同的容許電壓。
確定Crd和Crs方法如下若取噪聲容許電壓的高電平側(cè)與低電平側(cè)的反比，則與取較寬的噪聲容許電壓小的一側(cè)的容限有關(guān)，整體噪聲容限變大。舉例而言，在接收器的高電平側(cè)的噪聲容許電壓與低電平側(cè)的噪聲容許電壓之比是1∶2的情況下，Crd與Crs之比為Crd∶Crs＝2∶1。
這樣，根據(jù)輸入電路(接收器)的靈敏度，確定電容值的平衡，由此在接收器靈敏度不對(duì)稱的情況下，可以確保噪聲容限大于實(shí)施例1。
實(shí)施例3圖4是表示本發(fā)明的第3實(shí)施例的半導(dǎo)體裝置的主要部分的電路圖。在圖4中，與圖1相同的標(biāo)號(hào)表示同一部件。圖4的半導(dǎo)體芯片，相對(duì)圖1，在電容元件C1與電源VDD之間附加了電阻元件R2，在電容元件C2與接地VSS之間附加了電阻元件R3。電阻元件R2、R3的電阻值分別為Rrd、Rrs。這種結(jié)構(gòu)的半導(dǎo)體裝置，可以盡可能減小電阻元件R1的電阻值Rrr，從而減小DC降的影響。具體而言，滿足過(guò)阻尼條件的公式(9)、公式(10)的電阻很大的情況下，有效減小DC降。
即，為了滿足過(guò)阻尼條件，以下公式成為電阻選擇時(shí)的條件式Rrr2＝Rrr+Rrs＝2[(Lrr+Lss)/Crs]0.5…公式(11)Rrr3＝Rrr+Rrd＝2[(Lrr+Ldd)/Crd]0.5…公式(12)。
例如，在Crd＝2pF、Crs＝2pF、fck＝1GHz、Lrr＝5nH、Lss＝2nH、Ldd＝2nH的半導(dǎo)體裝置中，求出的Rrr1、Rrr2、Rrr3為Rrr1＝39.8Ω、Rrr2＝Rrr3＝118.3Ω。因此，按照實(shí)施例1，需要把Rrr設(shè)為118.3Ω左右。但是，在本實(shí)施例中，可以設(shè)為Rrr＝39.8Ω、Rrs＝Rrd＝78.5Ω，Rrr減小，而輸入電路13受到的Vref的DC降也相應(yīng)減小。但是，在這里必須注意由R和C構(gòu)成的LPF的特性降低。即，在LPF部中的噪聲衰減，只能至Rrs(或Rrd)/{Rrs(或Rrd)+Rrr}為止，由濾波器部進(jìn)行衰減。因此，本實(shí)施例在外來(lái)噪聲的影響小、阻尼振動(dòng)噪聲大的情況下有效。
在上述說(shuō)明中，對(duì)Vref輸入是1種的情況進(jìn)行了說(shuō)明。但并不限于此，與實(shí)施例1種的說(shuō)明相同地，Vref輸入也可以是2種以上。圖5表示有2個(gè)Vref輸入的半導(dǎo)體裝置的結(jié)構(gòu)的框圖。在圖5中，與圖2相同的標(biāo)號(hào)表示同一部件。半導(dǎo)體芯片11d，相對(duì)于圖2的半導(dǎo)體芯片11b，在電容元件C1a與電源VDD之間插入了電阻元件R2a，在電容元件C2a與接地VSS之間插入了電阻元件R3a。并且，在電容元件C1b與電源VDD之間插入了電阻元件R2b，在電容元件C2b與接地VSS之間插入了電阻元件R3b。
這種結(jié)構(gòu)的半導(dǎo)體芯片11d，可以根據(jù)自感Lrra和電容元件C1a、C2a的電容的不同，確定電阻元件R1a、R2a、R3a的電阻值，可以根據(jù)自感Lrrb和電容元件C1b、C2b的電容的不同，確定電阻元件R1b、R2b、R3b的電阻值。另外，電阻元件R1a、R2a、R3a、R1b、R2b、R3b的各電阻值的確定方法，與前面的說(shuō)明相同。在這里，對(duì)Vref輸入是2種的情況進(jìn)行了說(shuō)明，但在3種以上時(shí)也可以通過(guò)相同方法來(lái)確定。
此外，在輸入電路13中的Vref靈敏度在高電平側(cè)和低電平側(cè)不相同的情況下，與實(shí)施例2同樣地，根據(jù)輸入電路13a的噪聲容許電壓，對(duì)電容元件C1a、C2a的電容進(jìn)行調(diào)整，從而在輸入電路13a的噪聲靈敏度在高電平側(cè)和低電平側(cè)不相同的情況下，可以使噪聲容限變大。同樣根據(jù)輸入電路13b的噪聲容許電壓，對(duì)電容元件C1b、C2b的電容進(jìn)行調(diào)整，從而在輸入電路13b的噪聲靈敏度在高電平側(cè)和低電平側(cè)不相同的情況下，可以使噪聲容限變大。電容元件的電容的確定方法，與在實(shí)施例2中的說(shuō)明相同，并且對(duì)電阻值的設(shè)定而言，也是前文所述的方法。
實(shí)施例4圖6是本發(fā)明的第4實(shí)施例的半導(dǎo)體裝置的主要部分的電路圖。在圖6中，與圖1相同的標(biāo)號(hào)表示同一部件。另外，未對(duì)半導(dǎo)體封裝進(jìn)行圖示，其與圖1相同。半導(dǎo)體芯片11e包括輸入電路13、焊盤(pán)14、電阻控制電路15、可變電阻元件VR、以及電容元件C3。電容元件C3，被插入到輸入電路13的輸入端與接地VSS之間。可變電阻元件VR，連接焊盤(pán)14與輸入電路13的輸入端，其電阻值可由電阻控制電路15控制而變化。
接下來(lái)，對(duì)可變電阻元件VR的具體結(jié)構(gòu)例進(jìn)行說(shuō)明。圖7是表示圖6中的可變電阻元件VR的具體結(jié)構(gòu)的電路圖?？勺冸娮柙R，由電阻元件R4和MOS晶體管Q1的并聯(lián)電路構(gòu)成，MOS晶體管Q1的控制端的電壓由電阻控制電路15的輸出來(lái)控制。
這種結(jié)構(gòu)的半導(dǎo)體芯片11e，其電容元件的基準(zhǔn)不可以如圖1所示取自電源、接地這兩者，在只能取自電源或接地的任意一個(gè)的情況下，對(duì)降低噪聲有效。在電容只能取自電源/接地的一側(cè)的情況下成為問(wèn)題的噪聲，是噪聲(3)的差模噪聲。例如電容基準(zhǔn)只能取自接地VSS的情況下，振動(dòng)如圖9的Vref 1所示，因此在時(shí)間帶A(產(chǎn)生差模噪聲)中出現(xiàn)噪聲容限極小的情況。
為了解決該問(wèn)題，在本實(shí)施例中，在產(chǎn)生差模噪聲時(shí)，對(duì)可變電阻元件VR的電阻值進(jìn)行控制，以使如圖9中的Vref 2所示，與芯片內(nèi)的波動(dòng)無(wú)關(guān)地取中間電位。具體而言，在產(chǎn)生差模噪聲的時(shí)序，減小可變電阻元件VR的電阻值，以使參照Vref。
在這里，可變電阻元件VR的電阻值，以由以下公式所示的Rrrmin及Rrrmax這2值為最低限度
Rrrmax＝1/[2πCrs*fck] …公式(13)Rrrmin＝2[(Lrr+Lss)/Crs]0.5…公式(14).
Rrrmin是產(chǎn)生差模噪聲時(shí)的電阻值，對(duì)除了(2)共模噪聲和(5)外來(lái)噪聲以外的所有噪聲進(jìn)行抑制使之降低。Rrrmax是在不產(chǎn)生差模噪聲的情況下，設(shè)為默認(rèn)的電阻值，對(duì)除了(3)差模噪聲以外的所有噪聲進(jìn)行抑制使之降低。另外，根據(jù)半導(dǎo)體裝置，還存在Rrrmin＞Rrrmax的情況，在這種情況下本實(shí)施例是無(wú)效的。此外，在Rrrmin和Rrrmax的值存在較大差距的情況下，優(yōu)選的是，取幾個(gè)其中間值，抑制由劇烈的電阻變化引起的噪聲電流激勵(lì)。
接下來(lái)，圖8表示由電阻控制電路15控制的可變電阻元件VR的電阻值控制的時(shí)間表的例子。在這里，以半導(dǎo)體裝置是DRAM的例子進(jìn)行說(shuō)明。首先，接通DRAM的電源時(shí)，可變電阻元件VR的電阻值設(shè)定為Rrrmax。接下來(lái)，在命令輸入時(shí)，對(duì)該命令是不是與差模噪聲的產(chǎn)生有關(guān)的命令進(jìn)行檢查。
在這里，與DRAM情況下的差模噪聲有關(guān)的命令包括預(yù)先充電、再生、讀。若大致區(qū)分為命令(命令A(yù))，在執(zhí)行命令時(shí)只產(chǎn)生差模噪聲；和命令(命令B)，在執(zhí)行命令時(shí)產(chǎn)生共模噪聲，接下來(lái)產(chǎn)生差模噪聲，則預(yù)先充電及再生被分在命令A(yù)中，讀被分在命令B中。
圖8(A)表示檢查命令時(shí)為命令A(yù)的情況下的動(dòng)作的情形。電阻控制電路15，在經(jīng)過(guò)時(shí)間ta后變成可變電阻元件VR的電阻值Rrrmin，上述時(shí)間ta是從命令輸入開(kāi)始至該命令實(shí)際上執(zhí)行為止的時(shí)間。而且，在命令執(zhí)行期間，維持Rrrmin電阻值，命令動(dòng)作結(jié)束時(shí)返回Rrrmax。
圖8(B)表示檢查命令是命令B的情況下的動(dòng)作的情形。首先，在命令輸入開(kāi)始至命令實(shí)際上執(zhí)行為止的時(shí)間tb內(nèi)，維持Rrrmax。此時(shí)，在輸入1個(gè)命令時(shí)進(jìn)行多次命令動(dòng)作(例如觸發(fā)模式的讀)的情況下，至這些全部結(jié)束為止維持Rrrmax。進(jìn)而在所有命令動(dòng)作結(jié)束后，在1個(gè)時(shí)鐘內(nèi)(時(shí)序t3～t4)仍保持Rrrmax。這是為了減小讀的動(dòng)作之后產(chǎn)生的共模噪聲(Off-Chip SSO噪聲)的影響。在1個(gè)時(shí)鐘后的時(shí)序t4時(shí)，設(shè)定為Rrrmin，僅在需要的時(shí)鐘個(gè)數(shù)內(nèi)是Rrrmin。該需要的時(shí)鐘個(gè)數(shù)取決于在讀的動(dòng)作時(shí)產(chǎn)生的差模噪聲的時(shí)間常數(shù)。例如，在差模噪聲的時(shí)間常數(shù)是時(shí)鐘時(shí)間的2倍時(shí)，僅在2個(gè)時(shí)鐘內(nèi)(時(shí)序t4～t6)是Rrrmin，之后(時(shí)序t6以后)返回Rrrmax。
接下來(lái)對(duì)電阻控制電路15進(jìn)行說(shuō)明。在圖7中，電阻控制電路15，根據(jù)所輸入的C/A信號(hào)對(duì)命令類別A、B進(jìn)行判斷，用設(shè)在電阻控制電路15內(nèi)的觸發(fā)器等來(lái)調(diào)整時(shí)序，生成將MOS晶體管Q1接通/斷開(kāi)的信號(hào)。該接通/斷開(kāi)信號(hào)，被發(fā)送到焊盤(pán)14附近的電阻控制用MOS晶體管Q1的控制端(柵極)上，將MOS晶體管Q1接通/斷開(kāi)，從而焊盤(pán)14與輸入電路13之間的Vref線的電阻值發(fā)生變化。當(dāng)MOS晶體管Q1接通時(shí)，MOS晶體管Q1的電阻值Ra和電阻元件R4的電阻值Rrrmax的并聯(lián)組合電阻成為Vref線的電阻值。從而，MOS晶體管的電阻值Ra滿足以下公式(15)Ra＝Rrrmin*Rrrmax/(Rrrmax-Rrrmin)…公式(15)。
以上說(shuō)明的電阻值的控制，在以下條件成立時(shí)更為有效。
條件(1)在同一個(gè)板上安裝有多個(gè)半導(dǎo)體裝置時(shí)，其他半導(dǎo)體裝置產(chǎn)生的Vref噪聲的傳輸量，與自身產(chǎn)生的自Vref噪聲相比很小，例如在10％以下。
條件(2)Rrrmax＞＞Rrrmin成立。
在這里，大多在使用低速信號(hào)的系統(tǒng)的情況下，滿足條件(2)。例如，在Crs＝5pF、fck＝100MHz、Lrr＝1nH、Lss＝0.5nH、Ldd＝0.5nH的半導(dǎo)體裝置中，求出的Rrrmax、Rrrmin為Rrrmax＝159Ω、Rrrmin＝34.6Ω，滿足條件(2)。
另一方面，在高速信號(hào)類的情況下，濾波器的截止頻率高也可以，因此Rrrmax的值也可以較小。其結(jié)果，幾乎不需要改變電阻。
以上，根據(jù)半導(dǎo)體裝置的一例的DRAM進(jìn)行了說(shuō)明，但半導(dǎo)體裝置并不限于DRAM等存儲(chǔ)器芯片上，也可以是使用參照電壓的各種半導(dǎo)體裝置。此外，在半導(dǎo)體裝置中使用的邏輯值設(shè)成了2個(gè)值，但在使用2個(gè)以上的邏輯值的多值邏輯半導(dǎo)體裝置中也可以適用相同的思想。
產(chǎn)業(yè)上的利用性可以適用于使用參照電壓Vref的各種半導(dǎo)體裝置上。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，包括輸入端子，輸入?yún)⒄针妷海惠斎腚娐罚坏?電阻元件，連接在上述輸入電路的輸入端與上述輸入端子之間；第1電容元件，連接在上述輸入端與半導(dǎo)體裝置內(nèi)的電源配線之間；以及第2電容元件，連接在上述輸入端與上述半導(dǎo)體裝置內(nèi)的接地配線之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，根據(jù)上述參照電壓的供電網(wǎng)的阻抗特性，確定上述第1電阻元件的電阻值。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，將以下3個(gè)電阻值中的最大電阻值設(shè)為上述第1電阻元件的電阻值(a)上述第1電阻元件的第1電阻值，使得由上述第1電阻元件和上述第1及第2電容元件并聯(lián)連接而構(gòu)成的低通濾波器的截止頻率為半導(dǎo)體裝置的時(shí)鐘頻率；(b)上述第1電阻元件的第2電阻值，使得由參照電壓用配線與接地配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件；(c)上述第1電阻元件的第3電阻值，使得由參照電壓用配線與電源配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，把上述第1電容元件置換成上述第1電容元件和第2電阻元件的級(jí)聯(lián)電路，把上述第2電容元件置換成上述第2電容元件和第3電阻元件的級(jí)聯(lián)電路。
5.根據(jù)權(quán)利要求1或4所述的半導(dǎo)體裝置，其特征在于，根據(jù)上述輸入電路中的噪聲靈敏度，確定上述第1電容元件與上述第2電容元件的電容比。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，上述電容比是以下兩個(gè)容許電壓之比，即上述輸入電路的輸入端的電壓電平、為接地側(cè)時(shí)的噪聲容許電壓與為電源側(cè)時(shí)的噪聲容許電壓之比。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，上述第2電阻元件的電阻值和上述第1電阻元件的電阻值之和是，由參照電壓用配線和電源配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的值，上述第3電阻元件的電阻值和上述第1電阻元件的電阻值之和是，由參照電壓用配線和接地配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的值。
8.一種半導(dǎo)體裝置，其特征在于，包括輸入端子，輸入?yún)⒄针妷?；輸入電路；可變電阻元件，連接在上述輸入電路的輸入端與上述輸入端子之間；電容元件，連接在上述輸入端與半導(dǎo)體裝置內(nèi)的電源或接地配線之間；以及電阻控制電路，對(duì)上述可變電阻元件的電阻值進(jìn)行控制。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，上述可變電阻元件包括MOS晶體管，其控制端子的電壓由上述電阻控制電路來(lái)控制。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，上述電阻控制電路進(jìn)行控制以使上述可變電阻元件的電阻值至少取如下2個(gè)值(a)使得由上述可變電阻元件和上述電容元件構(gòu)成的低通濾波器的截止頻率為半導(dǎo)體裝置的時(shí)鐘頻率的上述可變電阻元件的電阻值；(b)使得在上述電容元件與上述電源配線連接時(shí)，由參照電壓用配線和上述電源配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件，在上述電容元件與上述接地配線連接時(shí)，由參照電壓用配線和上述接地配線構(gòu)成的供電網(wǎng)的2次電路滿足過(guò)阻尼條件的上述可變電阻元件的電阻值。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，上述電阻控制電路，根據(jù)上述半導(dǎo)體裝置的動(dòng)作模式，控制上述可變電阻元件的電阻值。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，上述半導(dǎo)體裝置是DRAM，上述動(dòng)作模式由對(duì)該DRAM的命令來(lái)確定。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于，上述電阻控制電路，根據(jù)上述命令的產(chǎn)生所持續(xù)的時(shí)間經(jīng)過(guò)，控制上述可變電阻元件的電阻值。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于，上述電阻控制電路，在上述命令屬于第1命令群的情況下，在執(zhí)行上述命令時(shí)降低上述可變電阻元件的電阻值，在上述命令屬于第2命令群的情況下，在上述命令執(zhí)行后經(jīng)過(guò)預(yù)定時(shí)間后，在固定時(shí)間內(nèi)降低上述可變電阻元件的電阻值。
全文摘要
一種半導(dǎo)體裝置，進(jìn)一步確保輸入電路中的參照電壓的噪聲容限。上述半導(dǎo)體裝置包括焊盤(pán)(14)，輸入?yún)⒄针妷?Vref)；輸入電路(13)；電阻元件(R1)，連接在輸入電路(13)的輸入端與焊盤(pán)(14)之間；電容元件(C1)，連接在輸入電路(13)的輸入端與半導(dǎo)體芯片(11a)內(nèi)的電源VDD之間；以及電容元件(C2)，連接在輸入電路(13)的輸入端與半導(dǎo)體芯片(11a)內(nèi)的接地VSS之間。上述半導(dǎo)體裝置，根據(jù)參照電壓(Vref)的供電網(wǎng)的阻抗特性，確定電阻元件(R1)的電阻值。
文檔編號(hào)G11C11/4099GK101026158SQ20071008410
公開(kāi)日2007年8月29日 申請(qǐng)日期2007年2月16日 優(yōu)先權(quán)日2006年2月16日
發(fā)明者西尾洋二, 植松裕, 大坂英樹(shù), 原敦, 船場(chǎng)誠(chéng)司 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社