專(zhuān)利名稱(chēng)：用于高速半導(dǎo)體存儲(chǔ)器裝置的延遲鎖定環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置的設(shè)計(jì)技術(shù)；更特別地，涉及一種使用延遲鎖定環(huán)(DLL)的半導(dǎo)體存儲(chǔ)器裝置，例如，像DDR/DDR2/DDR3 SDRAM之類(lèi)的雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
背景技術(shù)：
在高速同步半導(dǎo)體存儲(chǔ)器裝置，例如雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)中，以同步于外部時(shí)鐘信號(hào)方式將數(shù)據(jù)單元傳送(輸入或輸出)至其它裝置。亦即，所述高速同步半導(dǎo)體存儲(chǔ)器裝置，例如DDRSDRAM，以不僅同步于所述外部系統(tǒng)時(shí)鐘信號(hào)的一上升邊緣而且亦同步于它的一下降邊緣方式實(shí)施一輸入或輸出操作。通常，在包括半導(dǎo)體存儲(chǔ)器的系統(tǒng)或電路中，使用時(shí)鐘信號(hào)作為參考信號(hào)以便調(diào)整或控制操作時(shí)序或保證高速操作而沒(méi)有任何錯(cuò)誤。于是，就所述半導(dǎo)體存儲(chǔ)器裝置的高速操作而論，需要使所述半導(dǎo)體存儲(chǔ)器裝置的操作同步于所述外部時(shí)鐘信號(hào)。
當(dāng)在內(nèi)部電路中使用從外部時(shí)鐘信號(hào)所獲得的內(nèi)部時(shí)鐘信號(hào)輸入時(shí)，由于所述內(nèi)部電路，延遲了所述內(nèi)部時(shí)鐘信號(hào)并產(chǎn)生時(shí)鐘偏斜。為了補(bǔ)償所述時(shí)鐘偏斜以使所述內(nèi)部時(shí)鐘信號(hào)的相位與外部時(shí)鐘信號(hào)的相位相等，將一同步控制電路，例如延遲鎖定環(huán)(DLL)，嵌入所述系統(tǒng)或電路中。所述DLL接收外部時(shí)鐘信號(hào)并控制所述半導(dǎo)體存儲(chǔ)器裝置的數(shù)據(jù)的輸出時(shí)序，藉以使所述時(shí)序同步于所述外部時(shí)鐘信號(hào)。
圖1為一傳統(tǒng)延遲鎖定環(huán)(DLL)的方塊圖。
如所示，所述傳統(tǒng)延遲鎖定環(huán)(DLL)包括時(shí)鐘緩沖器10、延遲塊30、相位比較器50、延遲控制器40、延遲復(fù)制模型(model)60、占空周期(duty cycle)補(bǔ)償器70和驅(qū)動(dòng)器80。
時(shí)鐘緩沖器110接收一外部時(shí)鐘信號(hào)CLK和一外部時(shí)鐘互補(bǔ)信號(hào)/CLK以產(chǎn)生內(nèi)部時(shí)鐘。
延遲塊30用以延遲內(nèi)部時(shí)鐘，其中相位比較器50決定延遲塊30的延遲量，并且，延遲控制器40根據(jù)所述延遲量決定在延遲塊30中所包含的延遲路徑。延遲塊30包括由多個(gè)單位延遲單元所構(gòu)成的至少一個(gè)延遲線(xiàn)，每一個(gè)單位延遲單元包括多個(gè)邏輯“與非”(NAND)門(mén)或者一邏輯NAND門(mén)和一反向器。
延遲控制器40包括用以決定在延遲塊30的延遲路徑中的延遲量的邏輯電路和用以決定延遲量的方向的雙向移位寄存器。
相位比較器50比較參考時(shí)鐘信號(hào)REF_CLK(從時(shí)鐘緩沖器10所輸出的內(nèi)部時(shí)鐘之一)的相位與從延遲復(fù)制模型60所輸出的反饋時(shí)鐘FBR_CLK的相位，藉以根據(jù)比較結(jié)果控制延遲控制器40。
延遲復(fù)制模型60延遲延遲塊30的輸出為一預(yù)定量，該預(yù)定量由在半導(dǎo)體存儲(chǔ)器裝置中的數(shù)據(jù)或時(shí)鐘信號(hào)所通過(guò)的時(shí)鐘路徑和數(shù)據(jù)路徑來(lái)估計(jì)。亦即，延遲復(fù)制模型60包括位于時(shí)鐘信號(hào)路徑中的多個(gè)復(fù)制延遲元件一個(gè)路徑是從一輸入接腳(亦即位在芯片內(nèi)部)至延遲塊30，而另一路徑是從延遲塊30至一輸出接腳。
占空周期補(bǔ)償器70用以控制從延遲塊30所輸出的時(shí)鐘的占空比，藉以設(shè)定50∶50的占空比。
驅(qū)動(dòng)器80接收占空周期補(bǔ)償器70的輸出，亦即，IFBF_CLK和IFBR_CLK，并且輸出多個(gè)DLL時(shí)鐘至外部電路。
圖3為描述圖1所示的驅(qū)動(dòng)器80的方塊圖。
如圖所示，驅(qū)動(dòng)器80包括分相器82、第一驅(qū)動(dòng)塊84和第二驅(qū)動(dòng)塊86。
第一驅(qū)動(dòng)塊84包括用以產(chǎn)生第一上升DLL時(shí)鐘RCLK_DLL和第一下降DLL時(shí)鐘FCLK_DLL的第一DLL驅(qū)動(dòng)器84_1和第二DLL驅(qū)動(dòng)器84_2。同樣地，第二驅(qū)動(dòng)塊86包括用以產(chǎn)生第二上升DLL時(shí)鐘RCLK_DLLOE和第二下降DLL時(shí)鐘FCLK_DLLOE的第三DLL驅(qū)動(dòng)器86_1和第四DLL驅(qū)動(dòng)器86_2。在此，第一驅(qū)動(dòng)塊84和第二驅(qū)動(dòng)塊86從分相器82接收相同信號(hào)，以及第一驅(qū)動(dòng)塊84的詳細(xì)構(gòu)成相似于第二驅(qū)動(dòng)塊86的詳細(xì)構(gòu)成。
圖4為一DLL驅(qū)動(dòng)器，例如圖3所示的第一至第四DLL驅(qū)動(dòng)器，的示意電路圖。
第一至第四DLL驅(qū)動(dòng)器84_1、84_2、86_1和86_2具有相同元件。參考圖4，每一DLL驅(qū)動(dòng)器包括邏輯NAND門(mén)ND和偶數(shù)個(gè)反向器，例如兩個(gè)反向器INV1和INV2。邏輯NAND門(mén)ND接收時(shí)鐘輸入CLKB_IN和使能信號(hào)EN。時(shí)鐘輸入CLKB_IN對(duì)應(yīng)于圖3所示的分相器82的輸出RCLK_OUT和RCLKB_OUT，以及使能信號(hào)EN與圖3所示的驅(qū)動(dòng)器使能信號(hào)DRV_EN和DRVOE_EN相配。
圖5為圖3所示的分相器82的示意電路圖。
如圖所示，分相器82包括用以產(chǎn)生上升輸出時(shí)鐘信號(hào)RCLK_OUT的第一電路和用以產(chǎn)生上升輸出互補(bǔ)信號(hào)RCLKB_OUT的第二電路。第一電路包括兩個(gè)反向器INV82_1和INV82_2以及兩個(gè)MOS選擇塊MC82_1和MC82_2，并且，第二電路包括三個(gè)反向器INV82_3、INV82_4和INV82_5以及兩個(gè)MOS選擇塊MC82_3和MC82_4。第一和第二電路經(jīng)由分相器82的輸入端RCLK_IN接收上升延遲時(shí)鐘IFBR_CLK，延遲時(shí)鐘IFBR_CLK和IFBF_CLK中之一。輸入載入塊82_8耦接至另一輸入端FCLK_IN，以便接收下降延遲時(shí)鐘IFBF_CLK(延遲時(shí)鐘IFBR_CLK和IFBF_CLK中的另一時(shí)鐘)。雖然如圖5所示，輸入載入塊82_8浮接，但是當(dāng)使用經(jīng)由輸入端FCLK_IN所輸入的下降延遲時(shí)鐘IFBF_CLK時(shí)，輸入載入塊可以連接至第一和第二電路。
參考第3至5圖所示，驅(qū)動(dòng)器80產(chǎn)生第一上升和下降DLL時(shí)鐘FCLK_DLL和RCLK_DLL以及第二上升和下降DLL時(shí)鐘FCLK_DLLOE和RCLK_DLLOE，其中第一上升和下降DLL時(shí)鐘FCLK_DLL和RCLK_DLL以及第二上升和下降DLL時(shí)鐘FCLK_DLLOE和RCLK_DLLOE具有相同延遲量。因?yàn)榈谝恢恋谒腄LL驅(qū)動(dòng)器具有相同元件，所以第一上升DLL時(shí)鐘RCLK_DLL和第二上升DLL時(shí)鐘RCLK_DLLOE的上升邊緣同時(shí)發(fā)生；同樣地，第一下降DLL時(shí)鐘FCLK_DLL和第二下降DLL時(shí)鐘FCLK_DLLOE的下降邊緣同時(shí)發(fā)生。
通常在一半導(dǎo)體存儲(chǔ)器裝置的只讀取操作期間使用DLL。然而，在圖1所示的傳統(tǒng)DLL中，在響應(yīng)于讀取指令而輸出數(shù)據(jù)的讀取操作期間，使用第上升和下降DLL時(shí)鐘FCLK_DLL和RCLK_DLL，以及在寫(xiě)入操作期間，使用第二上升和下降DLL時(shí)鐘FCLK_DLLOE和RCLK_DLLOE，寫(xiě)入操作為用以產(chǎn)生多個(gè)讀取控制信號(hào)，多個(gè)讀取控制信號(hào)在寫(xiě)入操作期間控制在數(shù)據(jù)讀取路徑中的塊或電路，藉以在寫(xiě)入操作期間減少電流消耗。
圖6為在傳統(tǒng)半導(dǎo)體存儲(chǔ)器裝置中的數(shù)據(jù)輸出時(shí)鐘產(chǎn)生器的示意電路圖。
如圖所示，數(shù)據(jù)輸出時(shí)鐘產(chǎn)生器接收?qǐng)D1所示的傳統(tǒng)DLL的輸出并且產(chǎn)生數(shù)據(jù)輸出時(shí)鐘信號(hào)RCLK_D0和FCLK_D0以響應(yīng)數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN。數(shù)據(jù)輸出時(shí)鐘信號(hào)RCLK_D0和FCLK_D0用以以同步于外部時(shí)鐘信號(hào)方式將數(shù)據(jù)從數(shù)據(jù)輸出緩沖器輸出至外部裝置。
圖2為顯示圖1所示的傳統(tǒng)延遲鎖定環(huán)的操作的時(shí)序圖。以下，描述傳統(tǒng)DLL的詳細(xì)操作。
如上所述，第一上升和下降DLL時(shí)鐘FCLK_DLL和RCLK_DLL用以輸出數(shù)據(jù)以響應(yīng)讀取命令，以及第二上升和下降DLL時(shí)鐘FCLK_DLLOE和RCLK_DLLOE用以在寫(xiě)入操作期間產(chǎn)生多個(gè)讀取控制信號(hào)。
第二上升和下降DLL時(shí)鐘FCLK_DLLOE和RCLK_DLLOE在讀取使能塊中用以產(chǎn)生上升/下降數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN。上升/下降數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN用以從第二上升和下降DLL時(shí)鐘FCLK_DLLOE和RCLK_DLLOE提取數(shù)據(jù)輸出時(shí)鐘信號(hào)RCLK_D0和FCLK_D0。
參考圖2，傳統(tǒng)DLL實(shí)施鎖定操作來(lái)達(dá)成鎖定狀態(tài)，以便在半導(dǎo)體存儲(chǔ)器裝置的讀取操作前，參考時(shí)鐘REF_CLK的上升/下降邊緣與反饋時(shí)鐘IFBR_CLK的上升/下降邊緣一致。
由第二下降DLL時(shí)鐘FCLK_DLLOE的上升邊緣產(chǎn)生上升數(shù)據(jù)輸出使能信號(hào)ROUTEN；在此，在上升數(shù)據(jù)輸出使能信號(hào)ROUTEN與第二下降DLL時(shí)鐘FCLK_DLLOE間因延遲而具有相位差。延遲應(yīng)比0.5*tCK短(其中，tCK相當(dāng)于一個(gè)時(shí)鐘周期)。因?yàn)榻逵缮仙?下降數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN的每一信號(hào)與第一上升/下降DLL時(shí)鐘FCLK_DLL和RCLK_DLL的每一時(shí)鐘的分別邏輯AND運(yùn)算的結(jié)果產(chǎn)生數(shù)據(jù)輸出時(shí)鐘信號(hào)RCLK_D0和FCLK_D0，所以如果延遲比0.5*tCK長(zhǎng)，則會(huì)造成故障。參考圖6，如果延遲，亦即，在上升數(shù)據(jù)輸出使能信號(hào)ROUTEN與第二下降DLL時(shí)鐘FCLK_DLLOE的上升邊緣間的時(shí)間間隙，比0.5*tCK長(zhǎng)，則在第一上升DLL時(shí)鐘RCLK_DLL的一上升邊緣后，產(chǎn)生上升數(shù)據(jù)輸出使能信號(hào)ROUTEN。在此情況中，在實(shí)施邏輯AND運(yùn)算后，在一期望時(shí)間中沒(méi)有產(chǎn)生數(shù)據(jù)輸出時(shí)鐘信號(hào)RCLK_D0和FCLK_D0；于是，在半導(dǎo)體存儲(chǔ)器裝置中發(fā)生故障。
當(dāng)半導(dǎo)體存儲(chǔ)器裝置的操作頻率變高時(shí)，延遲的可允許范圍比0.5*tCK窄。例如，如果操作頻率為1Gbps，亦即，1tCK＝2ns，則在1.0ns(＝0.5*2ns)內(nèi)產(chǎn)生上升數(shù)據(jù)輸出使能信號(hào)ROUTEN。如果操作頻率為1.6Gbps，亦即，1tCK＝1.25ns，則在625ps內(nèi)產(chǎn)生上升數(shù)據(jù)輸出使能信號(hào)ROUTEN。
于是，當(dāng)在包括傳統(tǒng)DLL的半導(dǎo)體存儲(chǔ)器裝置中的操作頻率變高時(shí)，用以產(chǎn)生上升/下降數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN的操作容限變小。
因此，限制半導(dǎo)體存儲(chǔ)器裝置的操作頻率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種延遲鎖定環(huán)，所述延遲鎖定環(huán)用以藉由獲得充分操作容限來(lái)支持在半導(dǎo)體存儲(chǔ)器裝置中的操作頻率的增加，所述充分操作容限用以以高速操作產(chǎn)生數(shù)據(jù)輸出使能信號(hào)來(lái)響應(yīng)DLL時(shí)鐘。
依據(jù)本發(fā)明的一個(gè)方面，提供一種輸出驅(qū)動(dòng)器，所述輸出驅(qū)動(dòng)器用于延遲鎖定環(huán)，其包括第一驅(qū)動(dòng)塊，用以從所述延遲鎖定環(huán)接收輸出以產(chǎn)生用以輸出對(duì)應(yīng)于讀取指令的讀取數(shù)據(jù)的第一DLL時(shí)鐘；以及第二驅(qū)動(dòng)塊，用以從所述延遲鎖定環(huán)接收輸出以產(chǎn)生用以在寫(xiě)入操作期間減少電流消耗的第二DLL時(shí)鐘，其中所述第一驅(qū)動(dòng)塊具有比所述第二驅(qū)動(dòng)塊大的延遲量。
依據(jù)本發(fā)明的另一個(gè)方面，提供一種延遲鎖定環(huán)，包括時(shí)鐘緩沖器，用以接收外部時(shí)鐘以產(chǎn)生內(nèi)部時(shí)鐘；相位更新塊，用以比較所述內(nèi)部時(shí)鐘與從所述相位更新塊所產(chǎn)生的反饋時(shí)鐘以控制所述內(nèi)部時(shí)鐘的相位；第一驅(qū)動(dòng)塊，用以從所述相位更新塊接收輸出以產(chǎn)生用以輸出對(duì)應(yīng)于讀取指令的讀取數(shù)據(jù)的第一DLL時(shí)鐘；以及第二驅(qū)動(dòng)塊，用以從所述相位更新塊接收輸出以產(chǎn)生用以在寫(xiě)入操作期間減少電流消耗的第二DLL時(shí)鐘，其中所述第一驅(qū)動(dòng)塊具有比所述第二驅(qū)動(dòng)塊大的延遲量。
依據(jù)本發(fā)明的另一個(gè)方面，提供一種半導(dǎo)體裝置，包括第一驅(qū)動(dòng)塊，用以分離第一輸入信號(hào)的相位以產(chǎn)生多個(gè)第一內(nèi)部信號(hào)并且輸出所述多個(gè)第一內(nèi)部信號(hào)以響應(yīng)第一控制信號(hào)，每一內(nèi)部信號(hào)相對(duì)于彼此具有不同相位；以及第二驅(qū)動(dòng)塊，用以延遲第二輸入信號(hào)并且輸出所述延遲信號(hào)以響應(yīng)第二控制信號(hào)。
從下面配合所附圖式的特定實(shí)施例的描述將更佳了解本發(fā)明的上述及其它目的以及特征。


圖1為一傳統(tǒng)延遲鎖定環(huán)(DLL)的方塊圖；圖2為顯示圖1所示的傳統(tǒng)延遲鎖定環(huán)的操作的時(shí)序圖；圖3為圖1所示的驅(qū)動(dòng)器的方塊圖；圖4為圖3所示的DLL驅(qū)動(dòng)器的示意電路圖；圖5為圖3所示的分相器的示意電路圖；圖6為在傳統(tǒng)半導(dǎo)體存儲(chǔ)器裝置中的數(shù)據(jù)輸出時(shí)鐘產(chǎn)生器的示意電路圖；圖7為依據(jù)本發(fā)明的一實(shí)施例的包括驅(qū)動(dòng)單元的延遲鎖定環(huán)的方塊圖；圖8為圖7所示的具有第一和第二驅(qū)動(dòng)塊的驅(qū)動(dòng)單元的方塊圖。
圖9為圖8所示的第二驅(qū)動(dòng)器的示意電路圖；圖10為圖8所示的延遲控制器的示意電路圖；以及圖11為顯示圖7所示的延遲鎖定環(huán)的操作的時(shí)序圖。
附圖中的附圖標(biāo)記說(shuō)明如下10時(shí)鐘緩沖器30延遲塊40延遲控制器50相位比較器60延遲復(fù)制模型70占空周期補(bǔ)償器80驅(qū)動(dòng)器82分相器82_8 輸入載入塊84第一驅(qū)動(dòng)塊84_1 第一DLL驅(qū)動(dòng)器84_2 第二DLL驅(qū)動(dòng)器86第二驅(qū)動(dòng)塊86_1 第三DLL驅(qū)動(dòng)器86_2 第四DLL驅(qū)動(dòng)器100 時(shí)鐘緩沖器200 相位更新塊
210 延遲塊220 占空周期補(bǔ)償器230 延遲復(fù)制模型240 相位比較器250 延遲控制器310 分相器320 第一驅(qū)動(dòng)器400 第二驅(qū)動(dòng)塊410 延遲控制器420 第二驅(qū)動(dòng)器420_1塊500 第一驅(qū)動(dòng)塊CLK 外部時(shí)鐘信號(hào)CLKB 外部時(shí)鐘信號(hào)/CLK 外部時(shí)鐘互補(bǔ)信號(hào)CLKB_IN 時(shí)鐘輸入DRV_EN 驅(qū)動(dòng)器使能信號(hào)DRVOE_EN 驅(qū)動(dòng)器使能信號(hào)EN 使能信號(hào)FCLK_D0 數(shù)據(jù)輸出時(shí)鐘信號(hào)FCLK_DLL 第一下降DLL時(shí)鐘FCLK_DLLOE 第二下降DLL時(shí)鐘FCLK_IN 輸入端FBR_CLK 反饋時(shí)鐘FOUTEN 數(shù)據(jù)輸出使能信號(hào)IFBCLKF 時(shí)鐘信號(hào)IFBCLKR 時(shí)鐘信號(hào)IFBF_CLK 占空周期補(bǔ)償器70的輸出IFBR_CLK 占空周期補(bǔ)償器70的輸出INV1 反向器INV2 反向器
INV82_1 反向器INV82_2 反向器INV82_3 反向器INV82_4 反向器INV82_5 反向器IN530_1 延遲元件INV530_2 延遲元件INV530_3 延遲元件INV540_1 反向器MC82_1MOS選擇塊MC82_2MOS選擇塊MC82_3MOS選擇塊MC82_4MOS選擇塊MC530_1 反向器MC530_2 反向器MO 選擇控制單元ND 邏輯NAND門(mén)ND540_1 邏輯NAND門(mén)RCLK_D0 數(shù)據(jù)輸出時(shí)鐘信號(hào)RCLK_DLL 第一上升DLL時(shí)鐘RCLK_DLLOE 第二上升DLL時(shí)鐘RCLK_IN 輸入端RCLK_OUT 上升輸出時(shí)鐘信號(hào)RCLKB_OUT上升輸出互補(bǔ)信號(hào)REF_CLK 參考時(shí)鐘信號(hào)ROUTEN 數(shù)據(jù)輸出使能信號(hào)具體實(shí)施方式
以下，將參考所附圖式來(lái)詳細(xì)描述依據(jù)本發(fā)明的特定實(shí)施例的在半導(dǎo)體存儲(chǔ)器裝置中所使用的延遲鎖定環(huán)。
圖7為延遲鎖定環(huán)的方塊圖，其包括依據(jù)本發(fā)明的一實(shí)施例的驅(qū)動(dòng)單元。
如圖所示，延遲鎖定環(huán)包括時(shí)鐘緩沖器100、相位更新塊200、第一驅(qū)動(dòng)塊500和第二驅(qū)動(dòng)塊400。時(shí)鐘緩沖器100接收外部時(shí)鐘CLK和CLKB以產(chǎn)生內(nèi)部時(shí)鐘。相位更新塊200將內(nèi)部時(shí)鐘的相位與反饋時(shí)鐘的相位比較并且更新內(nèi)部時(shí)鐘的相位。第一驅(qū)動(dòng)塊500接收來(lái)自相位更新塊200的輸出以產(chǎn)生第一DLL時(shí)鐘RCLK_DLL和FCLK_DLL，第一DLL時(shí)鐘RCLK_DLL和FCLK_DLL用以輸出對(duì)應(yīng)于一讀取指令的讀取數(shù)據(jù)。同樣地，第二驅(qū)動(dòng)塊400接收來(lái)自相位更新塊200的輸出以產(chǎn)生第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE，第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE用以在寫(xiě)入操作期間產(chǎn)生多個(gè)讀取控制信號(hào)，以便減少電流消耗。第一驅(qū)動(dòng)塊500有比第二驅(qū)動(dòng)塊400大的延遲量。
在本發(fā)明中，第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE的延遲量比第一DLL時(shí)鐘RCLK_DLL和FCLK_DLL的延遲量?。灰虼?，可確保用以產(chǎn)生上升/下降數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN以響應(yīng)第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE的充分操作容限。
相位更新塊200包括延遲塊210、相位比較器240、延遲控制器250、延遲復(fù)制模型(replica model)230和占空周期補(bǔ)償器220。
延遲塊210用以延遲內(nèi)部時(shí)鐘，其中相位比較器240決定延遲塊210的延遲量并且延遲控制器250根據(jù)延遲量決定在延遲塊210中所包含的延遲路徑。延遲控制器250包括用以決定在延遲塊210的延遲路徑中的延遲量的邏輯電路和用以決定延遲量的方向的雙向移位寄存器。延遲比較器240比較參考時(shí)鐘REF_CLK(時(shí)鐘緩沖器100所輸出的內(nèi)部時(shí)鐘中之一)的相位與從延遲復(fù)制模型230所輸出的反饋時(shí)鐘FBR_CLK的相位，藉以根據(jù)比較結(jié)果控制延遲控制器250。
延遲復(fù)制模型230延遲延遲塊210的輸出為一預(yù)定量，該預(yù)定量由在半導(dǎo)體存儲(chǔ)器裝置中數(shù)據(jù)或時(shí)鐘信號(hào)所通過(guò)的時(shí)鐘路徑和數(shù)據(jù)路徑來(lái)估計(jì)。占空周期補(bǔ)償器220用以控制從延遲塊210所輸出的時(shí)鐘的占空比，藉以設(shè)定50∶50的占空比。
為了使第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE的相位超前第一DLL時(shí)鐘RCLK_DLL和FCLK_DLL的相位，依據(jù)本發(fā)明的延遲鎖定環(huán)包括驅(qū)動(dòng)單元，該驅(qū)動(dòng)單元具有用以產(chǎn)生第一DLL時(shí)鐘RCLK_DLL和FCLK_DLL的第一驅(qū)動(dòng)塊500以及用以產(chǎn)生第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE的第二驅(qū)動(dòng)塊400。亦即，在第一和第二驅(qū)動(dòng)塊500和400之間的延遲量和運(yùn)算延遲是不同的。在此，術(shù)語(yǔ)″運(yùn)算延遲″表示在用以達(dá)到預(yù)定目的的每一邏輯塊的預(yù)定運(yùn)算期間所發(fā)生的不可避免的延遲量。
圖8為圖7所示的具有第一和第二驅(qū)動(dòng)塊500和400的驅(qū)動(dòng)單元的方塊圖。
如圖所示，第一驅(qū)動(dòng)塊500包括分相器310，用以分離占空周期補(bǔ)償器220所輸出的相位以產(chǎn)生具有相反相位的兩個(gè)時(shí)鐘信號(hào)IFBCLKR和IFBCLKF；以及第一驅(qū)動(dòng)器320，用以驅(qū)動(dòng)分相器310的輸出以輸出作為第一DLL時(shí)鐘RCLK_DLL和FCLK_DLL來(lái)響應(yīng)第一驅(qū)動(dòng)控制信號(hào)DRV_EN。
第二驅(qū)動(dòng)塊400包括延遲控制器410，用以控制來(lái)自占空周期補(bǔ)償器220的輸出的延遲量，其中延遲量比分相器310的運(yùn)算延遲?。灰约暗诙?qū)動(dòng)器420，用以驅(qū)動(dòng)延遲控制器410的輸出以輸出作為第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE以響應(yīng)第二驅(qū)動(dòng)控制信號(hào)DRVOE_EN。
分相器310相似于圖5中所描繪的分相器并且第一驅(qū)動(dòng)器320亦相似于圖4中所描述的DLL驅(qū)動(dòng)器。于是，省略有關(guān)于分相器310和第一驅(qū)動(dòng)器320的詳細(xì)描述。
延遲控制器410包括兩個(gè)塊，每一塊對(duì)應(yīng)于第二DLL時(shí)鐘FCLK_DLLOE和RCLK_DLLOE每一個(gè)，并且第二驅(qū)動(dòng)器420也由兩個(gè)塊所構(gòu)成。延遲控制器410接收來(lái)自占空周期補(bǔ)償器220的輸出中的上升DCC時(shí)鐘IFBCLKR以延遲輸出為控制延遲量，并且輸出下降第二DLL時(shí)鐘FCLK_DLLOE以響應(yīng)第二驅(qū)動(dòng)控制信號(hào)DRVOE_EN。同樣地，延遲控制器410延遲下降DCC時(shí)鐘IFBCLKF并且輸出上升第二DLL時(shí)鐘RCLK_DLLOE以響應(yīng)第二驅(qū)動(dòng)控制信號(hào)DRVOE_EN。
圖9為圖8所示的第二驅(qū)動(dòng)器420的示意電路圖。
第二驅(qū)動(dòng)器420的一個(gè)塊420_1包括邏輯NAND門(mén)ND540_1和至少一個(gè)反向器INV540_1。當(dāng)比較第4與9圖時(shí)，第一驅(qū)動(dòng)器320的每一塊包括兩個(gè)反向器，然而第二驅(qū)動(dòng)器420的每一塊包括一個(gè)反向器。詳而言之，第一反向器320的每一塊包括邏輯NAND門(mén)，用以對(duì)第一驅(qū)動(dòng)控制信號(hào)DRV_EN和分相器310的輸出實(shí)施邏輯NAND運(yùn)算；以及第一反向器組，由偶數(shù)個(gè)反向器所構(gòu)成，用以延遲第一NAND門(mén)的輸出以輸出作為第一DLL時(shí)鐘FCLK_DLL或RCLK_DLL。第二驅(qū)動(dòng)器420的每一塊包括第二NAND門(mén)，用以對(duì)第二驅(qū)動(dòng)控制信號(hào)DRVOE_EN和延遲控制器410的輸出實(shí)施邏輯NAND運(yùn)算；以及第二反向器組，由比第一驅(qū)動(dòng)器320的第一反向器組的數(shù)目少的奇數(shù)個(gè)反向器所構(gòu)成，用以延遲第二NAND門(mén)的輸出以輸出作為第二DLL時(shí)鐘FCLK_DLLOE或RCLK_DLLOE。
圖10為圖8所示的延遲控制器410的示意電路圖。
如圖所示，延遲控制器410包括延遲元件INV530_1、INV530_2、MC530_1和MC530_2、反向器INV530_3以及選擇控制單元MO。參考圖10，依據(jù)選擇控制單元MO，延遲控制器410包括僅一個(gè)反向器INV530_3。延遲控制器410和分相器310包括多個(gè)延遲元件，多個(gè)延遲元件由多個(gè)反向器和MOS晶體管所構(gòu)成；然而，延遲控制器410的延遲量由選擇控制單元MO所控制。
作為缺省設(shè)計(jì)，選擇控制單元MO不選擇包括兩個(gè)反向器INV530_1和INV_530_2以及兩個(gè)MOS電容器MC530_1和MC530_2的延遲元件。于是，延遲控制器410可具有比分相器310小的延遲量。延遲控制器410的輸入和輸出具有相反相位。
圖11為顯示圖7所示的延遲鎖定環(huán)的操作的時(shí)序圖。
圖中示出在延遲鎖定環(huán)(DLL)的內(nèi)部的多個(gè)信號(hào)以及在DLL的外部的多個(gè)信號(hào)。第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE的相位超前第一DLL時(shí)鐘RCLK_DLL和FCLK_DLL的相位。因此，響應(yīng)第二DLL時(shí)鐘RCLK_DLLOE和FCLK_DLLOE的上升/下降數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN的啟動(dòng)比圖1和圖2所示的傳統(tǒng)DLL的上升/下降數(shù)據(jù)輸出使能信號(hào)ROUTEN和FOUTEN快。因此，可確保充分操作容限；延遲鎖定環(huán)可在較高操作頻率(亦即，外部時(shí)鐘CLK的較高頻率)下操作。
為了在較高操作頻率下克服不足的操作容限，本發(fā)明提供一種延遲鎖定環(huán)，延遲鎖定環(huán)用以藉由獲得充分操作容限來(lái)支持在半導(dǎo)體存儲(chǔ)器裝置中的操作頻率的增加，該充分操作容限用以產(chǎn)生數(shù)據(jù)輸出使能信號(hào)。
本申請(qǐng)案包含分別在2005年9月28日和2006年6月22日向韓國(guó)專(zhuān)利局所提出的韓國(guó)專(zhuān)利申請(qǐng)第KR 10-2005-0090842號(hào)和第KR 10-2006-0056408號(hào)的主題，在此以參考方式并入上述專(zhuān)利申請(qǐng)的全部?jī)?nèi)容。
雖然已以某些特定實(shí)施例來(lái)描述本發(fā)明，但是本領(lǐng)域技術(shù)人員很清楚，在不脫離本申請(qǐng)的權(quán)利要求書(shū)所界定的本發(fā)明的精神和范圍內(nèi)可以實(shí)施各種變化和修改。
權(quán)利要求
1.一種用于延遲鎖定環(huán)的輸出驅(qū)動(dòng)器，包括第一驅(qū)動(dòng)塊，用以從所述延遲鎖定環(huán)接收輸出，以產(chǎn)生用以輸出對(duì)應(yīng)于一讀取指令的讀取數(shù)據(jù)的第一DLL時(shí)鐘；以及第二驅(qū)動(dòng)塊，用以從所述延遲鎖定環(huán)接收輸出，以產(chǎn)生用以在寫(xiě)入操作期間減少電流消耗的第二DLL時(shí)鐘，其中，所述第一驅(qū)動(dòng)塊具有比所述第二驅(qū)動(dòng)塊大的延遲量。
2.如權(quán)利要求1所述的輸出驅(qū)動(dòng)器，其中所述第一和第二驅(qū)動(dòng)塊從所述延遲鎖定環(huán)接收相同輸出。
3.如權(quán)利要求2所述的輸出驅(qū)動(dòng)器，其中所述第二DLL時(shí)鐘的相位超前所述第一DLL時(shí)鐘的相位。
4.如權(quán)利要求3所述的輸出驅(qū)動(dòng)器，其中所述第一驅(qū)動(dòng)塊包括分相器，用以分離所述延遲鎖定環(huán)的輸出的相位，以產(chǎn)生具有相反相位的兩個(gè)時(shí)鐘信號(hào)；以及第一驅(qū)動(dòng)器，用以驅(qū)動(dòng)所述分相器的輸出以輸出作為所述第一DLL時(shí)鐘。
5.如權(quán)利要求4所述的輸出驅(qū)動(dòng)器，其中所述第二驅(qū)動(dòng)塊包括延遲控制器，用以控制所述延遲鎖定環(huán)的輸出的延遲量，其中所述延遲量比所述分相器的運(yùn)算延遲小；以及第二驅(qū)動(dòng)器，用以驅(qū)動(dòng)所述延遲控制器的輸出，以輸出作為所述第二DLL時(shí)鐘。
6.如權(quán)利要求5所述的輸出驅(qū)動(dòng)器，其中所述第二驅(qū)動(dòng)器具有比所述第一驅(qū)動(dòng)器小的運(yùn)算延遲。
7.如權(quán)利要求5所述的輸出驅(qū)動(dòng)器，其中所述分相器和所述延遲控制器分別包括由反向器和MOS晶體管所構(gòu)成的多個(gè)延遲元件。
8.如權(quán)利要求7所述的輸出驅(qū)動(dòng)器，其中所述延遲控制器僅包括一個(gè)反向器。
9.如權(quán)利要求5所述的輸出驅(qū)動(dòng)器，其中所述延遲控制器的輸入和輸出具有相反的相位。
10.如權(quán)利要求5所述的輸出驅(qū)動(dòng)器，其中所述第一驅(qū)動(dòng)器由第一使能信號(hào)所控制，并且所述第二驅(qū)動(dòng)器由第二使能信號(hào)所控制。
11.如權(quán)利要求10所述的輸出驅(qū)動(dòng)器，其中所述第一驅(qū)動(dòng)器包括第一“與非”(NAND)門(mén)，用以對(duì)所述第一使能信號(hào)和所述分相器的輸出實(shí)施一邏輯NAND運(yùn)算；以及第一反向器組，包括偶數(shù)個(gè)反向器，用以延遲所述第一NAND門(mén)的輸出以輸出作為所述第一DLL時(shí)鐘。
12.如權(quán)利要求11所述的輸出驅(qū)動(dòng)器，其中所述第二驅(qū)動(dòng)器包括第二NAND門(mén)，用以對(duì)所述第二使能信號(hào)和由所述延遲控制器的輸出實(shí)施邏輯NAND運(yùn)算；以及第二反向器組，包括比所述第一反向器組少的奇數(shù)個(gè)反向器，用以延遲所述第二NAND門(mén)的輸出以輸出作為所述第二DLL時(shí)鐘。
13.一種延遲鎖定環(huán)，包括時(shí)鐘緩沖器，用以接收一外部時(shí)鐘以產(chǎn)生一內(nèi)部時(shí)鐘；相位更新塊，用以比較所述內(nèi)部時(shí)鐘與由所述相位更新塊所產(chǎn)生的反饋時(shí)鐘，以控制所述內(nèi)部時(shí)鐘的相位；第一驅(qū)動(dòng)塊，用以從所述相位更新塊接收輸出，以產(chǎn)生用以輸出對(duì)應(yīng)于一讀取指令的讀取數(shù)據(jù)的第一DLL時(shí)鐘；以及第二驅(qū)動(dòng)塊，用以從所述相位更新塊接收輸出，以產(chǎn)生用以在寫(xiě)入操作期間減少電流消耗的第二DLL時(shí)鐘，其中所述第一驅(qū)動(dòng)塊具有比所述第二驅(qū)動(dòng)塊大的延遲量。
14.如權(quán)利要求13項(xiàng)的延遲鎖定環(huán)，其中所述相位更新塊包括延遲線(xiàn)，用以延遲所述內(nèi)部時(shí)鐘；占空周期補(bǔ)償器，用以補(bǔ)償所述延遲線(xiàn)的輸出的占空比；延遲復(fù)制模型，用以延遲所述占空周期補(bǔ)償器的輸出一預(yù)定量，以產(chǎn)生所述反饋時(shí)鐘；相位比較器，用以比較所述內(nèi)部時(shí)鐘的相位與所述反饋時(shí)鐘的相位；以及延遲控制器，用以依據(jù)所述相位比較器的結(jié)果控制所述延遲線(xiàn)的延遲量。
15.如權(quán)利要求14項(xiàng)的延遲鎖定環(huán)，其中所述第一驅(qū)動(dòng)塊包括分相器，用以分離所述占空周期補(bǔ)償器的輸出的相位，以產(chǎn)生具有相反相位的兩個(gè)時(shí)鐘信號(hào)；以及第一驅(qū)動(dòng)器，用以驅(qū)動(dòng)所述分相器的輸出，以輸出作為所述第一DLL時(shí)鐘。
16.如權(quán)利要求15項(xiàng)的延遲鎖定環(huán)，其中所述第二驅(qū)動(dòng)塊包括延遲控制器，用以控制所述占空周期補(bǔ)償器的輸出的延遲量，其中所述延遲量比所述分相器的運(yùn)算延遲??；以及第二驅(qū)動(dòng)器，用以驅(qū)動(dòng)所述延遲控制器的輸出以輸出作為所述第二DLL時(shí)鐘。
17.如權(quán)利要求16項(xiàng)的延遲鎖定環(huán)，其中所述第二驅(qū)動(dòng)器具有比所述第一驅(qū)動(dòng)器小的運(yùn)算延遲。
18.如權(quán)利要求16項(xiàng)的延遲鎖定環(huán)，其中所述分相器和所述延遲控制器分別包括多個(gè)延遲元件，所述延遲元件包括多個(gè)反向器和MOS晶體管。
19.如權(quán)利要求18項(xiàng)的延遲鎖定環(huán)，其中所述延遲控制器僅包括一個(gè)反向器。
20.如權(quán)利要求16項(xiàng)的延遲鎖定環(huán)，其中所述延遲控制器的輸入和輸出具有相反的相位。
21.如權(quán)利要求16項(xiàng)的延遲鎖定環(huán)，其中所述第一驅(qū)動(dòng)器由第一使能信號(hào)所控制，并且所述第二驅(qū)動(dòng)器由第二使能信號(hào)所控制。
22.如權(quán)利要求21項(xiàng)的延遲鎖定環(huán)，其中所述第一驅(qū)動(dòng)器包括第一“與非”(NAND)門(mén)，用以對(duì)所述第一使能信號(hào)和所述分相器的輸出實(shí)施邏輯NAND運(yùn)算；以及第一反向器組，包括偶數(shù)個(gè)反向器，用以延遲所述第一NAND門(mén)的輸出以輸出作為所述第一DLL時(shí)鐘。
23.如權(quán)利要求22項(xiàng)的延遲鎖定環(huán)，其中由所述第二驅(qū)動(dòng)器包括第二NAND門(mén)，用以對(duì)所述第二使能信號(hào)和所述延遲控制器的輸出實(shí)施邏輯NAND運(yùn)算；以及第二反向器組，包括比所述第一反向器組少的奇數(shù)個(gè)反向器，用以延遲所述第二NAND門(mén)的輸出以輸出作為所述第二DLL時(shí)鐘。
24.一種半導(dǎo)體裝置，包括第一驅(qū)動(dòng)塊，用以分離第一輸入信號(hào)的相位以產(chǎn)生多個(gè)第一內(nèi)部信號(hào)，每一第一內(nèi)部信號(hào)具有彼此不同的相位，以及輸出所述多個(gè)第一內(nèi)部信號(hào)以響應(yīng)第一控制信號(hào)；以及第二驅(qū)動(dòng)塊，用以延遲第二輸入信號(hào)并且輸出所述延遲信號(hào)以響應(yīng)第二控制信號(hào)。
25.如權(quán)利要求24項(xiàng)的半導(dǎo)體裝置，其中所述第一輸入信號(hào)與所述第二輸入信號(hào)相同。
26.如權(quán)利要求25項(xiàng)的半導(dǎo)體裝置，其中所述第一驅(qū)動(dòng)塊包括分相器，用以分離所述第一輸入信號(hào)的相位，以產(chǎn)生具有彼此相反相位的兩個(gè)第一內(nèi)部信號(hào)；以及第一驅(qū)動(dòng)器，用以輸出所述分相器的輸出，以響應(yīng)所述第一控制信號(hào)。
27.如權(quán)利要求26項(xiàng)的半導(dǎo)體裝置，其中所述第二驅(qū)動(dòng)塊包括延遲控制器，用以延遲所述第二輸入信號(hào)一預(yù)定延遲量，所述預(yù)定延遲量比所述分相器的運(yùn)算延遲??；以及第二驅(qū)動(dòng)器，用以輸出所述延遲控制器的輸出，以響應(yīng)所述第二控制信號(hào)。
28.如權(quán)利要求27項(xiàng)的半導(dǎo)體裝置，其中所述第二輸入信號(hào)包括具有相反相位的兩個(gè)信號(hào)，并且所述延遲控制器輸出所述輸入信號(hào)的反向信號(hào)。
29.如權(quán)利要求27項(xiàng)的半導(dǎo)體裝置，其中所述第二驅(qū)動(dòng)器具有比所述第一驅(qū)動(dòng)器小的運(yùn)算延遲。
30.如權(quán)利要求29項(xiàng)的半導(dǎo)體裝置，其中所述分相器和所述延遲控制器分別包括多個(gè)延遲元件，所述延遲元件包括多個(gè)反向器和MOS晶體管。
全文摘要
公開(kāi)了一種延遲鎖定環(huán)，支持在半導(dǎo)體存儲(chǔ)器裝置中的操作頻率的增加。在延遲鎖定環(huán)中所使用的一種輸出驅(qū)動(dòng)器包括第一驅(qū)動(dòng)塊，用以從所述延遲鎖定環(huán)接收輸出，以產(chǎn)生用以輸出對(duì)應(yīng)于一讀取指令的讀取數(shù)據(jù)的第一DLL時(shí)鐘；以及第二驅(qū)動(dòng)塊，用以從所述延遲鎖定環(huán)接收輸出，以產(chǎn)生用以在寫(xiě)入操作期間減少電流消耗的第二DLL時(shí)鐘，其中所述第一驅(qū)動(dòng)塊具有比所述第二驅(qū)動(dòng)塊大的延遲量。
文檔編號(hào)G11C11/4076GK1945732SQ200610141208
公開(kāi)日2007年4月11日 申請(qǐng)日期2006年9月28日 優(yōu)先權(quán)日2005年9月28日
發(fā)明者辛范柱 申請(qǐng)人:海力士半導(dǎo)體有限公司