專利名稱：存儲(chǔ)器電路中用于定義等待時(shí)間的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及數(shù)據(jù)存儲(chǔ)器電路，根據(jù)本發(fā)明權(quán)利要求1的前序部分，本發(fā)明特別涉及用于定義存儲(chǔ)操作之后必須遵守的等待時(shí)間的裝置。本發(fā)明的一個(gè)優(yōu)選應(yīng)用領(lǐng)域?yàn)閿?shù)字RAM模塊(可被寫入和讀出的存儲(chǔ)器，對(duì)編址的存儲(chǔ)器單元具有隨機(jī)直接訪問的能力)，特別是在計(jì)算機(jī)中用作主存儲(chǔ)器或圖像存儲(chǔ)器的動(dòng)態(tài)RAM(DRAM)或同步動(dòng)態(tài)RAM(SDRAM)，盡管這不是本發(fā)明的唯一應(yīng)用領(lǐng)域。
背景技術(shù)：
數(shù)字?jǐn)?shù)據(jù)存儲(chǔ)器電路包括大量的可尋址存儲(chǔ)器單元、用于解碼外部指令的指令解碼裝置、以及用于控制或初始化操控存儲(chǔ)器電路的操作的控制裝置，它們?cè)诟鞣N情形中都是已解碼指令的函數(shù)。數(shù)據(jù)存儲(chǔ)器電路的操作特別包括將數(shù)據(jù)寫入選擇性編址的存儲(chǔ)器單元或從該單元讀取數(shù)據(jù)。原則上，寫訪問和讀訪問包括在各個(gè)編址存儲(chǔ)器單元和存儲(chǔ)器電路的數(shù)據(jù)連接之間建立數(shù)據(jù)鏈路，這通常包括閉合覆蓋整個(gè)存儲(chǔ)器單元陣列的控制和數(shù)據(jù)線網(wǎng)絡(luò)中的選定電子開關(guān)。各個(gè)寫或讀過程包括多個(gè)單獨(dú)操作的序列，對(duì)于絕大多數(shù)傳統(tǒng)存儲(chǔ)器電路的情形，通過外部控制器施加相關(guān)的操作指令。通常，該控制器“了解”存儲(chǔ)器電路的規(guī)格，因此從開始就大概“知道”執(zhí)行操作指令的耗時(shí)以及它因此必須在等待多長(zhǎng)時(shí)間之后發(fā)送新指令，所述新指令終止已經(jīng)被指示的操作。
然而，該控制器可能不與該存儲(chǔ)器電路的規(guī)格精確匹配，過早地發(fā)出新指令。對(duì)于這種情形，新指令不應(yīng)被隨后執(zhí)行，至少當(dāng)前一個(gè)操作處于“關(guān)鍵時(shí)刻”時(shí)不應(yīng)執(zhí)行該新指令，其中的“關(guān)鍵”是指前一指令的提早結(jié)束會(huì)導(dǎo)致后續(xù)操作的錯(cuò)誤或者甚至導(dǎo)致存儲(chǔ)器內(nèi)容的永久錯(cuò)誤。此外，在一些存儲(chǔ)器電路中，某些特定的操作程序是由控制器通過指令啟動(dòng)的，這些操作程序隨后以內(nèi)部控制操作序列的形式發(fā)生。同樣地在這種情形中，在內(nèi)部啟動(dòng)下一個(gè)操作之前必須等待成功完成某一操作。
如果無(wú)法檢測(cè)到或用信號(hào)表達(dá)一操作的成功完成(或者如果該檢測(cè)或信號(hào)表達(dá)太復(fù)雜或者非常耗時(shí))，則優(yōu)選使用計(jì)時(shí)器，其中通過啟動(dòng)一“關(guān)鍵”操作而觸發(fā)該計(jì)時(shí)器且該計(jì)時(shí)器允許在限定的時(shí)間間隔之后開始或啟動(dòng)后續(xù)操作。這是DRAM模塊中的現(xiàn)有技術(shù)，特別是定義對(duì)編址單元的訪問操作開始到后續(xù)的復(fù)位操作之間的等待時(shí)間“tRAS”來講，該技術(shù)是精確的，這將在下文中得到解釋。
對(duì)于傳統(tǒng)DRAM模塊的情形，單個(gè)域或段內(nèi)的存儲(chǔ)器單元分別排列成矩陣形式的行和列。各個(gè)單元具有相關(guān)的控制線，該控制線稱為“字線”；各個(gè)列具有相關(guān)的讀出線(sense line)，該讀出線稱為“位線”，各個(gè)單元通常含有兩個(gè)核(core)并通向和關(guān)聯(lián)列相關(guān)的放大器。這些放大器稱為“讀取放大器”或“讀出放大器”，盡管這些放大器不僅放大待讀出的數(shù)據(jù)還放大將要寫入的數(shù)據(jù)。通過基于行地址而激勵(lì)關(guān)聯(lián)字線，由此啟動(dòng)對(duì)單元的訪問，其結(jié)果為關(guān)聯(lián)行內(nèi)所有單元的開關(guān)都被閉合(也就是說這些開關(guān)被接通)，從而通過位線將這些單元連接到讀取放大器。詳細(xì)地，單元中的電荷在這個(gè)過程中被驅(qū)散到位線，至此對(duì)位線施加了共用的“預(yù)充電電勢(shì)”。單元電荷的放電導(dǎo)致位線核中的一個(gè)核上的電勢(shì)相對(duì)于保持在預(yù)充電電勢(shì)的另一個(gè)位線核增大或減小。讀取放大器檢測(cè)位線對(duì)上各個(gè)電勢(shì)差并放大這些電勢(shì)差，使得具有較低電勢(shì)的位線核被改變到存儲(chǔ)器單元陣列的“低”(地)電勢(shì)“L”，具有較高電勢(shì)的位線核被改變到存儲(chǔ)器單元陣列的“高”電源電勢(shì)“H”。這導(dǎo)致了在各單元檢測(cè)到的信息以放大的形式被寫回到各單元，這樣使得各單元得到更新。
在實(shí)際的讀取或?qū)懭氩僮髌陂g，在前述的激勵(lì)過程之后，讀取放大器受列地址信息控制而被選擇性地連接到DRAM模塊的數(shù)據(jù)連接。在讀取期間，讀取放大器中被鎖住(即所謂的被保持)的數(shù)據(jù)在該數(shù)據(jù)連接處流出；在寫入期間，使用在該數(shù)據(jù)連接處輸入的新數(shù)據(jù)改寫在讀取放大器中被保持的數(shù)據(jù)，這些數(shù)據(jù)因此通過位線而被傳輸?shù)酱鎯?chǔ)器單元。
字線激勵(lì)以及讀取放大器的放大這一整個(gè)過程需要耗費(fèi)某一最少量的時(shí)間，使用規(guī)格參數(shù)tRAS描述這一時(shí)間。如果不引入對(duì)這一時(shí)間的等待，例如過早開始隨后的“預(yù)充電”操作(即對(duì)位線的預(yù)充電)，則會(huì)導(dǎo)致出現(xiàn)數(shù)據(jù)丟失。為了排除這種風(fēng)險(xiǎn)，在字線激勵(lì)時(shí)激勵(lì)tRAS計(jì)時(shí)器，該計(jì)時(shí)器直到已經(jīng)產(chǎn)生單元的完全充電狀態(tài)為止才允許執(zhí)行該預(yù)充電或?qū)ζ涑跏蓟?br> 在現(xiàn)有技術(shù)中，排列在DRAM模塊中的tRAS計(jì)時(shí)器為模擬計(jì)時(shí)器，該計(jì)時(shí)器的延遲時(shí)間受RC電路的時(shí)間常數(shù)支配。模塊制造過程中的工藝參數(shù)波動(dòng)以及模塊工作過程中諸如溫度和電壓的參數(shù)的波動(dòng)會(huì)同時(shí)導(dǎo)致存儲(chǔ)器單元陣列中實(shí)際tRAS時(shí)間和tRAS計(jì)時(shí)器的實(shí)際延遲時(shí)間的波動(dòng)。為此，這種計(jì)時(shí)器在過去被設(shè)計(jì)成具有考慮到最差情形時(shí)的超前時(shí)間(leadtime)，也就是說，這確保了在計(jì)時(shí)器可能波動(dòng)范圍的下端的延遲時(shí)間仍大于最長(zhǎng)的可能的實(shí)際tRAS時(shí)間。
該技術(shù)的缺點(diǎn)為，tRAS計(jì)時(shí)器實(shí)際上永遠(yuǎn)無(wú)法和瞬時(shí)條件最佳匹配。由于前面提及的超前時(shí)間，計(jì)時(shí)器的延遲時(shí)間在絕大多數(shù)實(shí)際情形中要遠(yuǎn)大于實(shí)際tRAS時(shí)間，使得預(yù)充電操作的推遲時(shí)間大于實(shí)際需要的推遲時(shí)間。這會(huì)導(dǎo)致DRAM模塊的工作速度降低。
前述DRAM模塊中的激勵(lì)過程僅僅是旨在數(shù)據(jù)存儲(chǔ)器中發(fā)生且任何時(shí)刻不應(yīng)被后續(xù)操作的初始化所中斷或干涉的過程或操作的示意性示例。這里正在討論的操作類型取決于數(shù)據(jù)存儲(chǔ)器電路的各種類型，這些操作之間的必須遵守的等待時(shí)間也是如此。如果使用和前述的tRAS計(jì)時(shí)器相似的計(jì)時(shí)器以遵守各個(gè)等待時(shí)間，這會(huì)導(dǎo)致和前述缺點(diǎn)相同的缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明的目標(biāo)是設(shè)計(jì)用于定義一存儲(chǔ)操作之后必須遵守的等待時(shí)間的裝置，使得該等待時(shí)間可以容易地與瞬時(shí)條件匹配。根據(jù)本發(fā)明，通過權(quán)利要求中規(guī)定的特征實(shí)現(xiàn)了該目標(biāo)。
本發(fā)明因此被實(shí)施成用于定義時(shí)鐘控制存儲(chǔ)器電路中特定操作開始之后到下一操作開始之前應(yīng)等待的時(shí)間的裝置，該存儲(chǔ)器電路含有計(jì)時(shí)器，該計(jì)時(shí)器在該特定操作開始時(shí)被接通并允許在經(jīng)過特定時(shí)間段后開始下一操作。本發(fā)明的特征在于，該計(jì)時(shí)器為數(shù)字計(jì)數(shù)器，該計(jì)數(shù)器在接通之后計(jì)數(shù)從時(shí)鐘信號(hào)得出的周期計(jì)數(shù)脈沖，從而在計(jì)數(shù)到預(yù)期數(shù)目的這些脈沖時(shí)立即發(fā)出等待時(shí)間結(jié)束的信號(hào)；以及，在存儲(chǔ)器電路內(nèi)提供等待時(shí)間調(diào)整設(shè)備，且可通過存儲(chǔ)器電路的外部連接而訪問該等待時(shí)間調(diào)整設(shè)備，從而設(shè)置預(yù)期數(shù)目的計(jì)數(shù)脈沖。
本發(fā)明利用了這一事實(shí)，即，存儲(chǔ)器電路中的時(shí)鐘信號(hào)提供了一種和工藝、溫度、及電壓的波動(dòng)無(wú)關(guān)的時(shí)間標(biāo)準(zhǔn)。根據(jù)本發(fā)明為了操作脈沖計(jì)數(shù)器使用這個(gè)時(shí)間標(biāo)準(zhǔn)，將該計(jì)數(shù)器變成這樣的計(jì)時(shí)器，即首先其延遲時(shí)間和前述波動(dòng)無(wú)關(guān)，其次可以容易將該計(jì)時(shí)器設(shè)置成各個(gè)預(yù)期值。簡(jiǎn)單地通過恰當(dāng)設(shè)置計(jì)數(shù)器發(fā)出等待時(shí)間結(jié)束所需計(jì)數(shù)的脈沖數(shù)目，由該計(jì)時(shí)器定義的等待時(shí)間因此可以最佳地匹配各種瞬時(shí)條件。當(dāng)然，在這種情況下，必須考慮到對(duì)于存儲(chǔ)操作所選擇的時(shí)鐘信號(hào)頻率，該頻率通常是精確地已知的。通過試驗(yàn)可以經(jīng)驗(yàn)地發(fā)現(xiàn)使用根據(jù)本發(fā)明的裝置對(duì)等待時(shí)間的最佳設(shè)置?？梢栽谑褂弥昂?或在使用期間有規(guī)律地暫停而執(zhí)行這些試驗(yàn)。
本發(fā)明的具體實(shí)施例在從屬權(quán)利要求中得到表征。下面將參考附圖更詳細(xì)地描述示例實(shí)施例。


圖1示出了具有根據(jù)本發(fā)明定義tRAS等待時(shí)間的裝置的第一實(shí)施例的DRAM模塊的設(shè)計(jì)的部分視圖；圖2示出了具有根據(jù)本發(fā)明定義tRAS等待時(shí)間的裝置的第二實(shí)施例的DRAM模塊；圖3示出了用于設(shè)定圖2所示實(shí)施例的等待時(shí)間所需信息的代碼表。
具體實(shí)施例方式
在圖1和2中，相同或相似的元件分別使用相同的大寫字母表示，各個(gè)大寫字母中的下標(biāo)用于更詳細(xì)的識(shí)別。在下述描述中，這些數(shù)目之間的冒號(hào)“”代表單詞“到”。因此，例如“A115”應(yīng)讀成“A1到A15”。
圖1闡述了集成在芯片上的DRAM模塊1的元件。用區(qū)塊20代表大量的數(shù)據(jù)存儲(chǔ)器單元。連接到單元區(qū)塊20并用于對(duì)存儲(chǔ)器單元進(jìn)行選擇性寫入和讀取訪問的控制裝置用區(qū)塊30表示。
DRAM模塊1具有多個(gè)外部連接，這些外部連接也稱為“引腳”，工作期間這些引腳可通過連接線而連接到控制器(未示出)的相應(yīng)連接。該圖示出了用于系統(tǒng)或基本時(shí)鐘信號(hào)CLK的“時(shí)鐘引腳”，用于四個(gè)并行指令位C03的“指令引腳”，用于十六個(gè)并行地址位A015的十六個(gè)“地址引腳”，用于多個(gè)并行數(shù)據(jù)位流和附帶的數(shù)據(jù)選通信號(hào)(整體上用“D”表示)的一組“數(shù)據(jù)傳輸引腳”。
控制器發(fā)出的指令位C03形成4位的并行代碼字，且這些指令位在DRAM模塊1內(nèi)被指令解碼器10解碼，從而激勵(lì)各種情形中的多個(gè)指令線11之一(為代碼字的位模式的函數(shù))。出于歷史的原因，四個(gè)指令位C03通常稱為CS、RAS、CAS、WE。在時(shí)鐘信號(hào)CLK的各個(gè)時(shí)鐘周期內(nèi)，控制器發(fā)送部分選定的指令代碼字，該指令代碼字是為DRAM模塊某些操作提供指令的操作指令，或者是意思為“無(wú)操作”的所謂“NOP”指令(無(wú)操作)。該操作指令還包括激勵(lì)指令A(yù)CT，該指令已經(jīng)在上文中提及，其導(dǎo)致將已尋址存儲(chǔ)器單元連接到關(guān)聯(lián)的讀取放大器的激勵(lì)信號(hào)；該操作指令還包括指令“設(shè)置模式寄存器”或簡(jiǎn)寫為MRS，用于激勵(lì)設(shè)定DRAM模塊的工作參數(shù)的過程。
為了將位數(shù)據(jù)流和選通信號(hào)輸入RAM模塊1或從該模塊輸出，各個(gè)數(shù)據(jù)傳輸引腳連接到關(guān)聯(lián)接收驅(qū)動(dòng)器12的輸入和關(guān)聯(lián)輸出驅(qū)動(dòng)器13的輸出(為了說明清楚，將前面已經(jīng)提及的驅(qū)動(dòng)器對(duì)以及關(guān)聯(lián)線的D引腳的整體并行排列示成總線形式)。驅(qū)動(dòng)器12、13都具有控制連接(未示出)從而響應(yīng)指令解碼器10所解碼的寫入指令而激勵(lì)接收驅(qū)動(dòng)器12，使得驅(qū)動(dòng)器將接收到的數(shù)據(jù)位流和選通信號(hào)發(fā)送到關(guān)聯(lián)的內(nèi)部數(shù)據(jù)/選通線DL。所有的輸出驅(qū)動(dòng)器13都響應(yīng)于這一個(gè)讀取指令而被激勵(lì)，從而將數(shù)據(jù)流以及附帶的選通信號(hào)發(fā)送給控制器，其中在RAM模塊中已經(jīng)通過數(shù)據(jù)線DL讀取了該數(shù)據(jù)流。
響應(yīng)于地址位A015并通過控制裝置30以已知的方式選擇數(shù)據(jù)存儲(chǔ)器單元(寫入數(shù)據(jù)將被寫入該數(shù)據(jù)存儲(chǔ)器單元或者將從中讀出讀取數(shù)據(jù))，其中由控制器在適當(dāng)?shù)臅r(shí)間(和施加激勵(lì)指令A(yù)CT的時(shí)間同步)施加這些地址位。地址位引腳的特定子集用于庫(kù)尋址(bankaddressing)，其它地址位引腳用于行和列尋址。行和列地址位通過地址總線AL傳遞到控制裝置30，這些行和列地址位在行和列地址解碼器中被解碼。
在DRAM與控制器之間不傳輸數(shù)據(jù)的工作期間，地址引腳和/或數(shù)據(jù)傳輸引腳可用于輸入控制信息以調(diào)整DRAM模塊1的各種工作參數(shù)。對(duì)于這里所描述的示例的情形，該地址引腳用于該目的。通過地址引腳輸入的且又稱為“模式信息”的控制信息通常被傳輸?shù)剿^的模式寄存器，該控制信息被存儲(chǔ)在模式寄存器內(nèi)。為此，該十六個(gè)地址引腳中的每個(gè)引腳分別連接到模式寄存器40內(nèi)十六個(gè)單元M015的各個(gè)相關(guān)示例的數(shù)據(jù)輸入，其中該模式寄存器的觸發(fā)器或設(shè)置連接被連接到當(dāng)接收到“設(shè)置模式寄存器”指令(MRS指令)就被激勵(lì)的指令解碼器10的指令線。16個(gè)單元的模式寄存器11因此接收該模式信息，其中該模式信息包括16位并在收到MRS指令時(shí)被應(yīng)用于地址引腳。該16個(gè)模式寄存器單元M015的16個(gè)輸出因此產(chǎn)生該信息的圖像。
到目前為止所描述的DRAM模塊1的特征是通常已知的。下述正文描述本發(fā)明可以如何應(yīng)用于諸如該DRAM模塊的存儲(chǔ)器模塊，特別是使用定義初始化單元訪問和后續(xù)預(yù)充電之間所必須遵守的tRAS等待時(shí)間的示例進(jìn)行該描述。
正如上文中所進(jìn)一步解釋的，通過激勵(lì)指令A(yù)CT而初始化對(duì)編址存儲(chǔ)器單元的訪問操作，該激勵(lì)指令通過控制裝置30激勵(lì)各編址單元的字線。該指令A(yù)CT啟動(dòng)一計(jì)時(shí)器，其中根據(jù)本發(fā)明，由數(shù)字脈沖計(jì)數(shù)器51形成該計(jì)時(shí)器。在所示情形中，該脈沖計(jì)數(shù)器為二進(jìn)制計(jì)數(shù)器，該計(jì)數(shù)器向上計(jì)數(shù)并使用和n位二進(jìn)制數(shù)相對(duì)應(yīng)的n位字代表該計(jì)數(shù)。
在圖1所示的實(shí)施例中，n＝5，也就是說，使用計(jì)數(shù)器51的五個(gè)輸出連接20…24處的5位字將各個(gè)計(jì)數(shù)表示成5位二進(jìn)制數(shù)。在DRAM模塊1的初始化時(shí)，計(jì)數(shù)器51通過其復(fù)位輸入R而被設(shè)置成零計(jì)數(shù)。使用邊沿觸發(fā)設(shè)置/復(fù)位觸發(fā)器(RS觸發(fā)器)52接通和切斷計(jì)數(shù)器51，且其Q輸出連接到計(jì)數(shù)器51的接通連接EN。該觸發(fā)器的設(shè)置輸入S連接到指令解碼器10的輸出線11ACT，該指令解碼器的有效輸出(該線上的“高”電勢(shì)或邏輯值“1”)則發(fā)出激勵(lì)指令A(yù)CT的信號(hào)。因此當(dāng)出現(xiàn)該激勵(lì)指令時(shí)，計(jì)數(shù)器51被接通，且在該時(shí)間之后，計(jì)數(shù)器51計(jì)數(shù)被施加到其計(jì)數(shù)輸入CN的時(shí)鐘信號(hào)CLK的脈沖。
出現(xiàn)在計(jì)數(shù)器51的計(jì)數(shù)輸出20…24的該計(jì)數(shù)被提供到比較器53的一側(cè)，對(duì)比較器53的另一側(cè)施加預(yù)選定的數(shù)值。該數(shù)值是這樣選擇的，即其表示和預(yù)期tRAS時(shí)間相對(duì)應(yīng)的時(shí)鐘周期數(shù)目。一旦計(jì)數(shù)器的計(jì)數(shù)達(dá)到該數(shù)值，比較器53將信號(hào)PRE切換到有效電平(“高”邏輯電勢(shì)“1”)。相關(guān)信號(hào)沿(flank)通過其連接R將計(jì)數(shù)器51再次復(fù)位到零，此外還復(fù)位觸發(fā)器52，從而再次切斷計(jì)數(shù)器51。信號(hào)PRE的有效電平通過控制裝置30啟動(dòng)或者使能該預(yù)充電的初始化。就處理出于此目的的PRE而言，這取決于DRAM模塊1的實(shí)際指令結(jié)構(gòu)對(duì)于具有“外部指導(dǎo)預(yù)充電”的指令結(jié)構(gòu)，該控制器發(fā)送一預(yù)充電指令，該指令通常通過指令解碼器10將預(yù)充電指令線11PRB切換到作用電平，從而初始化該預(yù)充電。然而，如果該指令在經(jīng)過tRAS等待時(shí)間之前出現(xiàn)，必須將該指令當(dāng)作“非法”指令而忽略掉，或者必須將該指令的執(zhí)行推遲到時(shí)間tRAS結(jié)束。為此可在指令解碼器10中提供特殊的禁止電路(未示出)，該電路可防止信號(hào)PRE在比較器53的輸出處變?yōu)闊o(wú)效之前激勵(lì)指令線11PRB。通過從比較器輸出經(jīng)由反相器14到達(dá)指令解碼器10的禁止輸入INH的連接，在圖1中用虛線表示該選項(xiàng)。
對(duì)于采用“自動(dòng)預(yù)充電”的指令結(jié)構(gòu)，沒有來自控制器的預(yù)充電指令，相反一旦已經(jīng)經(jīng)過tRAS時(shí)間，則總是自動(dòng)執(zhí)行該預(yù)充電。在這種選項(xiàng)中，通過分離的連接線15(如圖1中虛線所示)或利用比較器輸出到預(yù)充電指令線11PRB(如果存在該指令線)的連接，來自比較器53的輸出信號(hào)PRE被直接施加到控制裝置30。
通過模式寄存器40在比較器53設(shè)置tRAS時(shí)間的預(yù)期數(shù)值。為此，在所示情形中，出于這個(gè)目的使用寄存器中的m＝5個(gè)單元M610，從而通過DRAM模塊1的相關(guān)地址連接而記錄五個(gè)位A610。其它十一個(gè)寄存器單元M05和M1115以及DRAM模塊1的相關(guān)地址連接可用于任何其它預(yù)期模式設(shè)置。
在圖1所示實(shí)施例中，作為二進(jìn)制數(shù)的這五個(gè)位A610直接代表tRAS時(shí)間的預(yù)期數(shù)值，并直接被施加到比較器53，從而將其和計(jì)數(shù)器51的五位計(jì)數(shù)進(jìn)行比較。這是本發(fā)明的最簡(jiǎn)單實(shí)施例，并允許在各種情形下將tRAS設(shè)置精細(xì)地(32級(jí))分割成一個(gè)時(shí)鐘周期的單個(gè)步長(zhǎng)。另一方面，在這種情形中，必須保留用于tRAS設(shè)置的所有寄存器單元以供該調(diào)整過程專用。
圖2示出了采用本發(fā)明一實(shí)施例的DRAM模塊1，其中該寄存器單元和用于tRAS設(shè)置的地址連接可備選地用于其它模式設(shè)置。圖2中所有使用和圖1相同附圖標(biāo)記表示的元件的工作方式和參考圖1所描述的工作方式相同。在下文中將僅描述與圖1所示實(shí)施例的不同之處。
圖2所示實(shí)施例是基于這樣的思想，即tRAS的調(diào)整范圍無(wú)需將范圍下端擴(kuò)展到數(shù)值零但僅擴(kuò)展到一有限的最小值，且調(diào)整的等級(jí)無(wú)需和計(jì)數(shù)器數(shù)值的等級(jí)一樣精細(xì)。因此，當(dāng)計(jì)數(shù)器的計(jì)數(shù)范圍為0至2n時(shí)，使用比2n子刻度更粗糙的數(shù)值尺度來設(shè)置比較器的tRAS時(shí)間就足夠，例如使用只包括計(jì)數(shù)器的每隔一個(gè)(或每隔兩個(gè)等)計(jì)數(shù)的數(shù)值尺度。如將在下文中描述的，這將為使用模式寄存器40的單元開辟一備選的途徑。
根據(jù)圖2，使用調(diào)整解碼器54以設(shè)置比較器53的tRAS時(shí)間，且該解碼器根據(jù)圖3所示的編碼表對(duì)來自模式寄存器40的五個(gè)位A610進(jìn)行解碼。選擇位A610總共為2m＝32的可能模式的特定子集，從而選擇在比較器53相應(yīng)大的不同tRAS數(shù)值的集合。如圖3所示，在所示示例中，為此目的選擇了位A610的23個(gè)模式，特別地從數(shù)字0至31(二進(jìn)制00000至11111)的全集中選擇和數(shù)字1至23(二進(jìn)制00001至10111)相對(duì)應(yīng)的23個(gè)模式。解碼器65被設(shè)計(jì)成使得將這23個(gè)不同模式轉(zhuǎn)變或者“映射”成輸出連接B05處的23個(gè)不同輸出模式，該輸出模式對(duì)應(yīng)于23個(gè)不同的數(shù)值，這23個(gè)不同的數(shù)值將從最小數(shù)字Zmin擴(kuò)展到最大數(shù)字Zmax的數(shù)字范圍分割成23個(gè)步長(zhǎng)。Zmin為tRAS的最小數(shù)值，Zmax為tRAS的最大數(shù)值。在所示示例中，Zmin＝3，Zmax＝47，這23個(gè)數(shù)值的等級(jí)(間隔)是均勻的(線性映射函數(shù))，該間隔為2，使得可以產(chǎn)生用于tRAS設(shè)置的數(shù)值1、3、5、…47。這僅僅為一個(gè)示例，可以選擇不同的間隔，且該映射函數(shù)還可以是非線性的。
將tRAS數(shù)值從解碼器54以二進(jìn)制數(shù)字位提供給比較器。
n＝INT[ld(Zmax)]需要多個(gè)位表示二進(jìn)制數(shù)字，即Zmax的以2為底的對(duì)數(shù)的整數(shù)部分。對(duì)于所示Zmax＝47的示例，n因此等于6。在解碼器54的六個(gè)輸出B05產(chǎn)生這六個(gè)位，且這六個(gè)位被施加到比較器53，該比較器的另一側(cè)接收計(jì)數(shù)器51所計(jì)數(shù)的脈沖數(shù)目的二進(jìn)制數(shù)字表示，準(zhǔn)確地該數(shù)字為這個(gè)計(jì)數(shù)器的n＝6位輸出2025。一旦該計(jì)數(shù)和由位B05所代表的tRAS數(shù)值匹配，則比較器53的輸出PRE變?yōu)橛行щ娖?。以和上面結(jié)合圖1所描述的相同方式執(zhí)行所有后續(xù)過程(復(fù)位以及切斷計(jì)數(shù)器51和信號(hào)PRE的進(jìn)一步使用)。
如前所述，對(duì)于圖2中所示的實(shí)施例的情形，只有被輸入模式寄存器40的位A610的2m＝32個(gè)可能模式的子集被用于設(shè)置tRAS時(shí)間。這些模式在下文中稱為“時(shí)間值位模式”；在圖3的表格中所示的示例情形中，存在23個(gè)位模式00001(十進(jìn)制1)至10111(十進(jìn)制23)。存在九個(gè)剩余的位模式0000(十進(jìn)制0)和1100至1111(十進(jìn)制24至十進(jìn)制31)，在下文中這些位模式稱為“保留位模式”，這些保留位模式可用于其它備選模式設(shè)置。
為了設(shè)置備選工作模式，解碼器54被提供有附加輸出S04。解碼器被設(shè)計(jì)成使其保持所有這些附加輸出為邏輯值0，除非該解碼器沒有接收到來自模式寄存器40的任何保留位模式。然而，如果解碼器54接收任一該保留位模式，則該解碼器中斷數(shù)字計(jì)數(shù)和比較電路51、53的操作并在附加輸出S04產(chǎn)生DRAM模塊1的其它備選工作模式的設(shè)置信息。
在所示示例中，如圖3中的表格所示，當(dāng)解碼器54接收到來自模式寄存器40的任一保留位模式時(shí)，該解碼器54將用于tRAS數(shù)值的六個(gè)輸出B05設(shè)置成000000?？梢允褂迷撔畔ⅲ瑥亩ㄟ^接收位B05的或非門55而保持計(jì)數(shù)和比較電路51、53無(wú)效。該或非門的輸出可連接到比較器53的禁止輸入INH，從而在位B05全部等于零時(shí)保持比較器無(wú)效。此外，或非門55的反相輸出可連接到與門56的輸入，該與門56連接在觸發(fā)器52的設(shè)置輸入S的上游，從而防止對(duì)該觸發(fā)器的設(shè)置并因此防止在位B05都等于0時(shí)計(jì)數(shù)器51被接通。
位A610以及附加解碼器輸出S04的九個(gè)保留位模式可隨后用于不同的備選模式設(shè)置。如圖3所示，解碼器54可設(shè)計(jì)成，在接收到各個(gè)保留位模式時(shí)啟動(dòng)輸出S0，從而選擇二進(jìn)制計(jì)數(shù)器51之外用于定義tRAS時(shí)間的不同裝置，例如傳統(tǒng)的RC計(jì)時(shí)器60，如圖2所示，其中由指令A(yù)CT啟動(dòng)該計(jì)時(shí)器且該計(jì)時(shí)器在其延遲時(shí)間結(jié)束時(shí)使信號(hào)PRE變?yōu)橛行АＦ溆嗟妮敵鯯14隨后以4位字XXXX的形式，將附加設(shè)置信息從九個(gè)可能的信息項(xiàng)提供給控制裝置30，具體取決于這九個(gè)可能的保留位模式中的哪個(gè)被輸入到模式寄存器40的單元M610。
作為一個(gè)優(yōu)選應(yīng)用的示例，已經(jīng)結(jié)合tRAS時(shí)間的設(shè)置描述了本發(fā)明。然而，本發(fā)明不限于這個(gè)應(yīng)用，還可以用于設(shè)置其它等待時(shí)間。同樣地，所述實(shí)施例所選擇的設(shè)計(jì)應(yīng)被看作僅僅是示例，且可以根據(jù)需要而改變。通過示例的方式，調(diào)整過程的預(yù)期細(xì)度以及等待時(shí)間數(shù)值調(diào)整范圍的最大量值決定了該調(diào)整過程所需的位數(shù)或模式寄存器單元數(shù)目m的大小以及該調(diào)整過程使用的時(shí)間值位模式(與保留位模式數(shù)目相比)的比例的大小。
用于等待時(shí)間調(diào)整的數(shù)值反過來取決于計(jì)數(shù)脈沖的重復(fù)頻率有多高。這些脈沖可從時(shí)鐘信號(hào)CLK的上升沿或下降沿得出，使得其重復(fù)頻率對(duì)應(yīng)于時(shí)鐘頻率。這些脈沖還可從時(shí)鐘信號(hào)CLK的上升沿和下降沿得出，使得其重復(fù)頻率等于時(shí)鐘頻率的兩倍。如果需要，還可以使用倍頻器或分頻器(沒有示出)。
在本發(fā)明的一個(gè)備選實(shí)施例中，用作計(jì)時(shí)器的該脈沖計(jì)數(shù)器可被設(shè)計(jì)和連接成使得，在開始時(shí)或開始之前被設(shè)成選定的數(shù)值，并在接收到計(jì)數(shù)脈沖時(shí)開始倒計(jì)數(shù)從而在達(dá)到零計(jì)數(shù)時(shí)發(fā)出等待時(shí)間結(jié)束的信號(hào)。
權(quán)利要求
1.用于定義時(shí)鐘控制存儲(chǔ)器電路(1)中特定操作開始之后到下一操作開始之間的等待時(shí)間的裝置，具有排列在存儲(chǔ)器電路(1)內(nèi)的計(jì)時(shí)器，該計(jì)時(shí)器在該特定操作開始時(shí)被接通并允許在經(jīng)過特定時(shí)間段后開始下一操作，該裝置的特征在于，該計(jì)時(shí)器為數(shù)字計(jì)數(shù)器(51)，該計(jì)數(shù)器在接通之后計(jì)數(shù)從時(shí)鐘信號(hào)(CLK)得出的周期計(jì)數(shù)脈沖，從而在計(jì)數(shù)到預(yù)期數(shù)目的這些脈沖時(shí)立即發(fā)出等待時(shí)間結(jié)束的信號(hào)，以及，在存儲(chǔ)器電路(1)內(nèi)提供等待時(shí)間調(diào)整設(shè)備(M6:10)，且可通過存儲(chǔ)器電路的外部連接而訪問該等待時(shí)間調(diào)整設(shè)備，從而設(shè)置預(yù)期數(shù)目的計(jì)數(shù)脈沖。
2.根據(jù)權(quán)利要求1的裝置，存儲(chǔ)器電路(1)為包括模式寄存器(40)的RAM模塊，通過外部連接可訪問該模式寄存器，且該模式寄存器具有多個(gè)寄存器單元(M0:15)以存儲(chǔ)調(diào)整信息，其特征在于，選擇該模式寄存器(40)的一組m個(gè)單元(M6:10)以存儲(chǔ)m位字(A6:10)，該m位字(A6:10)包括用于設(shè)置預(yù)期數(shù)目的計(jì)數(shù)脈沖的等待時(shí)間設(shè)置信息。
3.根據(jù)權(quán)利要求2的裝置，表示等待時(shí)間設(shè)置信息需要且僅需要m位，其特征在于，只使用2m個(gè)可能位模式中的選定子集內(nèi)的相關(guān)m位模式代表各個(gè)等待時(shí)間設(shè)置信息單元，為該m位字提供解碼裝置(54)，當(dāng)該m位字包括選定子集的位模式時(shí)該解碼裝置解碼用于設(shè)置預(yù)期數(shù)目的計(jì)數(shù)脈沖的等待時(shí)間設(shè)置信息，且該解碼裝置響應(yīng)于不屬于該選定子集的m位模式而選擇備選工作模式。
4.根據(jù)任一前述權(quán)利要求的裝置，存儲(chǔ)器電路(1)包括大量的存儲(chǔ)器單元(20)，可以選擇該存儲(chǔ)器單元作為地址信息的函數(shù)，從而在各種情形下響應(yīng)于激勵(lì)信號(hào)(ACT＝“1”)而將其連接到關(guān)聯(lián)讀出線，將該線上的電勢(shì)從初始選擇的預(yù)充電電勢(shì)改變?yōu)榇硭鎯?chǔ)的數(shù)據(jù)項(xiàng)的值，并將該電勢(shì)應(yīng)用于讀取放大器，該裝置的特征在于，可以由激勵(lì)信號(hào)的開始而接通該計(jì)數(shù)器(51)，直到計(jì)數(shù)到選定數(shù)目的脈沖時(shí)才產(chǎn)生將讀出線切換回到預(yù)充電電勢(shì)所需的條件(PRE＝“1”)。
5.權(quán)利要求4中所述的裝置，其特征在于，當(dāng)計(jì)數(shù)器(51)計(jì)數(shù)到選定數(shù)目的脈沖時(shí)立即將讀出線切換回到預(yù)充電電勢(shì)。
全文摘要
本發(fā)明的主題是用于定義時(shí)鐘控制存儲(chǔ)器電路(1)中特定操作開始之后到下一操作開始之間應(yīng)等待的時(shí)間的裝置，具有排列在存儲(chǔ)器電路(1)內(nèi)的計(jì)時(shí)器，該計(jì)時(shí)器在該特定操作開始時(shí)被接通并允許在經(jīng)過特定時(shí)間段后開始下一操作。本發(fā)明的特征在于，該計(jì)時(shí)器為數(shù)字計(jì)數(shù)器(51)，該計(jì)數(shù)器在接通之后計(jì)數(shù)從時(shí)鐘信號(hào)(CLK)得出的周期計(jì)數(shù)脈沖，從而在計(jì)數(shù)到預(yù)期數(shù)目的這些脈沖時(shí)立即發(fā)出等待時(shí)間結(jié)束的信號(hào)；以及，在存儲(chǔ)器電路(1)內(nèi)提供等待時(shí)間調(diào)整設(shè)備(M610)，且可通過存儲(chǔ)器電路的外部連接而訪問該等待時(shí)間調(diào)整設(shè)備，從而設(shè)置預(yù)期數(shù)目的計(jì)數(shù)脈沖。本發(fā)明的一個(gè)優(yōu)選應(yīng)用領(lǐng)域?yàn)樵O(shè)置DRAM模塊中的等待時(shí)間t
文檔編號(hào)G11C7/22GK1838317SQ20061006824
公開日2006年9月27日 申請(qǐng)日期2006年3月22日 優(yōu)先權(quán)日2005年3月22日
發(fā)明者A·謝菲爾, T·海因, C·魏斯 申請(qǐng)人:英飛凌科技股份公司